JP2001266600A - Incorporated memory test circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、複数のメモリを搭
載した大規模集積回路（以下、「ＬＳＩ」という）やプ
リント基板等に組み込んで、これらのメモリの試験を行
うための組み込み型メモリ試験回路に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a built-in memory test for testing a large-scale integrated circuit (hereinafter referred to as "LSI") having a plurality of memories, a printed circuit board, and the like. It is related to the circuit.
【０００２】[0002]
【従来の技術】従来、メモリ等を搭載したＬＳＩやプリ
ント基板等において、搭載されたメモリ等をチェックす
るために、予めＬＳＩ等の中にＢＩＳＴ（Built-In Sel
f Test）回路と呼ばれる試験回路を組み込んでおく技術
がある。2. Description of the Related Art Conventionally, in an LSI or a printed circuit board or the like on which a memory or the like is mounted, in order to check the mounted memory or the like, a BIST (Built-In Sel
f Test) There is a technology that incorporates a test circuit called a circuit.
【０００３】図２は、従来のＢＩＳＴ回路が組み込まれ
たＬＳＩの一例を示す構成図である。このＬＳＩは、メ
モリ（ＭＥＭ）１，２，３と、中央処理装置（以下、
「ＣＰＵ」という）等を含む制御回路４の他、ＢＩＳＴ
回路を構成する試験切替回路（ＳＥＬ）５１〜５３，６
１〜６３及び試験制御回路７で構成されている。FIG. 2 is a configuration diagram showing an example of an LSI incorporating a conventional BIST circuit. This LSI includes memories (MEM) 1, 2, and 3 and a central processing unit (hereinafter, referred to as “MEM”).
BIST in addition to the control circuit 4 including a “CPU”
Test switching circuit constituting the circuit (SEL) 5 1 ~5 3, 6
It is composed of 1 to 6 3 and test control circuit 7.
【０００４】試験切替回路５１〜５３，６１〜６３は、
例えばＬＳＩの外部から与えられるモード信号ＭＯＤに
よって試験モードが指定されたときに、試験対象のメモ
リ１〜３を制御回路４から切り離し、試験制御回路７に
接続するものである。また、試験制御回路７は、試験モ
ードが指定されたときに、接続された試験対象のメモリ
１〜３に対して、一定のシーケンスで試験データや制御
信号を与えて書き込むと共に、その出力データを読み出
してこれらのメモリ１〜３の動作をチェックし、チェッ
ク結果ＯＵＴを外部に出力するものである。[0004] Test switching circuit 5 1 to 5 3, 61 through 3,
For example, when a test mode is designated by a mode signal MOD given from outside the LSI, the memories 1 to 3 to be tested are disconnected from the control circuit 4 and connected to the test control circuit 7. When the test mode is designated, the test control circuit 7 gives test data and control signals in a fixed sequence to the connected memories 1 to 3 to be tested, and writes the output data. It reads out and checks the operation of these memories 1 to 3 and outputs the check result OUT to the outside.
【０００５】図２に示すように、複数のメモリ１〜３を
搭載したＬＳＩにおけるＢＩＳＴ回路では、モード信号
ＭＯＤによって試験モードが指定されると、試験切替回
路５ １〜５３，６１〜６３によって、これらのメモリ１
〜３が制御回路４から切り離される。そして、メモリ１
〜３の入力側（即ち、アドレス入力端子ＡＤ、データ入
力端子ＤＩ、及び読み書き制御端子ＷＥ）が、試験切替
回路５１〜５３及び試験用の共通バスを介して、試験制
御回路７に接続される。また、メモリ１〜３の出力側
（即ち、データ出力端子ＤＯ）は、試験切替回路６１〜
６３及びそれぞれ個別のデータ線によって試験制御回路
７に接続される。[0005] As shown in FIG.
In the BIST circuit in the mounted LSI, the mode signal
When the test mode is specified by MOD, the test
Road 5 1~ 53, 61~ 63By these memory 1
3 are disconnected from the control circuit 4. And memory 1
3 (that is, address input terminal AD, data input terminal).
Input terminal DI and read / write control terminal WE)
Circuit 51~ 53And a test system via a common bus for testing.
It is connected to the control circuit 7. Also, the output side of the memories 1 to 3
(That is, the data output terminal DO) is connected to the test switching circuit 61~
63And test control circuit by individual data line
7 is connected.
【０００６】このように回路構成が切り替えられた後、
試験制御回路７から各メモリ１〜３の各アドレスに同一
の試験データが同時に書き込まれる。全アドレスに対し
て試験データの書き込みが終了すると、今度は各メモリ
１〜３に読み出し制御信号と共に、アドレス信号が順次
与えられる。これにより、各メモリ１〜３の記憶内容が
それぞれのデータ出力端子ＤＯに順次読み出され、個別
のデータ線を介して試験制御回路７に出力される。試験
制御回路７では、各メモリ１〜３から順次読み出したデ
ータが、書き込んだ試験データと一致しているか否かの
チェックが行われ、そのチェック結果ＯＵＴが外部に出
力される。[0006] After the circuit configuration is switched in this way,
The same test data is simultaneously written from the test control circuit 7 to each address of each of the memories 1 to 3. When the writing of the test data to all the addresses is completed, the address signals are sequentially applied to the memories 1 to 3 together with the read control signals. As a result, the contents stored in the memories 1 to 3 are sequentially read out to the respective data output terminals DO and output to the test control circuit 7 via the individual data lines. The test control circuit 7 checks whether the data sequentially read from each of the memories 1 to 3 matches the written test data, and outputs a check result OUT to the outside.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、従来の
組み込み型メモリ試験回路では、次のような課題があっ
た。即ち、各メモリ１〜３のデータ出力端子ＤＯが、そ
れぞれ個別のデータ線によって試験制御回路７に接続さ
れる。このため、配線が多くなり、配線面積が増大して
回路の配置が困難になるという課題があった。However, the conventional embedded memory test circuit has the following problems. That is, the data output terminals DO of the memories 1 to 3 are connected to the test control circuit 7 by individual data lines. For this reason, there is a problem that the number of wirings increases, the wiring area increases, and the arrangement of circuits becomes difficult.
【０００８】本発明は、前記従来技術が持っていた課題
を解決し、各メモリのデータ出力端子から試験制御回路
までの配線面積の増加を抑制することができる組み込み
型メモリ試験回路を提供するものである。An object of the present invention is to provide an embedded memory test circuit which solves the problems of the prior art and can suppress an increase in the wiring area from the data output terminal of each memory to the test control circuit. It is.
【０００９】[0009]
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、第１〜第Ｎの複数のメ
モリを有するシステムに組み込まれて試験モード時に該
複数のメモリを試験する組み込み型メモリ試験回路にお
いて、次のような読み書き制御手段と、第１〜第Ｎの論
理演算手段と、第１及び第２の検出手段とを備えてい
る。読み書き制御手段は、第１〜第Ｎの複数のメモリの
同一アドレスに論理値１または論理値０のデータを同時
に書き込むと共に、書き込んだデータの読み出しを制御
するものである。第１の論理演算手段は、第１のメモリ
のデータ出力端子毎に設けられ、該データ出力端子の信
号と論理値１との論理積を出力すると共に、該データ出
力端子の信号と論理値０との論理和を出力するものであ
る。In order to solve the above-mentioned problems, a first invention of the present invention is incorporated in a system having first to N-th memories, and the plurality of memories are arranged in a test mode. An embedded memory test circuit for testing a memory includes the following read / write control means, first to Nth logical operation means, and first and second detection means. The read / write control means simultaneously writes data of a logical value 1 or a logical value 0 to the same address of the first to Nth memories and controls reading of the written data. The first logical operation means is provided for each data output terminal of the first memory, outputs a logical product of the signal of the data output terminal and the logical value 1, and outputs the logical product of the signal of the data output terminal and the logical value 0. And outputs the logical sum of
【００１０】第２〜第Ｎの論理演算手段は、第２〜第Ｎ
の各メモリのデータ出力端子毎に設けられ、それぞれ第
１〜第Ｎ−１の論理演算手段から出力される論理積の信
号と対応する該データ出力端子の信号との論理積を出力
すると共に、第１〜第Ｎ−１の論理演算手段から出力さ
れる論理和の信号と対応する該データ出力端子の信号と
の論理和を出力するものである。[0010] The second to N-th logical operation means include:
Is provided for each data output terminal of each memory, and outputs a logical product of a logical product signal output from the first to N-1th logical operation means and a corresponding signal of the data output terminal, It outputs a logical sum of a logical sum signal output from the first to (N-1) th logical operation means and a corresponding signal at the data output terminal.
【００１１】また、第１の検出手段は、第１〜第Ｎの複
数のメモリに論理値１を書き込んで読み出した時に、第
Ｎの論理演算手段から出力される論理積に基づいて該メ
モリの故障を検出するものである。第２の検出手段は、
第１〜第Ｎの複数のメモリに論理値０を書き込んで読み
出した時に、第Ｎの論理演算手段から出力される論理和
に基づいて該メモリの故障を検出するものである。The first detecting means, when a logical value 1 is written to and read from the first to Nth plurality of memories, based on a logical product output from the Nth logical operation means, This is to detect a failure. The second detection means is
When a logical value 0 is written to and read from the first to Nth plurality of memories, a failure of the memory is detected based on a logical sum output from the Nth logical operation means.
【００１２】第２の発明は、第１の発明における第２〜
第Ｎの論理演算手段を、それぞれ第２〜第Ｎの各メモリ
のデータ出力端子に対応する第１〜第Ｎ−１の論理演算
手段から出力される論理積及び論理和の信号が存在しな
い場合に、該データ出力端子の信号と論理値１との論理
積を出力すると共に、該データ出力端子の信号と論理値
０との論理和を出力するように構成している。The second invention is a second invention according to the first invention.
When the N-th logical operation means does not have a logical product and a logical sum signal output from the first to N-1th logical operation means corresponding to the data output terminals of the second to N-th memories, respectively And outputs the logical product of the signal of the data output terminal and the logical value 1 and the logical sum of the signal of the data output terminal and the logical value 0.
【００１３】第１及び第２の発明によれば、以上のよう
に組み込み型メモリ試験回路を構成したので、次のよう
な作用が行われる。試験モードが設定されると、第１〜
第Ｎの各メモリの対応するデータ出力端子の間が、第１
〜第Ｎの論理演算手段の論理積ゲート及び論理和ゲート
等の論理演算回路によって接続される。第１〜第Ｎの各
メモリに論理値１のデータを同時に書き込んだ後、その
データが読み出される。正常に読み書きが行われていれ
ば、第Ｎの論理演算手段の論理積の信号は論理値１とな
る。従って、第１の検出手段において、第Ｎの論理演算
手段から出力される論理積の信号に基づいてメモリの故
障が検出できる。また、第１〜第Ｎの各メモリに論理値
０のデータを同時に書き込んだ後、そのデータが読み出
される。正常に読み書きが行われていれば、第Ｎの論理
演算手段の論理和の信号は論理値０となる。従って、第
２の検出手段において、第Ｎの論理演算手段から出力さ
れる論理和の信号に基づいてメモリの故障が検出でき
る。According to the first and second aspects of the present invention, since the embedded memory test circuit is configured as described above, the following operation is performed. When the test mode is set,
Between the corresponding data output terminals of each of the Nth memories is the first
To N-th logical operation means are connected by logical operation circuits such as an AND gate and an OR gate. After writing data of logical value 1 to each of the first to Nth memories at the same time, the data is read. If the reading and writing are normally performed, the logical product signal of the Nth logical operation means has the logical value 1. Therefore, the first detection means can detect a memory failure based on the logical product signal output from the Nth logical operation means. After writing data of logical value 0 to each of the first to Nth memories at the same time, the data is read. If the reading and writing are normally performed, the signal of the logical sum of the Nth logical operation means has the logical value 0. Therefore, the second detection means can detect a memory failure based on the logical sum signal output from the Nth logic operation means.
【００１４】第３の発明は、第１または第２の発明にお
いて、第１〜第Ｎの複数のメモリ毎に、各メモリのデー
タ出力端子の信号の論理積を出力する論理積手段と、第
１〜第Ｎの複数のメモリ毎に、各メモリのデータ出力端
子の信号の論理和を出力する論理和手段と、第１〜第Ｎ
の複数のメモリに論理値１を書き込んで読み出した時
に、論理積手段から出力される論理積に基づいて該メモ
リの故障を検出する第３の検出手段と、第１〜第Ｎの複
数のメモリに論理値０を書き込んで読み出した時に、論
理和手段から出力される論理和に基づいて該メモリの故
障を検出する第４の検出手段とを設けている。According to a third aspect, in the first or second aspect, for each of the first to N-th memories, a logical product means for outputting a logical product of a signal of a data output terminal of each memory; ORing means for outputting the logical sum of the signal of the data output terminal of each memory for each of the first to Nth memories;
A third detecting means for detecting a failure of the memory based on a logical product outputted from the logical product means when a logical value 1 is written to and read from the plurality of memories; And a fourth detecting means for detecting a failure of the memory based on the logical sum output from the logical sum means when the logical value 0 is written and read out.
【００１５】第３の発明によれば、次のような作用が行
われる。第１〜第Ｎのメモリのデータ出力端子の信号
は、各メモリ毎に設けられた論理積手段と論理和手段に
与えられ、それぞれ論理積と論理和が出力される。第１
〜第Ｎの各メモリに論理値１のデータを同時に書き込ん
だ後、そのデータが読み出される。正常に読み書きが行
われていれば、論理積手段から出力される論理積の信号
は論理値１となる。従って、第３の検出手段において、
論理積手段の出力信号に基づいてメモリの故障が検出で
きる。また、第１〜第Ｎの各メモリに論理値０のデータ
を同時に書き込んだ後、そのデータが読み出される。正
常に読み書きが行われていれば、論理和手段から出力さ
れる論理和の信号は論理値０となる。従って、第４の検
出手段において、論理和手段の出力信号に基づいてメモ
リの故障が検出できる。According to the third aspect, the following operation is performed. The signals at the data output terminals of the first to Nth memories are provided to logical product means and logical sum means provided for each memory, and logical product and logical sum are output, respectively. First
After writing data of logical value 1 to each of the Nth memory at the same time, the data is read. If the reading and writing are normally performed, the logical product signal output from the logical product means has the logical value “1”. Therefore, in the third detecting means,
The failure of the memory can be detected based on the output signal of the logical product means. After writing data of logical value 0 to each of the first to Nth memories at the same time, the data is read. If the reading and writing are performed normally, the logical sum signal output from the logical sum means has a logical value of 0. Therefore, the fourth detecting means can detect a memory failure based on the output signal of the OR means.
【００１６】[0016]
【発明の実施の形態】図１は、本発明の実施形態を示す
組み込み型メモリ試験回路の構成図である。この組み込
み型メモリ試験回路は、例えば、３個のメモリ１，２，
３を搭載したＬＳＩの内部に組み込まれるものである。
ここでは、メモリ１，２，３のワード長を、それぞれ
４，８，１６ビットとしている。なお、図１には説明を
簡潔にするために、試験モード時のメモリ１〜３と組み
込み型メモリ試験回路との接続状態のみを示し、試験切
替回路やＣＰＵ等の制御回路の記載は割愛している。FIG. 1 is a configuration diagram of an embedded memory test circuit showing an embodiment of the present invention. The embedded memory test circuit includes, for example, three memories 1, 2, 2,
3 is incorporated inside an LSI having the same.
Here, the word lengths of the memories 1, 2, and 3 are set to 4, 8, and 16 bits, respectively. FIG. 1 shows only a connection state between the memories 1 to 3 and the built-in memory test circuit in the test mode for simplicity of description, and omits a description of a test switching circuit and a control circuit such as a CPU. ing.
【００１７】この組み込み型メモリ試験回路は、試験モ
ード時にメモリ１〜３のデータ出力端子ＤＯにそれぞれ
接続されるゲート回路１０，２０，３０と、これらのゲ
ート回路１０〜３０及びメモリ１〜３に接続される試験
制御回路４０と、図示しない試験切替回路とで構成され
ている。The built-in memory test circuit includes gate circuits 10, 20, 30 connected to the data output terminals DO of the memories 1 to 3 in the test mode, and these gate circuits 10 to 30 and the memories 1 to 3. It comprises a test control circuit 40 to be connected and a test switching circuit (not shown).
【００１８】ゲート回路１０は、メモリ１の各データ出
力端子ＤＯ０〜ＤＯ３に、それぞれ第１の入力側が接続
される２入力の論理積ゲート（以下、「ＡＮＤ」とい
う）１１０〜１１３と、２入力の論理和ゲート（以下、
「ＯＲ」という）１２０〜１２ ３を有している。ＡＮＤ
１１０〜１１３の第２の入力側には論理値“１”が、Ｏ
Ｒ１２０〜１２３の第２の入力側には論理値“０”が、
常時与えられるようになっている。更に、ゲート回路１
０は、４入力のＡＮＤ１３及びＯＲ１４を有しており、
メモリ１のデータ出力端子ＤＯ０〜ＤＯ３が、これらの
ＡＮＤ１３及びＯＲ１４の入力側にそれぞれ接続されて
いる。そして、ＡＮＤ１３及びＯＲ１４の出力側は、試
験制御回路４０の入力端子ＭＨ１，ＭＬ１にそれぞれ接
続されている。The gate circuit 10 outputs each data of the memory 1.
The first input side is connected to each of the input terminals DO0 to DO3
Two-input AND gate (hereinafter referred to as “AND”)
U) 110~ 113And a two-input OR gate (hereinafter, referred to as
"OR") 120~ 12 3have. AND
110~ 113Has a logical value "1" at its second input
R120~ 123Has a logical value "0" at the second input side thereof.
It is always given. Further, the gate circuit 1
0 has four inputs AND13 and OR14,
The data output terminals DO0 to DO3 of the memory 1
Connected to the inputs of AND13 and OR14 respectively
I have. The outputs of AND13 and OR14 are
To the input terminals MH1 and ML1 of the test control circuit 40, respectively.
Has been continued.
【００１９】ゲート回路２０は、ゲート回路１０とほぼ
同様の構成で、メモリ２の各データ出力端子ＤＯ０〜Ｄ
Ｏ７に第１の入力側が接続される２入力のＡＮＤ２１０
〜２１７及びＯＲ２２０〜２２７と、このメモリ２のデ
ータ出力端子ＤＯ０〜ＤＯ７が接続される８入力のＡＮ
Ｄ２３及びＯＲ２４を有している。ＡＮＤ２１０〜２１
３の第２の入力側には、ゲート回路１０中のＡＮＤ１１
０〜１１３の出力側がそれぞれ接続され、ＯＲ２２０〜
２２３の第２の入力側には、ＯＲ１２０〜１２ ３の出力
側がそれぞれ接続されている。ＡＮＤ２１４〜２１７の
第２の入力側には“１”が、ＯＲ２２４〜２２７の第２
の入力側には“０”が、常時与えられるようになってい
る。また、ＡＮＤ２３及びＯＲ２４の出力側は、試験制
御回路４０の入力端子ＭＨ２，ＭＬ２にそれぞれ接続さ
れている。The gate circuit 20 is substantially the same as the gate circuit 10.
In the same configuration, each data output terminal DO0-D
Two-input AND21 whose first input is connected to O70
~ 217And OR220~ 227And the data in memory 2
8-input AN to which the data output terminals DO0 to DO7 are connected
D23 and OR24. AND210~ 21
3AND 11 in the gate circuit 10
0~ 113Are connected to each other, and OR220~
223Of the OR120~ 12 3Output
The sides are connected. AND214~ 217of
"1" is input to the second input side and OR224~ 227Second
"0" is always given to the input side of
You. In addition, the output side of AND23 and OR24
Connected to the input terminals MH2 and ML2 of the control circuit 40, respectively.
Have been.
【００２０】ゲート回路３０は、ゲート回路２０とほぼ
同様の構成で、メモリ３の各データ出力端子ＤＯ０〜Ｄ
Ｏ１５に第１の入力側が接続される２入力のＡＮＤ３１
０〜３１１５及びＯＲ３２０〜３２１５と、このメモリ
３のデータ出力端子ＤＯ０〜ＤＯ１５が接続される１６
入力のＡＮＤ３３及びＯＲ３４を有している。ＡＮＤ３
１０〜３１７の第２の入力側には、ゲート回路２０中の
ＡＮＤ２１０〜２１７の出力側がそれぞれ接続され、Ｏ
Ｒ３２０〜３２７の第２の入力側には、ＯＲ２２０〜２
２７の出力側がそれぞれ接続されている。ＡＮＤ３１８
〜３１１５の第２の入力側には“１”が、ＯＲ３２８〜
３２１５の第２の入力側には“０”が、常時与えられる
ようになっている。The gate circuit 30 has substantially the same configuration as the gate circuit 20 and has data output terminals DO0 to D0 of the memory 3.
2-input AND31 whose first input side is connected to O15
0 to 31 15 and ORs 32 0 to 32 15 are connected to the data output terminals DO 0 to DO 15 of the memory 3.
It has an input AND33 and OR34. AND3
1 0 to 31 7 and the second input of the output side of the AND21 0 through 21 7 in the gate circuit 20 are respectively connected, O
R32 0 to to 32 7 second input of, OR22 0 to 2
The output side of the 2 7 are connected. AND31 8
To 31 to the second input of the 15 "1", OR32 8 ~
32 to a second input of 15 is "0", so that the given time.
【００２１】ＡＮＤ３１０〜３１１５の出力側は、試験
制御回路４０の入力端子ＤＯＨ０〜ＤＯＨ１５にそれぞ
れ接続され、ＯＲ３２０〜３２１５の出力側は、試験制
御回路４０の入力端子ＤＩＬ０〜ＤＩＬ１５にそれぞれ
接続されている。また、ＡＮＤ３３及びＯＲ３４の出力
側は、試験制御回路４０の入力端子ＭＨ３，ＭＬ３にそ
れぞれ接続されている。The AND31 0 to 31 15 output of the are connected to input terminals DOH0~DOH15 the test control circuit 40, the output side of OR32 0 to 32 15, respectively to the input terminals DIL0~DIL15 the test control circuit 40 It is connected. The output sides of the AND 33 and the OR 34 are connected to the input terminals MH3 and ML3 of the test control circuit 40, respectively.
【００２２】試験制御回路４０は、各ゲート回路１０〜
３０から信号が与えられる入力端子の他、アドレス端子
ＡＤ、データ端子ＤＯ、及び制御端子ＷＥ等の出力端子
を有している。アドレス端子ＡＤは、各メモリ１〜３に
対してアドレス信号を出力するものであり、データ端子
ＤＯは試験データを出力するものであり、制御端子ＷＥ
は読み書き制御信号を出力するものである。これらのア
ドレス端子ＡＤ、データ端子ＤＯ、及び制御端子ＷＥ
は、共通の試験用バスを介して各メモリ１〜３のアドレ
ス入力端子ＡＤ、データ入力端子ＤＩ、及び読み書き制
御端子ＷＥにそれぞれ接続されている。The test control circuit 40 includes the gate circuits 10 to 10
It has output terminals such as an address terminal AD, a data terminal DO, and a control terminal WE, in addition to an input terminal to which a signal is supplied from 30. The address terminal AD outputs an address signal to each of the memories 1 to 3, the data terminal DO outputs test data, and the control terminal WE
Outputs a read / write control signal. These address terminal AD, data terminal DO, and control terminal WE
Are connected to an address input terminal AD, a data input terminal DI, and a read / write control terminal WE of each of the memories 1 to 3 via a common test bus.
【００２３】試験制御回路４０は、試験モードが指定さ
れたときに、メモリ１〜３に対する“１”及び“０”の
チェックを行う機能を有している。“１”のチェック
は、１つのアドレスを指定してオール“１”のデータを
書き込んだ後、そのアドレスのデータを読み出し、各ゲ
ート回路１０〜３０から出力される信号に基づいて、誤
りなく“１”のデータが書き込まれて読み出されたかを
チェックするものである。同様に、“０”のチェック
は、誤りなく“０”のデータが書き込まれて読み出され
たかをチェックするものである。そして、すべてのアド
レスに対するチェックが終了した時に、試験制御回路４
０からチェック結果ＯＵＴが出力されるようになってい
る。The test control circuit 40 has a function of checking "1" and "0" for the memories 1 to 3 when the test mode is designated. The check of "1" is performed by designating one address, writing data of all "1", reading the data of that address, and without error based on the signals output from the gate circuits 10 to 30. It is to check whether 1 "data has been written and read. Similarly, the check of “0” is to check whether the data of “0” has been written and read without error. When all addresses have been checked, the test control circuit 4
The check result OUT is output from 0.
【００２４】以下、図１におけるメモリ試験の動作を説
明する。まず、試験制御回路４０から０番地を指定する
アドレス信号とオール“１”の試験データを出力し、読
み書き制御信号によって書き込みを指定する。試験デー
タを書き込んだ後、アドレス信号をそのままにして、読
み書き制御信号によって読み出しを指定する。各メモリ
１〜３の０番地に異常がなければ、これらの各メモリ１
〜３のデータ出力端子ＤＯには、すべて“１”が出力さ
れる。これにより、各ゲート回路１０〜３０内のすべて
のＡＮＤの出力信号は“１”となる。従って、試験制御
回路４０では、入力端子ＤＩＨ０〜ＤＩＨ１５の中に
“０”のものがあれば、故障が有ると判定する。この場
合、入力端子ＭＨ１〜ＭＨ３をチェックすることによ
り、故障メモリを特定することができる。Hereinafter, the operation of the memory test in FIG. 1 will be described. First, an address signal designating address 0 and test data of all "1" are output from the test control circuit 40, and writing is designated by a read / write control signal. After writing the test data, reading is designated by the read / write control signal while leaving the address signal as it is. If there is no abnormality at the address 0 of each of the memories 1 to 3, these memories 1
"1" are all output to the data output terminals DO of .about.3. As a result, the output signals of all the AND circuits in the respective gate circuits 10 to 30 become “1”. Therefore, the test control circuit 40 determines that there is a failure if any of the input terminals DIH0 to DIH15 is “0”. In this case, the failure memory can be specified by checking the input terminals MH1 to MH3.
【００２５】次に、アドレス信号で０番地を指定したま
ま、試験制御回路４０からオール“０”の試験データを
出力し、読み書き制御信号によって書き込みを指定す
る。試験データを書き込んだ後、アドレス信号をそのま
まにして、読み書き制御信号によって読み出しを指定す
る。各メモリ１〜３の０番地に異常がなければ、これら
の各メモリ１〜３のデータ出力端子ＤＯには、すべて
“０”が出力される。これにより、各ゲート回路１０〜
３０内のすべてのＯＲの出力信号は“０”となる。試験
制御回路４０では、入力端子ＤＩＬ０〜ＤＩＬ１５がす
べて“０”であれば、メモリ１〜３の０番地は正常であ
ると判定する。もしも、入力端子ＤＩＬ０〜ＤＩＬ１５
の中に“１”のものがあれば、故障が有ると判定する。
この場合、入力端子ＭＬ１〜ＭＬ３をチェックすること
により、故障メモリを特定することができる。Next, with the address signal designating the address 0, the test control circuit 40 outputs test data of all "0" and designates writing by the read / write control signal. After writing the test data, reading is designated by the read / write control signal while leaving the address signal as it is. If there is no abnormality at the address 0 of each of the memories 1 to 3, "0" is all output to the data output terminals DO of these memories 1 to 3. Thereby, each gate circuit 10 to 10
The output signals of all the ORs in 30 become "0". If all the input terminals DIL0 to DIL15 are "0", the test control circuit 40 determines that the address 0 of the memories 1 to 3 is normal. If the input terminals DIL0 to DIL15
If there is a "1" among them, it is determined that there is a failure.
In this case, a faulty memory can be specified by checking the input terminals ML1 to ML3.
【００２６】以下同様に、アドレス信号を順次カウント
アップして、メモリ１〜３のすべての記憶領域のチェッ
クを行い、チェック終了時にチェック結果ＯＵＴが出力
される。Similarly, the address signals are sequentially counted up, all the storage areas of the memories 1 to 3 are checked, and the check result OUT is output when the check is completed.
【００２７】このように、本実施形態の組み込み型メモ
リ試験回路は、次の（１）〜（４）のような利点があ
る。 （１） 各メモリ１〜３のデータ出力端子ＤＯの間を、
ＡＮＤ及びＯＲの論理ゲートを介して順次接続するゲー
ト回路１０〜３０と、最後のゲート回路３０の出力信号
に基づいてメモリの故障を検出する試験制御回路４０を
有している。これにより、メモリの数が増加しても各メ
モリのデータ出力端子ＤＯから試験制御回路４０までの
配線数は増加せず、試験用の配線面積の増加を抑制する
ことができる。As described above, the embedded memory test circuit of this embodiment has the following advantages (1) to (4). (1) Between the data output terminals DO of the memories 1 to 3,
The circuit includes gate circuits 10 to 30 sequentially connected via AND and OR logic gates, and a test control circuit 40 for detecting a memory failure based on an output signal of the last gate circuit 30. As a result, even if the number of memories increases, the number of wirings from the data output terminal DO of each memory to the test control circuit 40 does not increase, and an increase in the test wiring area can be suppressed.
【００２８】（２） 例えば、メモリ２に設けられたゲ
ート回路２０のように、前段のゲート回路１０からデー
タ出力端子ＤＯ４〜ＤＯ７に対応する信号が与えられな
い場合に、ＡＮＤ２１４〜２１７の第２の入力側に
“１”を与え、ＯＲ２２４〜２２７の第２の入力側に
“０”を与えるようにしている。これにより、ワード長
の異なるメモリを同時に試験することが可能になる。[0028] (2) For example, as in the gate circuit 20 provided in the memory 2, when the signal corresponding to the previous gate circuit 10 to the data output terminal DO4~DO7 is not given, AND21 4 through 21 7 of given "1" to the second input, and to provide a "0" to the second input of OR22 4 through 22 7. This makes it possible to simultaneously test memories having different word lengths.
【００２９】（３） ゲート回路１０〜３０は、すべて
ＡＮＤとＯＲの組み合わせで構成しているので、回路構
成の標準化が可能になる。 （４） 試験対象のメモリ１〜３毎に各データ出力端子
の論理積及び論理和を出力するＡＮＤ１３及びＯＲ１４
等と、これらのＡＮＤ１３及びＯＲ１４等の出力信号に
基づいてメモリの故障を検出する試験制御回路４０を有
している。これにより、故障メモリを特定することがで
きる。(3) Since all of the gate circuits 10 to 30 are configured by a combination of AND and OR, the circuit configuration can be standardized. (4) AND13 and OR14 for outputting the logical product and logical sum of each data output terminal for each of the memories 1 to 3 to be tested
And a test control circuit 40 for detecting a memory failure based on the output signals of the AND 13 and the OR 14. Thereby, the faulty memory can be specified.
【００３０】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｆ）のようなものがある。 （ａ） 試験対象となるメモリの数は任意である。 （ｂ） 試験対象となるメモリのワード長は任意であ
る。The present invention is not limited to the above embodiment, and various modifications are possible. For example, there are the following modifications (a) to (f). (A) The number of memories to be tested is arbitrary. (B) The word length of the memory to be tested is arbitrary.
【００３１】（ｃ） 不良メモリの特定を必要としない
場合は、メモリ毎に設けられたＡＮＤ１３，ＯＲ１３等
の論理ゲートは不要となる。 （ｄ） 試験対象のメモリに対する書き込みと読み出し
の順序は任意である。例えば、すべてのアドレスに
“１”を書き込んだ後、各アドレスの内容を順次読み出
してチェックするようにしても良い。(C) When it is not necessary to specify a defective memory, logic gates such as AND13 and OR13 provided for each memory are not required. (D) The order of writing to and reading from the memory to be tested is arbitrary. For example, after writing "1" to all addresses, the contents of each address may be sequentially read and checked.
【００３２】（ｅ） チェック結果ＯＵＴの出力タイミ
ングはチェック終了時に限定されず、故障が有ると判定
された時点で直ちに出力するようにしても良い。これに
より、それ以降のチェックを停止し、試験時間を短縮す
ることができる。 （ｆ） ＬＳＩに組み込んだメモリ試験回路として説明
したが、プリント基板等に組み込むこともできる。(E) The output timing of the check result OUT is not limited to the end of the check, but may be output immediately when it is determined that there is a failure. As a result, subsequent checks can be stopped and the test time can be reduced. (F) Although described as a memory test circuit incorporated in an LSI, it can also be incorporated in a printed circuit board or the like.
【００３３】[0033]
【発明の効果】以上詳細に説明したように、第１の発明
によれば、試験対象の各メモリのデータ出力端子の間
を、論理ゲートを介して順次接続する第１〜第Ｎの論理
演算手段と、最後の第Ｎの論理演算手段の出力信号に基
づいてメモリの故障を検出する第１及び第２の検出手段
を有している。これにより、メモリの数が増加しても各
メモリのデータ出力端子から検出手段までの配線数は増
加しない。従って、試験用の配線面積の増加を抑制する
ことができる。As described above in detail, according to the first aspect, the first to Nth logical operations for sequentially connecting the data output terminals of the memories to be tested via the logic gates. Means and first and second detection means for detecting a memory failure based on the output signal of the last Nth logic operation means. Thus, even if the number of memories increases, the number of wirings from the data output terminal of each memory to the detecting means does not increase. Therefore, it is possible to suppress an increase in the area of the test wiring.
【００３４】第２の発明によれば、試験対象の各メモリ
のワード長が異なって、前段の論理演算手段から対応す
る論理積及び論理和が出力されない場合、対応する信号
として論理値１及び論理値０を与えるようにしている。
これにより、すべての論理演算手段を同一構成にするこ
とが可能になり、第１の発明の効果に加えて、ワード長
の異なるメモリを同時に試験できると共に、回路の標準
化が可能になるという効果がある。According to the second invention, when the word length of each memory to be tested is different and the corresponding logical product and logical sum are not output from the preceding logical operation means, the logical value 1 and the logical value are output as the corresponding signals. The value 0 is given.
As a result, all the logical operation means can have the same configuration, and in addition to the effects of the first invention, memories having different word lengths can be simultaneously tested and the circuit can be standardized. is there.
【００３５】第３の発明によれば、試験対象のメモリ毎
に各データ出力端子の論理積及び論理和を出力する論理
積手段及び論理和手段と、これらの論理積手段及び論理
和手段の出力信号に基づいてメモリの故障を検出する第
３及び第４の検出手段を有している。これにより、第１
及び第２の発明の効果に加えて、故障メモリを特定する
ことができるという効果がある。According to the third invention, the logical product means and logical sum means for outputting the logical product and logical sum of each data output terminal for each memory to be tested, and the outputs of these logical product means and logical sum means There are third and fourth detecting means for detecting a memory failure based on the signal. Thereby, the first
In addition to the effects of the second invention, there is an effect that a faulty memory can be specified.
【図１】本発明の実施形態を示す組み込み型メモリ試験
回路の構成図である。FIG. 1 is a configuration diagram of an embedded memory test circuit showing an embodiment of the present invention.
【図２】従来のＢＩＳＴ回路が組み込まれたＬＳＩの一
例を示す構成図である。FIG. 2 is a configuration diagram illustrating an example of an LSI in which a conventional BIST circuit is incorporated.
１〜３ メモリ １０〜３０ ゲート回路 ４０ 試験制御回路 １１，１３，２１，２３，３１，３３ ＡＮＤ（論理
積ゲート） １２，１４，２２，２４，３２，３４ ＯＲ（論理和
ゲート）1-3 memory 10-30 gate circuit 40 test control circuit 11,13,21,23,31,33 AND (logical AND gate) 12,14,22,24,32,34 OR (logical OR gate)
Claims (3)
るシステムに組み込まれて試験モード時に該複数のメモ
リを試験する組み込み型メモリ試験回路であって、 前記第１から第Ｎまでの複数のメモリの同一アドレスに
論理値１または論理値０のデータを同時に書き込むと共
に、書き込んだデータの読み出しを制御する読み書き制
御手段と、 前記第１のメモリのデータ出力端子毎に設けられ、該デ
ータ出力端子の信号と論理値１との論理積を出力すると
共に、該データ出力端子の信号と論理値０との論理和を
出力する第１の論理演算手段と、 前記第２から第Ｎまでの各メモリのデータ出力端子毎に
設けられ、それぞれ前記第１から第Ｎ−１までの論理演
算手段から出力される論理積の信号と対応する該データ
出力端子の信号との論理積を出力すると共に、該第１か
ら第Ｎ−１までの論理演算手段から出力される論理和の
信号と対応する該データ出力端子の信号との論理和を出
力する第２から第Ｎまでの論理演算手段と、 前記第１から第Ｎまでの複数のメモリに論理値１を書き
込んで読み出した時に、前記第Ｎの論理演算手段から出
力される論理積に基づいて該メモリの故障を検出する第
１の検出手段と、 前記第１から第Ｎまでの複数のメモリに論理値０を書き
込んで読み出した時に、前記第Ｎの論理演算手段から出
力される論理和に基づいて該メモリの故障を検出する第
２の検出手段とを、 備えたことを特徴とする組み込み型メモリ試験回路。An embedded memory test circuit incorporated in a system having a first to an N-th plurality of memories and testing the plurality of memories in a test mode, wherein the first to the N-th plurality of memories are tested. Read / write control means for simultaneously writing data of a logical value 1 or a logical value 0 to the same address of the memory and controlling reading of the written data; provided for each data output terminal of the first memory; First logical operation means for outputting the logical product of the signal of the terminal and the logical value 1 and outputting the logical sum of the signal of the data output terminal and the logical value 0; A logical product signal is provided for each data output terminal of the memory and outputs a logical product of a logical product signal output from the first to N-1th logical operation means and a corresponding signal of the data output terminal. And a second to Nth logical operation means for outputting a logical sum of a logical sum signal output from the first to N-1th logical operation means and a corresponding signal at the data output terminal. And when a logical value 1 is written to and read from the plurality of first to Nth memories and a failure of the memory is detected based on a logical product output from the Nth logical operation means. Detecting means for detecting a failure in the memory based on a logical sum output from the Nth logical operation means when a logical value 0 is written to and read from the plurality of first to Nth memories; 2. A built-in memory test circuit, comprising:
は、それぞれ前記第２から第Ｎまでの各メモリのデータ
出力端子に対応する前記第１から第Ｎ−１までの論理演
算手段から出力される論理積及び論理和の信号が存在し
ない場合に、該データ出力端子の信号と論理値１との論
理積を出力すると共に、該データ出力端子の信号と論理
値０との論理和を出力するように構成したことを特徴と
する請求項１記載の組み込み型メモリ試験回路。2. The second to N-th logical operation means correspond to the first to N-1th logical operation means respectively corresponding to the data output terminals of the second to N-th memories. When there is no logical product or logical sum signal to be output, the logical product of the data output terminal signal and logical value 1 is output, and the logical sum of the data output terminal signal and logical value 0 is calculated. The embedded memory test circuit according to claim 1, wherein the circuit is configured to output.
に、各メモリのデータ出力端子の信号の論理積を出力す
る論理積手段と、 前記第１から第Ｎまでの複数のメモリ毎に、各メモリの
データ出力端子の信号の論理和を出力する論理和手段
と、 前記第１から第Ｎまでの複数のメモリに論理値１を書き
込んで読み出した時に、前記論理積手段から出力される
論理積に基づいて該メモリの故障を検出する第３の検出
手段と、 前記第１から第Ｎまでの複数のメモリに論理値０を書き
込んで読み出した時に、前記論理和手段から出力される
論理和に基づいて該メモリの故障を検出する第４の検出
手段とを、 設けたことを特徴とする請求項１または２記載の組み込
み型メモリ試験回路。3. An AND means for outputting, for each of the first to N-th memories, a logical AND of a signal at a data output terminal of each memory; and for each of the first to N-th memories. A logical sum means for outputting a logical sum of a signal at a data output terminal of each memory; and a logical value 1 output from the logical product means when a logical value 1 is written to and read from the first to Nth memories. Third detection means for detecting a failure of the memory based on the logical product, and when the logical value 0 is written to and read from the plurality of first to Nth memories, output from the logical sum means 3. The embedded memory test circuit according to claim 1, further comprising: fourth detection means for detecting a failure of the memory based on a logical sum.
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