JPH0728711A - Semiconductor storage - Google Patents
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- JPH0728711A JPH0728711A JP5171279A JP17127993A JPH0728711A JP H0728711 A JPH0728711 A JP H0728711A JP 5171279 A JP5171279 A JP 5171279A JP 17127993 A JP17127993 A JP 17127993A JP H0728711 A JPH0728711 A JP H0728711A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に半導体メモリを用いて構成された記憶装置のテ
スト容易化(テスト時間短縮)に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to the facilitation of a test (shortening the test time) of a memory device constructed by using a semiconductor memory.
【0002】[0002]
【従来の技術】図3は従来の半導体記憶装置の例とし
て、4M・DRAMにおけるテスト時間短縮技術に用い
られるデータ書込み/読出し機構を含む回路図を示すも
のである。図において、10はデータ入力端子、20は
メモリセルアレイ、20a〜20hはメモリサブブロッ
クを示し、モード切り換え回路50aによって各メモリ
サブブロック20a〜20hへの通常入力とテスト入力
とが切り換えられるようになっている。3a,3bはそ
れぞれ通常動作時に、上記メモリサブブロック20a〜
20hのいずれかの正転出力A〜H、及び反転出力/A
〜/Hとを選択してデータ出力端子30に伝えるデータ
切り換えスイッチである。2. Description of the Related Art FIG. 3 is a circuit diagram including a data writing / reading mechanism used in a test time shortening technique in a 4M DRAM as an example of a conventional semiconductor memory device. In the figure, 10 is a data input terminal, 20 is a memory cell array, and 20a to 20h are memory sub blocks. Mode switching circuit 50a can switch between normal input and test input to each of memory sub blocks 20a to 20h. ing. 3a and 3b respectively indicate the memory sub-blocks 20a to 20a during normal operation.
20h normal output A to H and inverted output / A
It is a data changeover switch for selecting ~ / H and transmitting it to the data output terminal 30.
【0003】また40は誤り検出回路であり、論理回路
40aで各メモリサブブロック20a〜20hの正転出
力A〜Hを受け、論理回路40bで各メモリサブブロッ
ク20a〜20hの反転出力/A〜/Hを受けるように
構成されている。Reference numeral 40 denotes an error detection circuit, in which the logic circuit 40a receives the normal outputs A to H of the memory sub blocks 20a to 20h, and the logic circuit 40b receives the inverted outputs / A to of the memory sub blocks 20a to 20h. / H.
【0004】また50b,50cはそれぞれテストモー
ド信号(/TEST)を受け、上記切り換えスイッチ3
aと論理回路40aとの出力,切り換えスイッチ3bと
論理回路40bとの出力を切り換えてこれを出力するモ
ード切り換え回路、21,22は電源電圧VCCと接地G
NDとの間に直列接続された出力トランジスタであり、
これら出力トランジスタ21,22間に上記データ出力
端子30が接続されている。Further, 50b and 50c respectively receive a test mode signal (/ TEST), and the changeover switch 3 is operated.
a and the output of the logic circuit 40a and the outputs of the changeover switch 3b and the logic circuit 40b to output the mode switching circuits 21 and 22 are the power supply voltage Vcc and the ground G.
An output transistor connected in series with ND,
The data output terminal 30 is connected between the output transistors 21 and 22.
【0005】次に動作について説明する。なおここでは
テスト時の動作についてのみ説明し、通常時の動作の説
明については省略する。以上のような構成では、8ビッ
ト同時にデータを読み出すことにより、テスト時間の短
縮を図ることができる。例えば、いまテスト時であるた
め、/TESTを”L“とすると、モード切り換え回路
50aを構成するトランスミションゲート26がオフ,
トランスミションゲート27がオンし、またモード切り
換え回路50bを構成するトランスミッションゲート2
4bがオフ,トランスミッションゲート25bがオンす
ると共に、モード切り換え回路50cを構成するトラン
スミッションゲート24cがオフ,25cがオンする。Next, the operation will be described. Note that only the operation during the test will be described here, and the description of the operation during the normal time will be omitted. With the above-described configuration, the test time can be shortened by reading the data simultaneously for 8 bits. For example, since the test is now in progress, when / TEST is set to "L", the transmission gate 26 forming the mode switching circuit 50a is turned off,
The transmission gate 2 turns on the transmission gate 27 and constitutes the mode switching circuit 50b.
4b is turned off, the transmission gate 25b is turned on, and the transmission gate 24c constituting the mode switching circuit 50c is turned off and 25c is turned on.
【0006】以上のようにしてモード切り換えを行う
と、データ入力端子10に印加された信号が各メモリサ
ブブロック20a〜20hに入力されるようになるが、
ここでデータ入力端子10に“0”を入力すると、各メ
モリサブブロック20a〜20hの所定のセルに“0”
が書き込まれ、これを読み出すことになるが、この時、
排他的論理和によって1ビットでも“1”が出力される
と、論理回路40aの出力は“0”となり、また論理回
路40bの出力は“1”となる。そして後段のANDゲ
ート28,29の片側入力であるアウトプットイネーブ
ル信号(OE)は“H”であるため、出力トランジスタ
21はオフ,出力トランジスタ22はオンしてデータ出
力端子30はGNDレベル(“0”)となる。同様にデ
ータ入力端子10に“1”が入力された時に、読出しデ
ータに“0”が存在するときには、論理回路40aの出
力は“0”,論理回路40bの出力は“1”となり、や
はりデータ出力端子30に“0”が現れることとなる。When the mode switching is performed as described above, the signal applied to the data input terminal 10 is input to each of the memory sub blocks 20a to 20h.
When "0" is input to the data input terminal 10 here, "0" is input to a predetermined cell of each of the memory sub blocks 20a to 20h.
Will be written and read, but at this time,
When "1" is output even for 1 bit by the exclusive OR, the output of the logic circuit 40a becomes "0" and the output of the logic circuit 40b becomes "1". Since the output enable signal (OE) which is one side input of the AND gates 28 and 29 in the subsequent stage is "H", the output transistor 21 is off, the output transistor 22 is on and the data output terminal 30 is at the GND level (" 0 "). Similarly, when "1" is input to the data input terminal 10 and if "0" exists in the read data, the output of the logic circuit 40a becomes "0", the output of the logic circuit 40b becomes "1", and again the data “0” appears at the output terminal 30.
【0007】そして、読出しデータに誤りがない場合に
は、論理回路40aに“1”が出力されて出力トランジ
スタ21がオン,論理回路40bに“0”が出力されて
出力トランジスタ22がオフすることにより、データ出
力端子30はVCCレベル(“1”)となる。If there is no error in the read data, "1" is output to the logic circuit 40a to turn on the output transistor 21, and "0" is output to the logic circuit 40b to turn off the output transistor 22. As a result, the data output terminal 30 becomes the VCC level ("1").
【0008】以上のように、書込み動作により8ビット
同時に“0”また“1”を書き込んだ後、8ビット同時
にデータを読み出す。このとき1ビットでも書き込んだ
データと異なれば出力は“0”となり、全ビット正しい
場合“1”となる。As described above, "0" or "1" is simultaneously written in 8 bits by the write operation, and then data is simultaneously read out in 8 bits. At this time, if even one bit is different from the written data, the output becomes "0", and if all the bits are correct, it becomes "1".
【0009】[0009]
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されており、複数ビットを同時にテ
ストしてテスト時間を短縮するものであるが、これは半
導体メーカーのメモリIC製造時のテスト時間の短縮を
ねらったものであり、従って、各IC個々のテスト時間
の短縮が主たる目的である。そのため複数のメモリIC
を搭載したメモリカードやメモリボード等の記憶装置の
検査を考えた場合、現状では検査装置により記憶装置上
のメモリICを1つずつ個別にアクセスしてこれを検査
しており、記憶装置上にn個のメモリICが搭載されて
いると、その検査時間は1個のメモリICの検査時間の
n倍かかることになるという問題点があった。The conventional semiconductor memory device is configured as described above and is intended to test a plurality of bits at the same time to shorten the test time. The purpose is to reduce the test time of each IC, and therefore the main purpose is to reduce the test time of each IC. Therefore, multiple memory ICs
Considering the inspection of a storage device such as a memory card or a memory board on which the IC is mounted, at present, the inspection device individually accesses the memory ICs on the storage device to inspect each, and the inspection is performed on the storage device. When n memory ICs are mounted, there is a problem that the inspection time thereof is n times as long as the inspection time of one memory IC.
【0010】この発明は上記のような問題点を解消する
ためになされたもので、複数のメモリICを有するメモ
リカードやメモリボード等の記憶装置においても、テス
ト時間の短縮を図ることができる半導体記憶装置を得る
ことを目的とする。The present invention has been made to solve the above-mentioned problems, and a semiconductor device that can reduce the test time even in a storage device such as a memory card or a memory board having a plurality of memory ICs. The purpose is to obtain a storage device.
【0011】[0011]
【課題を解決するための手段】この発明に係る半導体記
憶装置は、記憶装置上の複数個のメモリICの出力を共
通のデータバスに並列に接続するとともに、各メモリI
Cの出力回路を構成する一方の出力ゲートを一律オフ
し、かつ上記データバスを所定の電位に固定するように
したものである。In a semiconductor memory device according to the present invention, the outputs of a plurality of memory ICs in the memory device are connected in parallel to a common data bus, and each memory I is connected.
One of the output gates of the C output circuit is uniformly turned off, and the data bus is fixed to a predetermined potential.
【0012】[0012]
【作用】この発明においては、記憶装置上の複数個のメ
モリICを並列にデータバスに接続し、一律に各メモリ
ICの出力ゲートの一方のみを動作させるようにし、上
記データバスを所定の電位に固定するようにしたから、
各メモリICの出力のワイヤード・ORをとることがで
きる。According to the present invention, a plurality of memory ICs on a memory device are connected in parallel to a data bus so that only one of the output gates of each memory IC operates uniformly, and the data bus has a predetermined potential. I fixed it to
The output of each memory IC can be wired or ORed.
【0013】[0013]
【実施例】以下、この発明の実施例による半導体記憶装
置について説明する。図1において、図3と同一符号は
同一または相当部分を示し、23は誤り検出回路41を
構成する論理回路40cとモード切り換え回路50bと
の間に挿入されたNORゲートであり、その一方の入力
には、ゲート21の入力となる側の論理回路40cの出
力が入力され、他方の入力には制御信号Multi TEST
が入力されるようになっている。DESCRIPTION OF THE PREFERRED EMBODIMENTS Semiconductor memory devices according to embodiments of the present invention will be described below. In FIG. 1, the same reference numerals as those in FIG. 3 indicate the same or corresponding portions, and reference numeral 23 is a NOR gate inserted between the logic circuit 40c and the mode switching circuit 50b which constitute the error detection circuit 41, and one input of the NOR gate is provided. The output of the logic circuit 40c on the side to be the input of the gate 21 is input to the other terminal, and the control signal Multi TEST is input to the other input.
Is entered.
【0014】また図2は上記図1のような構成を有する
メモリICを複数個備えたメモリカード,メモリボード
等の半導体記憶装置のテスト時の状態を表す構成図であ
り、図2において、1〜6はそれぞれ図1に示すような
構成を有するICメモリ、8はメモリカード,メモリボ
ード等の記憶装置、11はデータバスに接続するICメ
モリを選択するデコード回路、9は検査装置を示す。ま
た、7は検査装置9と記憶装置8とを接続するコネクタ
を示す。記憶装置8において、各メモリICの出力は共
通のデータバスに並列に接続されている。FIG. 2 is a block diagram showing a test state of a semiconductor memory device such as a memory card or a memory board having a plurality of memory ICs having the structure shown in FIG. 1 to 6 are IC memories each having the configuration shown in FIG. 1, 8 is a storage device such as a memory card or a memory board, 11 is a decoding circuit for selecting an IC memory connected to a data bus, and 9 is an inspection device. Reference numeral 7 denotes a connector that connects the inspection device 9 and the storage device 8. In the storage device 8, the output of each memory IC is connected in parallel to a common data bus.
【0015】次に動作について説明する。本実施例では
少なくとも2つのテストモードを持つ。すなわち、1つ
はメモリIC単体でのテストを使うもので(TEST
1)、従来と同様に1つの出力端子当たり、8ビットを
同時に書込み/読出しテストを行うモードである。もう
1つのテストモード(TEST2)は複数のメモリIC
が搭載された記憶装置のテスト時、複数のメモリICを
同時にアクセスして検査時間の短縮を図るモードであ
る。各テストモードにおけるテスト用制御信号の状態は
次の状態となる。Next, the operation will be described. This embodiment has at least two test modes. That is, one uses the test of the memory IC alone (TEST
1) As in the conventional case, this is a mode in which a write / read test is simultaneously performed on 8 bits per one output terminal. Another test mode (TEST2) is multiple memory ICs
This is a mode for shortening the inspection time by simultaneously accessing a plurality of memory ICs at the time of testing the storage device equipped with the. The state of the test control signal in each test mode is as follows.
【0016】通常時(Normal)、/TESTを”H“,
Multi TESTを”L“とすることにより、メモリサブ
ブロック20a〜20hからの読出しデータは、アドレ
ス信号の一部によりデコードされ、トランスミッション
ゲート24b,24cを通ってANDゲート28,29
に入力され、これらの論理値に応じて出力端子30にV
CCあるいはGNDレベルが現れる。At normal time (Normal), / TEST is set to "H",
By setting Multi TEST to "L", read data from the memory sub blocks 20a to 20h is decoded by a part of the address signal, passes through the transmission gates 24b and 24c, and the AND gates 28 and 29.
To the output terminal 30 according to these logical values.
CC or GND level appears.
【0017】上記TEST1モードでは、/TEST
を”L“,Multi TESTを”L“とすることにより、
NORゲート23と論理回路40cは従来例で示した図
3の論理回路40aと同等の機能を果たし、デコード回
路11で選択された単一のメモリICのテストが行わ
れ、複数のメモリサブブロックに同時に“0”又は
“1”のデータを書込み、これを同時に読出し、この時
少なくとも1つのブロックの読出しデータが書込みデー
タと異なっていれば、ANDゲート28が“L”,AN
Dゲート29が“H”となって出力端子30には“L”
が現れる。In the TEST1 mode, / TEST
Is set to “L” and Multi TEST is set to “L”,
The NOR gate 23 and the logic circuit 40c perform the same function as that of the logic circuit 40a of FIG. 3 shown in the conventional example, the single memory IC selected by the decoding circuit 11 is tested, and the plurality of memory sub-blocks are tested. At the same time, data of "0" or "1" is written and read at the same time. At this time, if the read data of at least one block is different from the write data, the AND gate 28 sets "L", AN.
The D gate 29 becomes "H" and the output terminal 30 becomes "L".
Appears.
【0018】TEST2モードでは、/TESTを”L
“,Multi TESTを”H“とすることにより、プルア
ップ側の出力トランジスタ21の状態を制御し、複数の
メモリICを同時にテスト可能とすることができる。図
2に示すように、記憶装置8はコネクタ7により検査装
置9に接続され、アドレス信号,データ信号,制御信
号,電源等はコネクタ7を介して信号のやりとりとする
構成となっている。記憶装置8内では複数のメモリIC
1〜6がアドレスバス,データバスに並列に接続されて
おり、通常、このような記憶装置の検査は外部(検査装
置)よりアドレス信号によって1つのメモリICを選択
し、順々にテストしてゆくこととなるが、本実施例では
Multi TESTを“H”とすることで論理回路40cの
出力状態に係わらずNORゲート23の出力が“L”と
なる。In the TEST2 mode, / TEST is set to "L".
By setting ", Multi TEST" to "H", it is possible to control the state of the output transistor 21 on the pull-up side and simultaneously test a plurality of memory ICs. Is connected to the inspection device 9 through the connector 7, and address signals, data signals, control signals, power supplies, etc. are exchanged through the connector 7. In the storage device 8, a plurality of memory ICs are provided.
1 to 6 are connected in parallel to an address bus and a data bus. Normally, in the inspection of such a storage device, one memory IC is selected by an address signal from the outside (inspection device) and sequentially tested. In this example,
By setting Multi TEST to "H", the output of the NOR gate 23 becomes "L" regardless of the output state of the logic circuit 40c.
【0019】従って、pull up 側の出力トランジスタ2
1のゲート入力が常時“L”となり、該出力トランジス
タ21はオフ状態となる。このためTEST2モードに
おいては、pull down 側の出力回路(出力トランジスタ
22)のみ動作する。すなわちTEST1モードと同じ
ように“0”又は“1”のデータを同時に書込み動作を
行い、それと同時に読み出した際に全てのビットが正し
く読出された場合はANDゲート29の出力は“L”で
あるため出力トランジスタ22はオフとなり、出力端子
30はフローティング状態となり、一方、1ビットでも
読み出しデータに誤りがあればANDゲート29の出力
は“H”となるため出力トランジスタ22はオンして、
出力端子30はGNDと接続されて“L”となる。Therefore, the output transistor 2 on the pull up side
The gate input of 1 always becomes "L", and the output transistor 21 is turned off. Therefore, in the TEST2 mode, only the pull-down side output circuit (output transistor 22) operates. That is, as in the TEST1 mode, when data of "0" or "1" is simultaneously written, and at the same time all bits are correctly read, the output of the AND gate 29 is "L". Therefore, the output transistor 22 is turned off and the output terminal 30 is in a floating state. On the other hand, if even one bit of read data has an error, the output of the AND gate 29 becomes "H", and therefore the output transistor 22 is turned on.
The output terminal 30 is connected to GND and becomes "L".
【0020】このとき記憶装置内のデコード回路11の
出力を、同時にテストを行うメモリICを複数個選択す
るように制御する。各メモリIC1〜6の出力は共通の
データバスに並列に接続されているため、検査装置9側
で本テスト時にデータバスをpull up すれば各メモリI
C1〜6の出力はワイヤードORされ、被検査メモリI
C1〜6の内で1ビットでも書込みデータに対する読出
しデータの誤りがあれば、当該ICの出力端子30がG
NDに接続されるためプルアップされたデータバスは
“L”となり、また書込みデータに対する読出しデータ
が全て正しければ全ICメモリの出力端子30はフロー
ティング状態であるために、データバスはプルアップさ
れたまま、即ち“H”となる。At this time, the output of the decode circuit 11 in the memory device is controlled so that a plurality of memory ICs to be tested are selected at the same time. The outputs of the respective memory ICs 1 to 6 are connected in parallel to a common data bus. Therefore, if the data bus is pulled up during the main test on the inspection device 9 side, the respective memory I
The outputs of C1 to C6 are wired-OR, and the memory under test I
If there is an error in the read data with respect to the write data, even if only 1 bit is selected from among C1 to C6, the output terminal 30 of the IC is G
The data bus pulled up becomes "L" because it is connected to ND. If all the read data with respect to the write data are correct, the output terminals 30 of all the IC memories are in a floating state, so the data bus is pulled up. As it is, that is, it becomes "H".
【0021】このように本実施例によれば、誤り検出回
路41を構成する論理回路41cとモード切り換え回路
50bとの間にNOR回路23を設け、VCCと接続する
側の出力トランジスタ21のゲートを制御信号Multi T
ESTを用いてオフさせるように構成するとともに、検
査装置9側でデータバスをプルアップするようにしたか
ら、共通のデータバスに並列接続された各メモリIC1
〜6の出力のワイヤード・ORをとることができ、複数
個のメモリICのテストを同時に行うことができ、n個
のメモリICを有する記憶装置中に不良ICが存在する
か否かを従来の1/nの時間で検出することができる。As described above, according to this embodiment, the NOR circuit 23 is provided between the logic circuit 41c forming the error detection circuit 41 and the mode switching circuit 50b, and the gate of the output transistor 21 on the side connected to VCC is provided. Control signal Multi T
Since the inspection device 9 is configured to be turned off by using the EST and the data bus is pulled up on the inspection device 9 side, each memory IC 1 connected in parallel to the common data bus
It is possible to take a wired-OR of the outputs of ~ 6, to test a plurality of memory ICs at the same time, and to determine whether or not a defective IC exists in a memory device having n memory ICs. It can be detected in 1 / n time.
【0022】なお、上記実施例では、電源電位VCC側の
出力トランジスタ21のゲートをオフしてデータバスを
プルアップするようにしたが、これとは逆に、接地電位
GND側の出力トランジスタ22のゲートをオフしてデ
ータバスをプルダウンし、テスト時に論理回路40cか
ら、誤りが検出された時に出力トランジスタ21のゲー
トがオンするような信号を出力するようにその論理を構
成するように構成してもよい。In the above embodiment, the gate of the output transistor 21 on the power supply potential Vcc side is turned off to pull up the data bus. However, conversely, the output transistor 22 on the ground potential GND side of the output transistor 22 is turned off. The gate is turned off, the data bus is pulled down, and the logic is configured so that the logic circuit 40c outputs a signal that turns on the gate of the output transistor 21 when an error is detected during the test. Good.
【0023】さらに、図1では、データの入力端子(D
in)と出力端子(Dout )が別に設けられているものを
示したが、入出力端子(DI/0 )として有するものにお
いても同様の効果を奏することができる。Further, in FIG. 1, the data input terminal (D
Although the in) and the output terminal (Dout) are provided separately, the same effect can be obtained even if they are provided as the input / output terminals (DI / 0).
【0024】[0024]
【発明の効果】以上のように、この発明に係る半導体記
憶装置によれば、記憶装置上の複数個のメモリICを並
列にデータバスに接続し、一律に各メモリICの出力ゲ
ートの一方のみを動作させるようにし、上記データバス
を所定の電位に固定するようにしたので、各メモリIC
の出力のワイヤード・ORをとることができ、記憶装置
上の複数のメモリICを同時にテストすることが可能と
なり、検査時間の短縮が図れるという効果がある。As described above, according to the semiconductor memory device of the present invention, a plurality of memory ICs on the memory device are connected in parallel to the data bus, and only one of the output gates of each memory IC is uniformly used. Is operated and the data bus is fixed to a predetermined potential, each memory IC
It is possible to take a wired-OR of the outputs of the above, and it is possible to simultaneously test a plurality of memory ICs on the storage device, which has the effect of shortening the inspection time.
【図1】本発明の一実施例による半導体記憶装置のメモ
リICを中心とした回路構成図である。FIG. 1 is a circuit configuration diagram centering on a memory IC of a semiconductor memory device according to an embodiment of the present invention.
【図2】上記半導体記憶装置において、複数個のメモリ
ICを同時にテストする際の構成を示す図である。FIG. 2 is a diagram showing a configuration for simultaneously testing a plurality of memory ICs in the semiconductor memory device.
【図3】従来の半導体記憶装置の構成を示す図である。FIG. 3 is a diagram showing a configuration of a conventional semiconductor memory device.
1〜6 メモリIC 7 コネクタ 8 記憶装置 9 検査装置 10 入力端子 11 デコード回路 20 メモリセルアレイ 20a〜20h メモリセルブロック 30 出力端子 40,41 誤り検出回路 40a,40b 論理回路 50a,50b,50c モード切り換え回路 21,22 出力トランジスタ 23 NORゲート 24〜27 トランスミッションゲート 28,29 ゲート 1 to 6 memory IC 7 connector 8 storage device 9 inspection device 10 input terminal 11 decoding circuit 20 memory cell array 20a to 20h memory cell block 30 output terminal 40, 41 error detection circuit 40a, 40b logic circuit 50a, 50b, 50c mode switching circuit 21,22 Output transistor 23 NOR gate 24-27 Transmission gate 28,29 gate
Claims (3)
同時に同一データを書き込んだ後、これを読み出して該
データの正誤判定をするための機能を有する半導体記憶
装置において、 通常の読出しデータとテスト時の読出しモードとの切り
換えを行うモード切換手段と、 第1の電源と第2の電源との間に接続されたデータ出力
端子と、 該出力端子と上記各電源間にそれぞれ接続された出力ゲ
ートを有し、上記データの読み出し結果に応じて上記出
力ゲートを制御し、上記出力端子を所定の電位とする誤
り検出回路と、 上記出力端子を共通のデータバスに複数個並列に接続す
る出力接続手段と、 制御信号に基づき上記検出回路の一方の出力ゲートをオ
フするゲートオフ手段とを備え、 上記データバスを第3の電源に接続したことを特徴とす
る半導体記憶装置。1. A semiconductor memory device having a function of writing the same data to a predetermined address in a memory at the same time for a plurality of bits and then reading the same data to determine whether the data is correct or not. Mode switching means for switching between the read mode and the read mode, a data output terminal connected between the first power source and the second power source, and an output gate connected between the output terminal and each of the power sources. An error detection circuit that controls the output gate in accordance with the result of reading the data and sets the output terminal to a predetermined potential, and an output connection unit that connects a plurality of the output terminals to a common data bus in parallel. And gate-off means for turning off one output gate of the detection circuit based on a control signal, and the data bus is connected to a third power supply. Semiconductor memory device.
て、 上記第1の電源は上記第2の電源よりもその電位が高
く、 上記ゲートオフ手段は上記第1の電源と出力端子との間
の出力ゲートをオフするものであり、 上記第3の電源は上記第2の電源よりもその電位が高い
ものであることを特徴とする半導体記憶装置。2. The semiconductor memory device according to claim 1, wherein the first power supply has a higher potential than the second power supply, and the gate-off means outputs between the first power supply and the output terminal. A semiconductor memory device for turning off a gate, wherein the third power source has a higher potential than the second power source.
て、 上記第1の電源は上記第2の電源よりもその電位が高
く、 上記ゲートオフ手段は上記第2の電源と出力端子との間
の出力ゲートをオフするものであり、 上記第3の電源は上記第1の電源よりもその電位が低い
ものであることを特徴とする半導体記憶装置。3. The semiconductor memory device according to claim 1, wherein the first power supply has a higher potential than the second power supply, and the gate-off means outputs between the second power supply and an output terminal. A semiconductor memory device, wherein a gate is turned off, and the third power supply has a lower potential than the first power supply.
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JP3217548B2 JP3217548B2 (en) | 2001-10-09 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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US7520803B2 (en) | 2003-11-04 | 2009-04-21 | Denso Corporation | Air passage opening and closing device capable of preventing uncomfortable noise |
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1993
- 1993-07-12 JP JP17127993A patent/JP3217548B2/en not_active Expired - Lifetime
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