JP2001257538A - Orthogonal mixer circuit and complex mixer circuit - Google Patents
Orthogonal mixer circuit and complex mixer circuitInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ディジタル無線通
信に使用する受信機の高精度・高性能化に関する直交ミ
キサ回路及び複素ミキサ回路である。特にイメージ波抑
圧の高性能化に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a quadrature mixer circuit and a complex mixer circuit for improving the accuracy and performance of a receiver used for digital radio communication. In particular, it relates to improving the performance of image wave suppression.
【０００２】[0002]
【従来の技術】図６は、従来一般的に使用されているイ
メージ抑圧型受信機の構成図である。本構成では、受信
されたＲＦ信号は、９０度位相の異なる内部信号（ＬＯ
信号）と乗算され、ローパスフィルタ(ＬＰＦ)を通るこ
とで、９０度位相の異なるＩＦ信号になる。この後、一
方の信号を９０度位相シフトして加算することでイメー
ジ信号の抑圧を行う。尚、従来技術のイメージ抑圧型受
信機では本図に示したように通常２個の独立した乗算器
（ミキサ）が用いられる。2. Description of the Related Art FIG. 6 is a block diagram of a conventional image suppression type receiver generally used. In this configuration, the received RF signal is an internal signal (LO
) And passed through a low-pass filter (LPF), resulting in IF signals having a phase difference of 90 degrees. Thereafter, the image signal is suppressed by adding one of the signals by shifting the phase by 90 degrees. Incidentally, in the conventional image suppression type receiver, two independent multipliers (mixers) are usually used as shown in FIG.
【０００３】図７は、従来一般的に用いられるギルバー
トセルミキサ回路の構成図である。本図からわかるよう
に、ＲＦ信号は下段トランジスタのゲート端子に入力さ
れる。従って本ミキサ回路の出力信号振幅は主に下段ト
ランジスタの信号増幅特性により決定される。FIG. 7 is a configuration diagram of a Gilbert cell mixer circuit generally used conventionally. As can be seen from the figure, the RF signal is input to the gate terminal of the lower transistor. Therefore, the output signal amplitude of the mixer circuit is mainly determined by the signal amplification characteristics of the lower transistor.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、従来技
術で説明したイメージ抑圧型受信機では、２つのＩＦ信
号間に振幅のずれ(ΔＡＩＦ/ＡＩＦ)、又は位相差の９
０度からのずれ（ΔθＩ Ｆ：ラジアン）が存在するとイ
メージ抑圧比（ＩＲＲ）が劣化し、 ＩＲＲ≒{（ΔＡＩＦ／ＡＩＦ）２＋（ΔθＩＦ）２}／４ （１） となる(RF Microelectronics, Rehzad Razavi, Prentic
e Hall PTR, p143)。However, in the image suppression type receiver described in the prior art, the amplitude difference (ΔA IF / A IF ) between the two IF signals or the phase difference of 9 is required.
Deviation from 0 degree: If ([Delta] [theta] I F radians) is present image rejection ratio (IRR) is degraded, the IRR ≒ {(ΔA IF / A IF) 2 + (Δθ IF) 2} / 4 (1) (RF Microelectronics, Rehzad Razavi, Prentic
e Hall PTR, p143).
【０００５】上記のＩＦ信号間のずれを発生させる主要
因の１つに、受信機に用いられているミキサの特性ばら
つきがある。例えば２つのミキサの増幅特性に２％程度
の相対誤差が存在した場合、ＩＲＲは約４０ｄＢに劣化
する。[0005] One of the main causes of the above-mentioned shift between the IF signals is variation in the characteristics of the mixer used in the receiver. For example, if there is a relative error of about 2% in the amplification characteristics of the two mixers, the IRR deteriorates to about 40 dB.
【０００６】図８は、ミキサの増幅特性ばらつきを軽減
するための従来技術としての直交ミキサ回路（国際会議
ISSCC93-TP9.4）である。この構成は、図７に示した従
来技術のギルバートセルミキサを２個結合し、ＲＦ信号
入力用のトランジスタのソース端子を結合したものであ
る。しかしながら、この構成では、ＲＦ信号入力用トラ
ンジスタの増幅率ばらつきを完全には除去できないため
に、ＩＦ−ＩとＩＦ−Ｑ間に信号振幅のずれが残存す
る。FIG. 8 shows a conventional quadrature mixer circuit (international conference) for reducing variation in amplification characteristics of a mixer.
ISSCC93-TP9.4). In this configuration, two conventional Gilbert cell mixers shown in FIG. 7 are connected, and the source terminals of transistors for inputting RF signals are connected. However, in this configuration, since the variation in the amplification factor of the RF signal input transistor cannot be completely removed, a difference in signal amplitude remains between IF-I and IF-Q.
【０００７】また、ＩＦ−ＩとＩＦ−Ｑとの間の信号振
幅のずれを完全に除去するために、図９に示すようにＲ
Ｆ信号入力用のトランジスタを共通化することも考えら
れる。しかしながら、この構成では２つの内部信号（Ｌ
Ｏ−ＩとＬＯ−Ｑ）間に位相差の９０度からのずれ（Δ
θＬＯ：ラジアン）が存在すると、内部信号間で干渉を
起こし、ＩＦ信号における位相のずれがＬＯ信号間の位
相のずれよりも悪化するという問題がある。例えば、ゲ
ート長０．２μｍのＣＭＯＳで図９の回路を構成した場
合、回路シミュレータＨＳＰＩＣＥの計算結果では ΔθＩＦ≒１.４ΔθＬＯ となり内部信号間に干渉がない図８の場合（ΔθＩＦ＝
ΔθＬＯ）に比べてＩＦ信号位相ずれが約３ｄＢ悪化す
る。[0007] Also, a signal swing between IF-I and IF-Q is provided.
In order to completely remove the width deviation, as shown in FIG.
It may be possible to use a common transistor for F signal input.
It is. However, in this configuration, two internal signals (L
O−I and LO−Q), the deviation of the phase difference from 90 degrees (Δ
θLO: Radian) causes interference between internal signals
The phase shift in the IF signal
There is a problem that it is worse than the phase shift. For example,
When the circuit of FIG. 9 is configured with a CMOS having a gate length of 0.2 μm
In the calculation result of the circuit simulator HSPICE,IF≒ 1.4ΔθLO 8 where there is no interference between the internal signals (ΔθIF=
ΔθLO), The IF signal phase shift deteriorates by about 3 dB.
You.
【０００８】本発明は、以上のような点に鑑みて、ＩＦ
信号の位相ずれを悪化させることなくミキサの増幅特性
ばらつきを除去することで、高精度にイメージ波抑圧を
行う受信機を提供することを目的とする。The present invention has been made in view of the above points, and
It is an object of the present invention to provide a receiver that performs high-accuracy image wave suppression by removing variations in the amplification characteristics of a mixer without deteriorating the phase shift of a signal.
【０００９】[0009]
【課題を解決するための手段】上記目的を達成するため
の第１の発明の直交ミキサ回路は、第１の差動乗算信号
を受容し１対の差動出力を提供する差動アンプと、第２
の差動乗算信号を受容する２対のトランジスタからなる
第１及び第２の差動トランジスタ対と、第２の差動乗算
信号と周波数が等しくかつ９０度位相の異なる第３の差
動乗算信号を受容する２対トランジスタからなる第３及
び第４の差動トランジスタ対と、電流源として動作する
第１及び第２のインピーダンス回路と、インピーダンス
値の相等しい第１及び第２及び第３及び第４の負荷イン
ピーダンスとを有し、第１及び第２の差動トランジスタ
対のドレイン端子がそれぞれ第１及び第２の負荷インピ
ーダンスを介して第１の電源電位に接続され、第３及び
第４の差動トランジスタ対のドレイン端子がそれぞれ第
３及び第４の負荷インピーダンスを介して第１の電源電
位に接続され、第１及び第３の差動トランジスタ対のソ
ース端子間が直結され、第２及び第４の差動トランジス
タ対のソース端子間が直結され、第１及び第３の差動ト
ランジスタ対のソース端子が第１のインピーダンス回路
を介して第２の電源電位に接続され、第２及び第４の差
動トランジスタ対のソース端子が第２のインピーダンス
回路を介して第２の電源電位に接続され、前記差動アン
プの差動出力を、前記第１の差動トランジスタ対と第１
のインピーダンス回路との結合点と前記第２の差動トラ
ンジスタ対と第２のインピーダンス回路との結合点とに
各々結合し、前記第１及び第２の負荷インピーダンスと
前記第１及び第２の差動トランジスタ対との結合点か
ら、前記第１の乗算信号と前記第２の乗算信号との積を
出力し、前記第３及び第４の負荷インピーダンスと前記
第３及び第４の差動トランジスタ対との結合点から、前
記第１の乗算信号と前記第３の乗算信号との積を出力す
るよう構成した。According to a first aspect of the present invention, there is provided a quadrature mixer circuit for receiving a first differential multiplied signal and providing a pair of differential outputs; Second
And a second differential transistor pair including two pairs of transistors for receiving the differential multiplied signal, and a third differential multiplied signal having the same frequency as that of the second differential multiplied signal and having a phase difference of 90 degrees. , A third and a fourth differential transistor pair comprising two pairs of transistors, a first and a second impedance circuit operating as a current source, and first, second, third and third impedances having the same impedance value. 4, the drain terminals of the first and second differential transistor pairs are connected to the first power supply potential via the first and second load impedances, respectively, and the third and fourth The drain terminals of the differential transistor pair are connected to the first power supply potential via the third and fourth load impedances, respectively, and the source terminals of the first and third differential transistor pairs are directly connected. The source terminals of the second and fourth differential transistor pairs are directly connected, and the source terminals of the first and third differential transistor pairs are connected to a second power supply potential via a first impedance circuit. , A source terminal of the second and fourth differential transistor pairs is connected to a second power supply potential via a second impedance circuit, and a differential output of the differential amplifier is supplied to the first differential transistor pair. And the first
And the second differential transistor pair and the second impedance circuit are respectively coupled to the first and second load impedances and the first and second load impedances. A product of the first multiplied signal and the second multiplied signal is output from a connection point with the moving transistor pair, and the third and fourth load impedances and the third and fourth differential transistor pairs are output. From the point of connection with, a product of the first multiplied signal and the third multiplied signal is output.
【００１０】上記目的を達成するための第２の発明の直
交ミキサ回路は、前記差動アンプが、前記第１の電源端
子と前記第２の電源端子の間に、直列挿入される、第１
の差動乗算信号を受容する差動トランジスタ対と電流源
として動作するインピーダンス回路とを有する。According to a second aspect of the present invention, there is provided a quadrature mixer circuit wherein the differential amplifier is inserted in series between the first power supply terminal and the second power supply terminal.
And a differential transistor pair for receiving the differential multiplied signal, and an impedance circuit operating as a current source.
【００１１】上記目的を達成するための第３の発明の直
交ミキサ回路は、前記インピーダンス回路が第１乗算信
号又は第２乗算信号の周波数にほぼ共振する、容量とイ
ンダクタの並列回路を有する並列共振回路である。According to a third aspect of the present invention, there is provided a quadrature mixer circuit having a parallel circuit of a capacitor and an inductor, wherein the impedance circuit substantially resonates at a frequency of the first multiplication signal or the second multiplication signal. Circuit.
【００１２】上記目的を達成するための第４の発明の直
交ミキサ回路は、前記インピーダンス回路がインダクタ
により構成される。According to a fourth aspect of the present invention, there is provided a quadrature mixer circuit, wherein the impedance circuit includes an inductor.
【００１３】上記目的を達成するための第５の発明の直
交ミキサ回路は、前記インピーダンス回路がゲート電位
が固定されたトランジスタにより構成される。According to a fifth aspect of the present invention, there is provided a quadrature mixer circuit, wherein the impedance circuit includes a transistor having a fixed gate potential.
【００１４】上記目的を達成するための第６の発明の複
素ミキサ回路は、第４の差動乗算信号を受容する４対の
トランジスタからなる第５及び第６及び第７及び第８の
差動トランジスタ対と、第４の差動乗算信号と周波数が
等しくかつ９０度位相の異なる第５の差動乗算信号を受
容する４対トランジスタからなる第９及び第１０及び第
１１及び第１２の差動トランジスタ対と、電流源として
動作する第３及び第４及び第５及び第６のインピーダン
ス回路と、インピーダンス値の相等しい第５及び第６及
び第７及び第８の負荷インピーダンスとを有し、第５及
び第６及び第１１及び第１２の差動トランジスタ対のド
レイン端子がそれぞれ第５及び第６の負荷インピーダン
スを介して第１の電源電位に接続され、第７及び第８及
び第９及び第１０の差動トランジスタ対のドレイン端子
がそれぞれ第７及び第８の負荷インピーダンスを介して
第１の電源電位に接続され、第５及び第７の差動トラン
ジスタ対のソース端子間が直結され、第６及び第８の差
動トランジスタ対のソース端子間が直結され、第９及び
第１１の差動トランジスタ対のソース端子間が直結さ
れ、第１０及び第１２の差動トランジスタ対のソース端
子間が直結され、第５及び第７の差動トランジスタ対の
ソース端子が第３のインピーダンス回路を介して第２の
電源電位に接続され、第６及び第８の差動トランジスタ
対のソース端子が第４のインピーダンス回路を介して第
２の電源電位に接続され、第９及び第１１の差動トラン
ジスタ対のソース端子が第５のインピーダンス回路を介
して第２の電源電位に接続され、第１０及び第１２の差
動トランジスタ対のソース端子が第６のインピーダンス
回路を介して第２の電源電位に接続され、第６の乗算信
号を、前記第５の差動トランジスタ対と第３のインピー
ダンス回路との結合点と前記第６の差動トランジスタ対
と第４のインピーダンス回路との結合点とに各々結合
し、第６の乗算信号と周波数が等しく位相が９０度異な
る第７の乗算信号を、前記第９の差動トランジスタ対と
第５のインピーダンス回路との結合点と前記第１０の差
動トランジスタ対と第６のインピーダンス回路との結合
点とに各々結合し、前記第５及び第６の負荷インピーダ
ンスと前記第５及び第６の差動トランジスタ対との結合
点から、前記第１の直交ミキサ回路出力と前記第４の乗
算信号との積を出力し、前記第７及び第８の負荷インピ
ーダンスと前記第７及び第８の差動トランジスタ対との
結合点から、前記第１の直交ミキサ回路出力と前記第５
の乗算信号との積を出力するよう構成した。According to a sixth aspect of the present invention, there is provided a complex mixer circuit comprising: a fifth differential circuit, a fourth differential transistor, a fourth differential transistor, a fourth differential transistor, and a fourth differential transistor. Ninth, tenth, eleventh, and twelfth differentials comprising a transistor pair and four pairs of transistors that receive a fifth differential multiplied signal having the same frequency as the fourth differential multiplied signal and a phase difference of 90 degrees A transistor pair, third, fourth, fifth, and sixth impedance circuits operating as current sources; and fifth, sixth, seventh, and eighth load impedances having equal impedance values. The drain terminals of the fifth, sixth, eleventh, and twelfth differential transistor pairs are connected to the first power supply potential via fifth and sixth load impedances, respectively, and the seventh, eighth, ninth, and ninth differential transistor pairs are connected. 10 The drain terminals of the differential transistor pair are connected to the first power supply potential via the seventh and eighth load impedances, respectively, and the source terminals of the fifth and seventh differential transistor pairs are directly connected. The source terminals of the eighth differential transistor pair are directly connected, the source terminals of the ninth and eleventh differential transistor pairs are directly connected, and the source terminals of the tenth and twelfth differential transistor pairs are directly connected. , The source terminals of the fifth and seventh differential transistor pairs are connected to a second power supply potential via a third impedance circuit, and the source terminals of the sixth and eighth differential transistor pairs are connected to a fourth impedance terminal. The source terminals of the ninth and eleventh differential transistor pairs are connected to the second power supply potential via a fifth impedance circuit; And a source terminal of the twelfth differential transistor pair is connected to a second power supply potential via a sixth impedance circuit, and a sixth multiplied signal is supplied to the fifth differential transistor pair and a third impedance circuit. And a seventh multiplied signal having the same frequency as the sixth multiplied signal and a phase difference of 90 degrees from the sixth multiplied signal pair and the fourth impedance circuit. The connection points of the ninth differential transistor pair and the fifth impedance circuit and the connection points of the tenth differential transistor pair and the sixth impedance circuit are respectively connected to the fifth and sixth impedance circuit. A product of the first quadrature mixer circuit output and the fourth multiplied signal is output from a connection point between the load impedance and the fifth and sixth differential transistor pairs, and the seventh and eighth loads are output. Impeder From the connection point between the first quadrature mixer circuit and the fifth
And outputs the product of the multiplied signal and.
【００１５】上記目的を達成するための第７の発明の複
素ミキサ回路は、第６の発明に記載のインピーダンス回
路が第４乗算信号又は第６乗算信号の周波数にほぼ共振
する、容量とインダクタの並列回路を有する並列共振回
路である。According to a seventh aspect of the present invention, there is provided a complex mixer circuit according to the seventh aspect, wherein the impedance circuit according to the sixth aspect resonates substantially at the frequency of the fourth multiplied signal or the sixth multiplied signal. It is a parallel resonance circuit having a parallel circuit.
【００１６】上記目的を達成するための第８の発明の複
素ミキサ回路は、第６の発明に記載のインピーダンス回
路がインダクタにより構成される。According to an eighth aspect of the present invention, there is provided a complex mixer circuit, wherein the impedance circuit according to the sixth aspect comprises an inductor.
【００１７】上記目的を達成するための第９の発明の複
素ミキサ回路は、第６の発明に記載のインピーダンス回
路がゲート電位が固定されたトランジスタにより構成さ
れる。According to a ninth aspect of the present invention, there is provided a complex mixer circuit comprising the impedance circuit according to the sixth aspect of the present invention, the transistor having a fixed gate potential.
【００１８】[0018]
【発明の実施の形態】図１は、本発明の第１の実施形態
の直交ミキサ回路である。FIG. 1 shows a quadrature mixer circuit according to a first embodiment of the present invention.
【００１９】本実施形態は、容量及びインダクタを並列
接続した共振回路(タンク回路)を電流源に用いている。
本実施形態は、特願平１１−２３８２７９に提示された
相補型ミキサ回路を２個結合し、かつＲＦ信号入力用の
差動アンプ及び２個のタンク回路を共通にしてＩＦ出力
信号間の振幅のずれを大幅に縮小するものである。In this embodiment, a resonance circuit (tank circuit) in which a capacitance and an inductor are connected in parallel is used as a current source.
In this embodiment, two complementary mixer circuits disclosed in Japanese Patent Application No. 11-238279 are combined, and a differential amplifier for inputting an RF signal and two tank circuits are commonly used. This greatly reduces the deviation.
【００２０】タンク回路は、その共振周波数近傍の信号
に対して大きなインピーダンスを示す。従って、交流
（ＡＣ）的にはタンク回路はオープンと考えても良い。
これにより、本実施形態は、図９に示したＲＦ入力トラ
ンジスタを共通にした直交ミキサ回路とＡＣモデル的に
は同一であり、ＲＦ信号の増幅を行うトランジスタが共
通のため、ＩＦ−Ｉ及びＩＦ−Ｑの間の信号振幅のずれ
を除去できる。The tank circuit shows a large impedance for signals near its resonance frequency. Therefore, the tank circuit may be considered open in terms of alternating current (AC).
Accordingly, the present embodiment is the same as the quadrature mixer circuit having the common RF input transistor shown in FIG. 9 in terms of the AC model, and has the same transistor for amplifying the RF signal. The deviation of the signal amplitude between −Q can be removed.
【００２１】また、本実施形態では、ＲＦ信号を入力す
る差動アンプと内部（ＬＯ）信号を入力するトランジス
タ対が直流（ＤＣ）的に切断されており、それぞれのＤ
Ｃバイアスを独立に設定できる。従って、ＩＦ信号にお
ける位相のずれがＬＯ信号間の位相ずれよりもさらに小
さくなるように、ＬＯ信号を入力するトランジスタのＤ
Ｃバイアスを設定することができる。即ち、本実施形態
では、ＬＯ信号間の干渉を利用してＬＯ信号における位
相ずれを補正することができる。例えばゲート長０．２
μｍのＣＭＯＳで図１の回路を構成した場合、ＬＯ信号
を入力するトランジスタのゲートＤＣバイアスとＩＦ信
号の位相ずれの関係は図２のようになる(回路シミュレ
ータＨＳＰＩＣＥの計算結果)。本図からＬＯ信号入力
用トランジスタのゲート／ソース間ＤＣバイアスをトラ
ンジスタの閾値（０．３Ｖ）近傍に設定することで位相
ずれは ΔθＩＦ＜０．８ΔθＬＯ となることがわかる。ＬＯ信号における位相ずれが本実
施形態の直交ミキサ回路により補正され、ＩＦ信号にお
ける位相ずれがＬＯ信号間に干渉が無い場合よりもさら
に２ｄＢ以上改善されることがわかる(図９の直交ミキ
サよりも５ｄＢ以上位相ずれが改善される)。In this embodiment, an RF signal is input.
Differential amplifier and transistor to input internal (LO) signal
Data pairs are disconnected in a direct current (DC) manner, and each D
The C bias can be set independently. Therefore, the IF signal
Phase shift between LO signals is even smaller
As shown in FIG.
C bias can be set. That is, the present embodiment
Then, the position in the LO signal is
The phase shift can be corrected. For example, gate length 0.2
When the circuit shown in FIG.
DC bias and IF signal
Figure 2 shows the relationship between the phase shifts of the signals (circuit simulation
Data HSPICE calculation result). LO signal input from this diagram
The gate / source DC bias of the transistor
Phase by setting it near the threshold value of the transistor (0.3V).
The deviation is ΔθIF<0.8ΔθLO It turns out that it becomes. The phase shift in the LO signal is
Corrected by the quadrature mixer circuit of the embodiment,
Phase shift is greater than when there is no interference between the LO signals.
It can be seen that this is improved by 2 dB or more (see the orthogonal mixer in FIG. 9).
The phase shift is improved by 5 dB or more as compared with the case of (b).
【００２２】図８に示した従来技術の直交ミキサ回路で
は、ＬＯ信号間の干渉を起こすことができない。また、
図９に示した直交ミキサ回路では、ＬＯ信号入力用トラ
ンジスタのゲート／ソース間ＤＣバイアスは、ＲＦ信号
入力用トランジスタを流れるＤＣ電流で決定され、トラ
ンジスタの閾値よりも約０．２Ｖ大きい値にバイアスさ
れる。従って、図８又は図９の直交ミキサ回路では、本
実施形態のような効果を発揮することはできない。The prior art quadrature mixer circuit shown in FIG. 8 cannot cause interference between LO signals. Also,
In the quadrature mixer circuit shown in FIG. 9, the DC bias between the gate and the source of the LO signal input transistor is determined by the DC current flowing through the RF signal input transistor, and the bias is set to about 0.2 V larger than the threshold value of the transistor. Is done. Therefore, the quadrature mixer circuit shown in FIG. 8 or FIG. 9 cannot exhibit the effect as in the present embodiment.
【００２３】図３は、本発明の第２の実施形態の直交ミ
キサ回路である。FIG. 3 shows a quadrature mixer circuit according to a second embodiment of the present invention.
【００２４】本実施形態は、第１の実施形態の直交ミキ
サ回路におけるＲＦ信号入力用の差動アンプをＰＭＯＳ
を用いて構成し、ＲＦ信号入力用トランジスタのドレイ
ン端子とＬＯ信号入力用トランジスタのソース端子を直
結したものである。本実施形態においても、ＲＦ信号入
力用トランジスタとＬＯ信号入力用トランジスタのＤＣ
バイアスを独立に設定できる。このため第１の実施形態
と同様の効果を持つ直交ミキサ回路を構成できる。In this embodiment, a differential amplifier for inputting an RF signal in the quadrature mixer circuit of the first embodiment is a PMOS amplifier.
And the drain terminal of the RF signal input transistor is directly connected to the source terminal of the LO signal input transistor. Also in the present embodiment, the DC of the RF signal input transistor and the LO signal input transistor
Bias can be set independently. Therefore, a quadrature mixer circuit having the same effect as that of the first embodiment can be configured.
【００２５】図４は、本発明の第３の実施形態の複素ミ
キサ回路である。FIG. 4 shows a complex mixer circuit according to a third embodiment of the present invention.
【００２６】本実施形態は、第１の実施形態の直交ミキ
サ回路を２個結合し、内部信号及び負荷インピーダンス
を共通化したものである。２つの直交ミキサ回路は、フ
ィルタ等によって生成された９０度位相の異なる２つの
ＲＦ信号と９０度位相の異なる２つのＬＯ信号との乗算
を行う。その乗算結果を、付加インピーダンスを共通に
することで一方を加算し、他方を減算した形でＩＦ出力
している。In the present embodiment, two quadrature mixer circuits of the first embodiment are connected to share an internal signal and a load impedance. The two quadrature mixer circuits perform multiplication of two RF signals having different phases by 90 degrees generated by a filter or the like and two LO signals having different phases by 90 degrees. The result of the multiplication is output as an IF by adding one and subtracting the other by making the additional impedance common.
【００２７】複素ミキサでは、ＲＦ信号の誤差成分とＬ
Ｏ信号の誤差成分の乗算分のみがＩＦ信号の誤差成分と
して出力されるため、ＩＦ信号の誤差成分を縮小するこ
とができる(CMOS Wireless Transceiver Design, Jan C
rols and Michiel Steyaert,Kluwer Academic Publishe
rs, p179)。また、本実施形態では、第１の実施形態と
同じ効果により、ＬＯ信号間の干渉を利用してＬＯ信号
における位相ずれを補正することができる。これにより
本実施形態の複素ミキサでは、大幅にＩＦ信号間のずれ
を縮小することができる。In the complex mixer, the error component of the RF signal and L
Since only the multiplication of the error component of the O signal is output as the error component of the IF signal, the error component of the IF signal can be reduced (CMOS Wireless Transceiver Design, Jan C
rols and Michiel Steyaert, Kluwer Academic Publishe
rs, p179). Further, in the present embodiment, the phase shift in the LO signal can be corrected by using the interference between the LO signals with the same effect as the first embodiment. As a result, in the complex mixer according to the present embodiment, the deviation between IF signals can be greatly reduced.
【００２８】本実施の形態では、ＲＦ信号入力用の差動
アンプを除去した構成となっているが、差動アンプを付
加した構成でも同じ効果を発揮できることはいうまでも
ない。In this embodiment, the configuration is such that the differential amplifier for inputting the RF signal is eliminated, but it is needless to say that the same effect can be exerted by the configuration in which the differential amplifier is added.
【００２９】また、本実施形態では、ＲＦ−Ｑ信号とＬ
Ｏ２−Ｑ信号との乗算結果を減算する構成としたが、図
５に示すようにＲＦ−Ｑ信号とＬＯ２−Ｉ信号との乗算
結果を減算する構成にしてもよい。Also, in this embodiment, the RF-Q signal and L
Although the configuration is such that the result of multiplication with the O2-Q signal is subtracted, the configuration may be such that the result of multiplication of the RF-Q signal and the LO2-I signal is subtracted as shown in FIG.
【００３０】以上説明した第１及び第２及び第３の実施
形態では、ＬＯ信号入力にＮＭＯＳトランジスタ対を用
いたが、ＰＭＯＳトランジスタ対をＬＯ入力に用いるこ
ともできる。即ち、第１又は第２又は第３の実施形態
の、全てのＮＭＯＳトランジスタをＰＭＯＳトランジス
タに置き換え、全てのＰＭＯＳトランジスタをＮＭＯＳ
トランジスタに置き換え、接地電位と電源電位の接続を
入れ替えれば、同様の直交ミキサ回路及び複素ミキサ回
路を構成できる。In the first, second, and third embodiments described above, the NMOS transistor pair is used for the LO signal input. However, a PMOS transistor pair can be used for the LO input. That is, in the first, second or third embodiment, all the NMOS transistors are replaced with PMOS transistors, and all the PMOS transistors are replaced with NMOS transistors.
Similar transistors and complex mixer circuits can be configured by replacing the transistors and the connections between the ground potential and the power supply potential.
【００３１】また、以上説明した第１及び第２及び第３
の実施の形態では、タンク回路を定電流源として用いた
が、タンク回路の代わりに高周波信号に対して高いイン
ピーダンスを示すインダクタンス値の大きなインダクタ
(ＲＦチョークコイル)、若しくは電流源として通常用い
られるゲート電位を固定したトランジスタ等を用いても
良い。Further, the first, second, and third described above
In the embodiment of the present invention, the tank circuit is used as a constant current source.
(RF choke coil) or a transistor having a fixed gate potential, which is generally used as a current source, may be used.
【００３２】[0032]
【発明の効果】従って、本発明による直交ミキサ回路及
び複素ミキサ回路によれば、ＬＯ信号における位相ずれ
を補正することでＩＦ信号の位相ずれを大幅に縮小し、
且つミキサの増幅特性ばらつきを大幅に軽減すること
で、高精度のイメージ抑圧を行う受信機を実現すること
ができる。Therefore, according to the quadrature mixer circuit and the complex mixer circuit according to the present invention, by correcting the phase shift in the LO signal, the phase shift of the IF signal is greatly reduced,
In addition, a receiver that performs highly accurate image suppression can be realized by greatly reducing the variation in the amplification characteristics of the mixer.
【図１】本発明の第１の実施形態の直交ミキサ回路の構
成図である。FIG. 1 is a configuration diagram of a quadrature mixer circuit according to a first embodiment of the present invention.
【図２】本発明の第１の実施形態による、直交ミキサ回
路のＤＣバイアスと位相ずれ補正効果との関係を、回路
シミュレータＨＳＰＩＣＥで計算した結果を示すグラフ
である。FIG. 2 is a graph showing a result of calculating a relationship between a DC bias of a quadrature mixer circuit and a phase shift correction effect by a circuit simulator HSPICE according to the first embodiment of the present invention.
【図３】本発明の第２の実施形態の直交ミキサ回路の構
成図である。FIG. 3 is a configuration diagram of a quadrature mixer circuit according to a second embodiment of the present invention.
【図４】本発明の第３の実施形態の第１の複素ミキサ回
路の構成図である。FIG. 4 is a configuration diagram of a first complex mixer circuit according to a third embodiment of the present invention.
【図５】本発明の第３の実施形態の第２の複素ミキサ回
路の構成図である。FIG. 5 is a configuration diagram of a second complex mixer circuit according to a third embodiment of the present invention.
【図６】従来のイメージ抑圧型受信機の構成図である。FIG. 6 is a configuration diagram of a conventional image suppression type receiver.
【図７】従来用いられていたギルバートセルミキサ回路
の構成図である。FIG. 7 is a configuration diagram of a Gilbert cell mixer circuit conventionally used.
【図８】従来の直交ミキサ回路の構成図である。FIG. 8 is a configuration diagram of a conventional quadrature mixer circuit.
【図９】ＲＦ入力用トランジスタを共通にした直交ミキ
サ回路構成図である。FIG. 9 is a configuration diagram of a quadrature mixer circuit using a common RF input transistor.
１ 差動アンプ ２ 差動トランジスタ対 ３ インピーダンス回路 ４ 負荷インピーダンス 1 Differential amplifier 2 Differential transistor pair 3 Impedance circuit 4 Load impedance
Claims (9)
出力を提供する差動アンプと、 第２の差動乗算信号を受容する２対のトランジスタから
なる第１及び第２の差動トランジスタ対と、 第２の差動乗算信号と周波数が等しくかつ９０度位相の
異なる第３の差動乗算信号を受容する２対トランジスタ
からなる第３及び第４の差動トランジスタ対と、 電流源として動作する第１及び第２のインピーダンス回
路と、 インピーダンス値の相等しい第１及び第２及び第３及び
第４の負荷インピーダンスとを有し、 第１及び第２の差動トランジスタ対のドレイン端子がそ
れぞれ第１及び第２の負荷インピーダンスを介して第１
の電源電位に接続され、 第３及び第４の差動トランジスタ対のドレイン端子がそ
れぞれ第３及び第４の負荷インピーダンスを介して第１
の電源電位に接続され、 第１及び第３の差動トランジスタ対のソース端子間が直
結され、 第２及び第４の差動トランジスタ対のソース端子間が直
結され、 第１及び第３の差動トランジスタ対のソース端子が第１
のインピーダンス回路を介して第２の電源電位に接続さ
れ、 第２及び第４の差動トランジスタ対のソース端子が第２
のインピーダンス回路を介して第２の電源電位に接続さ
れ、 前記差動アンプの差動出力を、前記第１の差動トランジ
スタ対と第１のインピーダンス回路との結合点と前記第
２の差動トランジスタ対と第２のインピーダンス回路と
の結合点とに各々結合し、 前記第１及び第２の負荷インピーダンスと前記第１及び
第２の差動トランジスタ対との結合点から、前記第１の
差動乗算信号と前記第２の差動乗算信号との積を出力
し、 前記第３及び第４の負荷インピーダンスと前記第３及び
第４の差動トランジスタ対との結合点から、前記第１の
差動乗算信号と前記第３の差動乗算信号との積を出力す
ることを特徴とする直交ミキサ回路。1. A differential amplifier for receiving a first differential multiplied signal and providing a pair of differential outputs, and a first and a second transistor comprising two pairs of transistors for receiving a second differential multiplied signal. And a third and fourth differential transistor pair comprising a pair of transistors for receiving a third differential multiplied signal having the same frequency as that of the second differential multiplied signal and having a phase difference of 90 degrees. A pair of first and second differential transistors having first and second impedance circuits operating as current sources, and first, second, third, and fourth load impedances having equal impedance values. Are connected to the first and second load impedances, respectively.
And the drain terminals of the third and fourth differential transistor pairs are connected via the third and fourth load impedances, respectively.
And the source terminals of the first and third differential transistor pairs are directly connected, the source terminals of the second and fourth differential transistor pairs are directly connected, and the first and third differences are provided. The source terminal of the active transistor pair is the first
And the source terminals of the second and fourth differential transistor pairs are connected to the second power supply potential via the second impedance circuit.
And the differential output of the differential amplifier is connected to a node between the first differential transistor pair and the first impedance circuit and the second differential circuit. The first difference between the first and second load impedances and the first and second differential transistor pairs, respectively coupled to a connection point between the transistor pair and a second impedance circuit. A product of a dynamic multiplication signal and the second differential multiplication signal is output. The first and second load impedances are coupled to the first and second differential transistor pairs from the coupling point of the first and second differential transistor pairs. A quadrature mixer circuit for outputting a product of a differential multiplication signal and the third differential multiplication signal.
と前記第２の電源端子の間に、直列挿入される、第１の
差動乗算信号を受容する差動トランジスタ対と電流源と
して動作するインピーダンス回路とを有することを特徴
とする請求項１に記載の直交ミサ回路。2. A differential transistor pair for receiving a first differential multiplication signal and a current source, wherein the differential amplifier is inserted in series between the first power supply terminal and the second power supply terminal. 2. The quadrature mass circuit according to claim 1, further comprising: an impedance circuit that operates as:
又は第２乗算信号の周波数にほぼ共振する、容量とイン
ダクタの並列回路を有する並列回路であることを特徴と
する請求項１に記載の直交ミキサ回路。3. The quadrature mixer according to claim 1, wherein the impedance circuit is a parallel circuit having a parallel circuit of a capacitor and an inductor that resonates substantially at a frequency of the first multiplication signal or the second multiplication signal. circuit.
より構成されることを特徴とする請求項１に記載の直交
ミキサ回路。4. The quadrature mixer circuit according to claim 1, wherein said impedance circuit comprises an inductor.
固定されたトランジスタにより構成されることを特徴と
する請求項１に記載の直交ミキサ回路。5. The quadrature mixer circuit according to claim 1, wherein said impedance circuit comprises a transistor having a fixed gate potential.
ランジスタからなる第５及び第６及び第７及び第８の差
動トランジスタ対と、 第４の差動乗算信号と周波数が等しくかつ９０度位相の
異なる第５の差動乗算信号を受容する４対トランジスタ
からなる第９及び第１０及び第１１及び第１２の差動ト
ランジスタ対と、 電流源として動作する第３及び第４及び第５及び第６の
インピーダンス回路と、 インピーダンス値の相等しい第５及び第６及び第７及び
第８の負荷インピーダンスとを有し、 第５及び第６及び第１１及び第１２の差動トランジスタ
対のドレイン端子がそれぞれ第５及び第６の負荷インピ
ーダンスを介して第１の電源電位に接続され、 第７及び第８及び第９及び第１０の差動トランジスタ対
のドレイン端子がそれぞれ第７及び第８の負荷インピー
ダンスを介して第１の電源電位に接続され、 第５及び第７の差動トランジスタ対のソース端子間が直
結され、 第６及び第８の差動トランジスタ対のソース端子間が直
結され、 第９及び第１１の差動トランジスタ対のソース端子間が
直結され、 第１０及び第１２の差動トランジスタ対のソース端子間
が直結され、 第５及び第７の差動トランジスタ対のソース端子が第３
のインピーダンス回路を介して第２の電源電位に接続さ
れ、 第６及び第８の差動トランジスタ対のソース端子が第４
のインピーダンス回路を介して第２の電源電位に接続さ
れ、 第９及び第１１の差動トランジスタ対のソース端子が第
５のインピーダンス回路を介して第２の電源電位に接続
され、 第１０及び第１２の差動トランジスタ対のソース端子が
第６のインピーダンス回路を介して第２の電源電位に接
続され、 第６の乗算信号を、前記第５の差動トランジスタ対と第
３のインピーダンス回路との結合点と前記第６の差動ト
ランジスタ対と第４のインピーダンス回路との結合点と
に各々結合し、 第６の乗算信号と周波数が等しく位相が９０度異なる第
７の乗算信号を、前記第９の差動トランジスタ対と第５
のインピーダンス回路との結合点と前記第１０の差動ト
ランジスタ対と第６のインピーダンス回路との結合点と
に各々結合し、 前記第５及び第６の負荷インピーダンスと前記第５及び
第６の差動トランジスタ対との結合点から、前記第１の
直交ミキサ回路出力と前記第４の乗算信号との積を出力
し、 前記第７及び第８の負荷インピーダンスと前記第７及び
第８の差動トランジスタ対との結合点から、前記第１の
直交ミキサ回路出力と前記第５の乗算信号との積を出力
することを特徴とする複素ミキサ回路。6. A fifth, sixth, seventh and eighth differential transistor pair comprising four pairs of transistors for receiving a fourth differential multiplied signal, the frequency of which is equal to that of the fourth differential multiplied signal. And ninth, tenth, eleventh, and twelfth differential transistor pairs each including four pairs of transistors that receive a fifth differential multiplication signal having a phase difference of 90 degrees, and third, fourth, and fourth pairs that operate as current sources. A fifth and a sixth impedance circuit having fifth and sixth and eleventh and eighth load impedances having equal impedance values; and a fifth, sixth, eleventh, and twelfth differential transistor pair. Are connected to the first power supply potential via fifth and sixth load impedances, respectively, and the drain terminals of the seventh, eighth, ninth, and tenth differential transistor pairs are respectively connected to the seventh and eighth differential transistor pairs. The first power supply potential is connected via an eighth load impedance, the source terminals of the fifth and seventh differential transistor pairs are directly connected, and the source terminals of the sixth and eighth differential transistor pairs are connected. The source terminals of the ninth and eleventh differential transistor pairs are directly connected, the source terminals of the tenth and twelfth differential transistor pairs are directly connected, and the fifth and seventh differential transistor pairs are directly connected. Source terminal is 3rd
And the source terminal of the sixth and eighth differential transistor pairs is connected to the fourth power supply potential via the fourth impedance circuit.
The source terminals of the ninth and eleventh differential transistor pairs are connected to the second power supply potential via a fifth impedance circuit, and the tenth and The source terminals of the twelve differential transistor pairs are connected to a second power supply potential via a sixth impedance circuit, and a sixth multiplied signal is transmitted between the fifth differential transistor pair and the third impedance circuit. A seventh multiplied signal having the same frequency as the sixth multiplied signal and having a phase difference of 90 degrees is coupled to the coupling point and the coupling point between the sixth differential transistor pair and the fourth impedance circuit, respectively. 9 differential transistor pairs and 5
And the fifth and sixth load impedances and the fifth and sixth differences, respectively, at the connection point with the impedance circuit of FIG. 1 and at the connection point of the tenth differential transistor pair with the sixth impedance circuit. A product of the first quadrature mixer circuit output and the fourth multiplication signal is output from a coupling point with the moving transistor pair, and the seventh and eighth load impedances and the seventh and eighth differentials are output. A complex mixer circuit which outputs a product of the output of the first quadrature mixer circuit and the fifth multiplication signal from a connection point with a transistor pair.
又は第６乗算信号の周波数にほぼ共振する、容量とイン
ダクタの並列回路を有する並列共振回路であることを特
徴とする請求項６に記載の複素ミキサ回路。7. The complex according to claim 6, wherein the impedance circuit is a parallel resonance circuit having a parallel circuit of a capacitor and an inductor, which resonates substantially at a frequency of the fourth multiplication signal or the sixth multiplication signal. Mixer circuit.
より構成されることを特徴とする請求項６に記載の複素
ミキサ回路。8. The complex mixer circuit according to claim 6, wherein said impedance circuit comprises an inductor.
固定されたトランジスタにより構成されることを特徴と
する請求項６に記載の複素ミキサ回路。9. The complex mixer circuit according to claim 6, wherein said impedance circuit is constituted by a transistor having a fixed gate potential.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000070318A JP2001257538A (en) | 2000-03-14 | 2000-03-14 | Orthogonal mixer circuit and complex mixer circuit |
| US09/799,035 US6871057B2 (en) | 2000-03-08 | 2001-03-06 | Mixer circuit |
| DE60120256T DE60120256T2 (en) | 2000-03-08 | 2001-03-07 | mixer circuit |
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Applications Claiming Priority (1)
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|---|---|---|---|
| JP2000070318A JP2001257538A (en) | 2000-03-14 | 2000-03-14 | Orthogonal mixer circuit and complex mixer circuit |
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| Publication Number | Publication Date |
|---|---|
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- 2000-03-14 JP JP2000070318A patent/JP2001257538A/en active Pending
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