JP2001257474A - Method of manufacturing wiring board - Google Patents
Method of manufacturing wiring boardInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、層間接続用の穴
をレーザにより形成する配線基板の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a wiring board in which holes for interlayer connection are formed by laser.
【０００２】[0002]
【従来の技術】近年、配線基板においては、その表裏面
や内部など、樹脂製の絶縁層（絶縁樹脂層）を介して複
数の導体層を積層することにより、配線密度を向上させ
ることが行われている。この種の配線基板においては、
配線の高密度化を進めるために微細パターンが必要とさ
れており、これに伴い、導体層相互間を接続（層間接
続）するためのビアホールの径も微小化が要求される。
ビアホールとは、穴の内面にメッキが施されて構成され
たものであるが、その径の微小化を図るため、穴の形成
にはレーザが用いられている。2. Description of the Related Art In recent years, in a wiring board, it has been practiced to improve the wiring density by laminating a plurality of conductor layers via a resin insulating layer (insulating resin layer) on the front and back surfaces and inside. Have been done. In this type of wiring board,
A fine pattern is required in order to increase the density of wiring, and accordingly, the diameter of a via hole for connecting between conductive layers (interlayer connection) is also required to be reduced.
The via hole is formed by plating the inner surface of the hole, and a laser is used to form the hole in order to reduce the diameter.
【０００３】[0003]
【発明が解決しようとする課題】絶縁樹脂層の穴あけに
レーザを用いる場合、レーザ照射を受けて蒸発した樹脂
の一部が、穴内に残留したり、穴の周辺部に飛散したり
して汚れ（スミア）となるので、これを除去する必要が
ある。このため従来より、例えば特開平５−２９１７２
７号公報に記載の様に、プラズマ処理を施すことにより
スミアを除去しようとする技術が提案されている。When a laser is used for drilling a hole in an insulating resin layer, a portion of the resin evaporated by the laser irradiation remains in the hole or scatters around the hole, resulting in contamination. (Smear), which must be removed. For this reason, conventionally, for example, Japanese Patent Application Laid-Open No. 5-29172
As described in Japanese Patent Application Publication No. 7, a technique for removing smear by performing a plasma treatment has been proposed.
【０００４】しかし、これだけでは特に穴の周辺のスミ
アを完全には除去できないことから、後のメッキ工程に
て穴周辺の絶縁樹脂層の表面に形成される導体層（メッ
キ層）に盛り上がり部分が生じてしまう。そのためビル
ドアップ法により配線基板の多層化を図ろうとしても、
この膨らみを生じた導体層の上にはビルドアップ層（ビ
ルドアップ法により積層される絶縁層および導体層をい
う）を良好に積層することが困難となる（延いては、配
線形成に支障が生じる）可能性がある。また、エッチン
グにより不要部分を除去して配線パターンを形成する
際、穴周辺のメッキ層を残すべくエッチングレジストで
覆おうとしても、その膨らみによってメッキ層とエッチ
ングレジストとの間に隙間が生じる可能性が高くなる。
その場合、当該隙間にエッチング液が侵入し、本来必要
である穴周辺のメッキ層までもがエッチング液に溶解さ
れることになり、断線不良が発生し易くなる。However, since the smear alone around the hole cannot be completely removed by this alone, a swelling portion is formed on a conductor layer (plated layer) formed on the surface of the insulating resin layer around the hole in a later plating step. Will happen. Therefore, even if you try to make the wiring board multilayer by the build-up method,
It becomes difficult to satisfactorily laminate a build-up layer (referred to as an insulating layer and a conductor layer laminated by a build-up method) on the swelled conductor layer (which may hinder wiring formation). May occur). In addition, when removing unnecessary parts by etching to form a wiring pattern, even if it is tried to cover with an etching resist to leave the plating layer around the hole, the swelling may cause a gap between the plating layer and the etching resist. Will be higher.
In this case, the etchant enters the gap, and even the plating layer around the hole, which is originally required, is dissolved in the etchant, and a disconnection failure easily occurs.
【０００５】そして、同様の問題が、表面に金属層が形
成された絶縁樹脂層に対して、金属層側から絶縁樹脂層
にレーザを照射することによって、穴を形成する場合に
も生じ得る。即ち、レーザにより設けられた穴の周辺に
おいては、金属層が反ることがあり、その結果、後のメ
ッキ工程にて穴周辺の金属層の表面に形成される導体層
（メッキ層）に膨らみが生じる可能性があるためであ
る。[0005] A similar problem may occur when a hole is formed by irradiating a laser to the insulating resin layer having a metal layer formed on the surface thereof from the metal layer side. That is, the metal layer may be warped around the hole provided by the laser, and as a result, the metal layer swells in the conductor layer (plated layer) formed on the surface of the metal layer around the hole in a later plating step. This is because there is a possibility of occurrence.
【０００６】本発明は、こうした問題を背景としてなさ
れたものであり、配線基板の製造方法において、層間接
続用の穴をレーザ照射により形成する場合であっても、
良好に配線パターンを形成可能とすることを目的とす
る。The present invention has been made in view of such a problem, and in a method of manufacturing a wiring board, even if a hole for interlayer connection is formed by laser irradiation,
An object of the present invention is to enable a favorable wiring pattern to be formed.
【０００７】[0007]
【課題を解決するための手段及び発明の効果】上記目的
を達成するため、請求項１の配線基板の製造方法におい
ては、穴開け工程において絶縁樹脂層にレーザにより穴
を形成し、その際に発生したスミアを除去して清浄にす
るためのスミア除去（クリーニング）処理を、除去処理
工程にて行う。レーザとしては、例えばＣＯ2レーザ、
ＹＡＧレーザ、エキシマレーザなどが考えられる。また
スミア除去処理としては、例えば、プラズマクリーニン
グや、硫酸法、クロム酸法、過マンガン酸カリウム法な
どのケミカルホールクリーニングなどが挙げられる。Means for Solving the Problems and Effects of the Invention In order to achieve the above object, in the method of manufacturing a wiring board according to claim 1, a hole is formed in an insulating resin layer by a laser in a hole making step. Smear removal (cleaning) processing for removing generated smears and cleaning the same is performed in a removal processing step. As a laser, for example, a CO 2 laser,
A YAG laser, an excimer laser and the like can be considered. Examples of the smear removal treatment include plasma cleaning and chemical hole cleaning such as a sulfuric acid method, a chromic acid method, and a potassium permanganate method.
【０００８】そして、スミア除去工程後のメッキ工程に
おいて、絶縁樹脂層の表面にメッキ層を形成すると共
に、穴の内面にメッキを施し、研磨工程において、メッ
キ層の表面を研磨する。メッキ層表面の研磨は、機械的
な研磨（機械研磨）にて行われるものである。機械研磨
としては、例えばバフ研磨、ベルトサンダなどが考えら
れる。Then, in the plating step after the smear removing step, a plating layer is formed on the surface of the insulating resin layer, and the inner surface of the hole is plated. In the polishing step, the surface of the plating layer is polished. Polishing of the plating layer surface is performed by mechanical polishing (mechanical polishing). As the mechanical polishing, for example, buff polishing, belt sander and the like can be considered.
【０００９】即ち、請求項１の製造方法では、メッキ層
の形成後、このメッキ層の表面を研磨することから、仮
に、穴の周囲の絶縁樹脂層表面に残ったスミアによりメ
ッキ層に盛り上がりが生じても、その部分を平坦化する
ことができる。従って、この上へのビルドアップ層の形
成、即ち上層としての配線パターンの形成を支障なく行
うことができる。また、エッチングレジストを隙間なく
メッキ層に密着させることができることとなり、エッチ
ングレジストとメッキ層との間へのエッチング液の侵入
を防止して、配線の断線不良を防止することができる。That is, in the manufacturing method according to the first aspect, since the surface of the plating layer is polished after the formation of the plating layer, the swelling of the plating layer is caused by smear remaining on the surface of the insulating resin layer around the hole. Even if it occurs, that part can be flattened. Therefore, formation of the build-up layer thereon, that is, formation of the wiring pattern as the upper layer can be performed without any trouble. In addition, the etching resist can be brought into close contact with the plating layer without any gap, so that the intrusion of the etching solution between the etching resist and the plating layer can be prevented, and the disconnection failure of the wiring can be prevented.
【００１０】なお、上記の目的を達成するには、メッキ
工程の前に絶縁樹脂層を研磨することにより、穴周辺に
付着したスミアを絶縁樹脂層の樹脂と共に除去すること
も考えられる。しかし、そうすると、研磨により生じた
削り屑（即ち樹脂とスミアとが混在した有機物）が穴の
内面を汚し、メッキ工程において穴の内面に良好にメッ
キを施すことが困難となり、正常なビアホールを形成で
きなくなる。これに対して請求項１の方法によれば、メ
ッキ層の形成前には研磨を行わないことから、そうした
問題が発生しないので好ましいといえる。[0010] In order to achieve the above object, it is conceivable to remove the smear adhering around the hole together with the resin of the insulating resin layer by polishing the insulating resin layer before the plating step. However, when doing so, shavings generated by the polishing (that is, organic substances in which resin and smear are mixed) contaminate the inner surface of the hole, making it difficult to perform good plating on the inner surface of the hole in the plating process, and forming a normal via hole. become unable. On the other hand, according to the method of the first aspect, since no polishing is performed before the formation of the plating layer, such a problem does not occur, which is preferable.
【００１１】また、メッキ層表面を研磨するという思想
は、請求項２に記載の様に、絶縁樹脂層の表面に金属層
が積層されており、穴開け工程が、この絶縁樹脂層に金
属層側からレーザを照射することにより穴を形成する場
合にも適用することができる。この場合、メッキ工程
は、金属層の上にメッキ層を形成すると共に、穴の内面
にメッキを施すものであるが、研磨工程において、メッ
キ層の表面を研磨するので、請求項１記載の発明と同様
の効果を得ることができる。さらに、穴の周辺の金属層
の端に反りがあって、メッキ層が膨らむが、研磨によっ
てこの膨らみが除去されるため、特によい。Further, the idea of polishing the surface of the plating layer is that a metal layer is laminated on the surface of the insulating resin layer, and the hole forming step is performed by adding a metal layer to the insulating resin layer. The present invention can also be applied to a case where a hole is formed by irradiating a laser from the side. In this case, in the plating step, the plating layer is formed on the metal layer and plating is performed on the inner surface of the hole. In the polishing step, the surface of the plating layer is polished. The same effect as described above can be obtained. Further, the edge of the metal layer around the hole is warped, and the plating layer swells. This swelling is removed by polishing, which is particularly preferable.
【００１２】そして請求項１の発明や請求項２の発明
は、請求項３に記載の様に、メッキ工程が、穴の内面に
メッキを施すことにより、穴に導体（本明細書では「メ
ッキ導体」という）を充填するものである場合に適用す
ると、新たな効果を発揮する。即ち、穴にメッキ導体を
充填することによりいわゆるフィルドビアを構成する場
合には、絶縁樹脂層の表面（請求項１の場合）や金属層
の表面（請求項２の場合）には、メッキ層が比較的厚く
形成されることとなる。従ってそのままでは、後のエッ
チング（例えば後述の請求項６参照）にて、このメッキ
層の不要部分を除去する際に、幅方向のエッチング深さ
が深くなりパターンの精度が低くなる可能性がある。こ
れに対して、研磨工程によりメッキ層を研磨すれば、そ
の厚さを薄くすることができるので、パターン精度の低
下といった問題を解決することができる。According to the first and second aspects of the present invention, as described in the third aspect, the plating step includes plating the inner surface of the hole, thereby forming a conductor (in this specification, “plating”). A new effect is exhibited when applied to the case where the conductor is filled. That is, when a so-called filled via is formed by filling a hole with a plating conductor, the plating layer is formed on the surface of the insulating resin layer (in the case of claim 1) or the surface of the metal layer (in the case of claim 2). It will be formed relatively thick. Therefore, as it is, when the unnecessary portion of the plating layer is removed in the subsequent etching (for example, refer to claim 6 described later), the etching depth in the width direction may become deep and the accuracy of the pattern may be reduced. . On the other hand, if the plating layer is polished in the polishing step, the thickness can be reduced, so that the problem of a decrease in pattern accuracy can be solved.
【００１３】そして、研磨工程によりメッキ層の表面
（請求項３のフィルドビアの上部表面を含む）が平坦化
されるので、請求項４の様に穴（即ちメッキ導体）の直
上にビアホールを形成しようとする場合には、精度良く
ビアホールを形成できるという効果を奏する。ビアホー
ルの直上に更にビアホールを形成すると配線の短縮化、
延いては配線密度の高度化を図ることができるが、メッ
キ層の表面を研磨して平坦化することにより、配線密度
の高度化をより確実に図ることができるのである。Since the surface of the plating layer (including the upper surface of the filled via of claim 3) is flattened by the polishing process, a via hole is formed immediately above the hole (ie, the plated conductor) as in claim 4. In this case, there is an effect that a via hole can be formed with high accuracy. Forming a via hole directly above the via hole shortens the wiring,
As a result, the wiring density can be improved, but by polishing and flattening the surface of the plating layer, the wiring density can be more reliably improved.
【００１４】なお、請求項５記載の様に、メッキ工程に
先立って、配線パターンを形成すべき領域の周囲にメッ
キレジストを形成する工程を有し、メッキ工程において
は、そのメッキレジストに囲まれた領域（即ち、配線パ
ターンを形成すべき領域）にメッキ層を形成するものと
して、上記発明（請求項１〜４）を構成することができ
る。According to a fifth aspect of the present invention, prior to the plating step, a step of forming a plating resist around a region where a wiring pattern is to be formed is provided. The above inventions (Claims 1 to 4) can be configured so that a plating layer is formed in a region where a wiring pattern is to be formed (that is, a region where a wiring pattern is to be formed).
【００１５】また、以上の発明（請求項１〜４）は、請
求項６記載の様に、研磨工程にて研磨されたメッキ層の
表面にエッチングレジストを形成し、その後、エッチン
グで該メッキ層の不要部分を除去することにより、配線
パターンを形成する工程を有するものとしても構成する
ことができる。Further, in the above inventions (claims 1 to 4), an etching resist is formed on the surface of the plated layer polished in the polishing step, and thereafter, the plated layer is etched. By removing unnecessary portions, a structure having a step of forming a wiring pattern can be configured.
【００１６】[0016]
【発明の実施の形態】以下に、本発明の実施例を図面と
共に説明する。図１は、第１実施例としての製造方法を
一部に使用して構成される配線基板１の内部構造を示す
図である。図１に示すように、この配線基板１において
は、ガラス−エポキシ樹脂複合材料製の絶縁性基板であ
る配線基板本体３の表裏の両面（第１主面３ａ及び第２
主面３ｂ）に、第１導体層５ａ，５ｂが形成されてい
る。第１導体層５ａ，５ｂは、配線基板本体３に銅箔が
加熱・加圧により密着された層７ａ，７ｂと、その上に
銅メッキにより積層された層９ａ，９ｂから形成されて
いる。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a diagram showing an internal structure of a wiring board 1 configured by partially using the manufacturing method as the first embodiment. As shown in FIG. 1, in this wiring board 1, both front and back surfaces (a first main surface 3 a and a second main surface 3 a) of a wiring board main body 3 which is an insulating substrate made of a glass-epoxy resin composite material.
The first conductor layers 5a and 5b are formed on the main surface 3b). The first conductor layers 5a and 5b are formed of layers 7a and 7b in which copper foil is adhered to the wiring board main body 3 by heating and pressing, and layers 9a and 9b laminated thereon by copper plating.
【００１７】配線基板本体３には、両主面３ａ，３ｂの
一方から他方に貫通する貫通穴１１ａの内面にメッキ１
１ｂが施されることによりスルーホール１１が形成され
ている。このスルーホール１１により、第１主面３ａ上
の第１導体層５ａと第２主面３ｂ上の第１導体層５ｂと
は相互に接続されている。なお、スルーホール１１の内
部には樹脂が充填されている。The wiring board body 3 has plating 1 on the inner surface of a through hole 11a penetrating from one of the main surfaces 3a, 3b to the other.
By applying 1b, a through hole 11 is formed. Through this through hole 11, first conductor layer 5a on first main surface 3a and first conductor layer 5b on second main surface 3b are connected to each other. The inside of the through hole 11 is filled with resin.
【００１８】そして第１導体層５ａ，５ｂの上には、例
えばエポキシ樹脂や、フッ素樹脂などの、樹脂製の第１
層間絶縁層１３ａ，１３ｂが積層され、更に、第１層間
絶縁層１３ａ，１３ｂの上には、第２導体層１５ａ，１
５ｂが形成されている。即ち、この第１導体層５ａ（５
ｂ）と第２導体層１５ａ（１５ｂ）とは、第１層間絶縁
層１３ａ（１３ｂ）を間に挟んで積層されている。また
第１導体層５ａ（５ｂ）と第２導体層１５ａ（１５ｂ）
とは、第１層間絶縁層１３ａ（１３ｂ）に形成された第
１フィルドビア１７ａ（１７ｂ）により接続されてい
る。この第１フィルドビア１７ａ（１７ｂ）に充填され
たメッキ導体は、請求項の「穴に充填された導体」に相
当する。On the first conductor layers 5a and 5b, a first resin layer made of a resin such as an epoxy resin or a fluororesin is used.
The interlayer insulating layers 13a and 13b are stacked, and the second conductive layers 15a and 1b are formed on the first interlayer insulating layers 13a and 13b.
5b are formed. That is, the first conductor layer 5a (5
b) and the second conductor layer 15a (15b) are stacked with the first interlayer insulating layer 13a (13b) interposed therebetween. The first conductor layer 5a (5b) and the second conductor layer 15a (15b)
Are connected by the first filled vias 17a (17b) formed in the first interlayer insulating layer 13a (13b). The plated conductor filled in the first filled vias 17a (17b) corresponds to a “conductor filled in a hole” in the claims.
【００１９】そして第２導体層１５ａ，１５ｂの上には
更に、樹脂製の第２層間絶縁層１９ａ，１９ｂが積層さ
れている。この内、第１主面３ａ側の第２層間絶縁層１
９ａの上には、ＩＣチップなどの電子部品を配線基板１
に実装するためのフリップチップパッド２１が多数形成
され、各フリップチップパッド２１上には、高温はんだ
から成る略半球状のフリップチップバンプ２２が形成さ
れている。なお第１主面３ａ側の第２層間絶縁層１９ａ
上において、フリップチップパッド２１の周囲には、半
田の流出を防ぐためのソルダレジスト層２３ａが形成さ
れている。On the second conductor layers 15a and 15b, second interlayer insulating layers 19a and 19b made of resin are further laminated. Among them, the second interlayer insulating layer 1 on the first main surface 3a side
An electronic component such as an IC chip is mounted on the wiring board 1 on the substrate 9a.
A large number of flip chip pads 21 for mounting on a chip are formed, and on each flip chip pad 21, a substantially hemispherical flip chip bump 22 made of high-temperature solder is formed. The second interlayer insulating layer 19a on the first main surface 3a side
Above, a solder resist layer 23a for preventing the outflow of solder is formed around the flip chip pad 21.
【００２０】一方、第２主面３ｂ側の第２層間絶縁層１
９ｂの上には、マザーボードなどの他の配線基板の配線
と、当該配線基板１の配線と接続するためのＬＧＡパッ
ド２５が多数形成されている。そして、第２主面３ｂ側
の第２層間絶縁層１９ｂ上において、ＬＧＡパッド２５
の周囲にもソルダレジスト層２３ｂが形成されている。On the other hand, the second interlayer insulating layer 1 on the second main surface 3b side
On the 9b, a large number of LGA pads 25 for connecting to the wiring of another wiring board such as a motherboard and the wiring of the wiring board 1 are formed. Then, on the second interlayer insulating layer 19b on the second main surface 3b side, the LGA pad 25
A solder resist layer 23b is also formed around.
【００２１】なお、第１主面３ａ側において第２導体層
１５ａとフリップチップパッド２１とは、第２層間絶縁
層１９ａに形成された第２フィルドビア２７ａにより互
いに接続されている。そして、第２主面３ｂ側におい
て、第２導体層１５ｂとＬＧＡパッド２５とは、第２層
間絶縁層１９ｂに形成された第２フィルドビア２７ｂを
介して互いに接続されている。この様に層間接続に第１
フィルドビア１７ａ，１７ｂや第２フィルドビア２７
ａ，２７ｂを用いることで、配線基板１のおもて面とう
ら面とを（即ち、フリップチップパッド２１とＬＧＡパ
ッド２５とを）一直線で結ぶスタックトビアを形成でき
る。そのため、配線基板１内の配線長が短くなり、配線
の高密度化や、電気的特性の向上を図ることができる。The second conductor layer 15a and the flip chip pad 21 are connected to each other on the first main surface 3a side by a second filled via 27a formed in the second interlayer insulating layer 19a. On the second main surface 3b side, the second conductor layer 15b and the LGA pad 25 are connected to each other via a second filled via 27b formed in the second interlayer insulating layer 19b. In this way, the first layer connection
Filled vias 17a, 17b and second filled via 27
By using a and 27b, a stacked via that connects the front surface and the back surface of the wiring board 1 (that is, the flip chip pad 21 and the LGA pad 25) in a straight line can be formed. Therefore, the wiring length in the wiring board 1 is shortened, and the density of the wiring can be increased and the electrical characteristics can be improved.
【００２２】上記の第１フィルドビア１７ａ，１７ｂ、
第２フィルドビア２７ａ，２７ｂ、第２導体層１５ａ，
１５ｂ、フリップチップパッド２１、ＬＧＡパッド２５
は、本発明の方法により形成される。以下ではその一例
として、図２に示す様に、第１主面３ａ側の第１層間絶
縁層１３ａに第１フィルドビア１７ａを形成すると共
に、第１層間絶縁層１３ａの上に第２導体層１５ａを形
成する場合について説明する。なお図２は、スルーホー
ル１１の上部付近を拡大して示している。The above-mentioned first filled vias 17a, 17b,
The second filled vias 27a and 27b, the second conductor layer 15a,
15b, flip chip pad 21, LGA pad 25
Is formed by the method of the present invention. In the following, as an example, as shown in FIG. 2, a first filled via 17a is formed in the first interlayer insulating layer 13a on the first main surface 3a side, and a second conductor layer 15a is formed on the first interlayer insulating layer 13a. Will be described. FIG. 2 shows the vicinity of the upper portion of the through hole 11 in an enlarged manner.
【００２３】図２（ａ）に示す様に、第１導体層５ａ上
に第１層間絶縁層１３ａを積層し、この第１層間絶縁層
１３ａにレーザ（本実施例ではＣＯ2レーザ）を照射す
る。レーザ照射により、図２（ｂ）に示す様に、第１層
間絶縁層１３ａに穴３０が形成される。第１層間絶縁層
１３ａの内のレーザが照射される部分は、第１導体層５
ａを覆っている部分であり、穴３０が形成されると、穴
３０の内部からは第１導体層５ａが露出される。なお、
これが請求項の「穴開け工程」に相当する。As shown in FIG. 2A, a first interlayer insulating layer 13a is laminated on the first conductor layer 5a, and the first interlayer insulating layer 13a is irradiated with a laser (CO 2 laser in this embodiment). I do. By laser irradiation, holes 30 are formed in the first interlayer insulating layer 13a as shown in FIG. The portion of the first interlayer insulating layer 13a irradiated with the laser is the first conductor layer 5
When the hole 30 is formed, the first conductor layer 5a is exposed from the inside of the hole 30. In addition,
This corresponds to a “drilling step” in the claims.
【００２４】第１層間絶縁層１３ａは樹脂からなるもの
であり、レーザが照射された部分の樹脂が蒸発すること
により穴３０ができるのであるが、その樹脂の一部が穴
３０の内面（側面および底面）や穴３０の周辺に、スミ
ア３２として残留する。そこでスミア３２を除去するた
めのスミア除去処理として、周知のプラズマクリーニン
グ処理（本実施例では、Ｏ2、ＣＦ4のプラズマを使用）
を行う。これにより、図２（ｃ）に示す様に、穴３０の
内部のスミア３２はほぼ除去することができる。なお、
これが請求項の「除去処理工程」に相当する。The first interlayer insulating layer 13a is made of a resin, and a hole 30 is formed by evaporating the resin in a portion irradiated with the laser. A part of the resin is formed on the inner surface (side surface) of the hole 30. Around the bottom 30) and the hole 30 as a smear 32. Therefore, as a smear removing process for removing the smear 32, a well-known plasma cleaning process (in the present embodiment, O 2 and CF 4 plasma is used).
I do. Thereby, as shown in FIG. 2C, the smear 32 inside the hole 30 can be almost removed. In addition,
This corresponds to a "removal process step" in the claims.
【００２５】次に図２（ｄ）に示す様に、穴３０の周辺
など、配線パターンを形成すべき領域の周囲にメッキレ
ジスト３４を形成する。この工程は、請求項における
「配線パターンを形成すべき領域の周囲にメッキレジス
トを形成する工程」である。そして、メッキレジスト３
４で包囲された領域（穴３０の内部および穴３０の周囲
を含む）に無電解メッキおよび電解メッキを施す。これ
により、図２（ｅ）に示す如く第２導体層１５ａ（請求
項の「メッキ層」に相当する）を形成すると共に、穴３
０の内部にメッキ導体を充填して第１フィルドビア１７
ａを形成する。この工程は、請求項の「メッキ工程」に
相当する。Next, as shown in FIG. 2D, a plating resist 34 is formed around a region where a wiring pattern is to be formed, such as around the hole 30. This step is a “step of forming a plating resist around a region where a wiring pattern is to be formed” in the claims. And plating resist 3
Electroless plating and electrolytic plating are applied to the region surrounded by 4 (including the inside of the hole 30 and the periphery of the hole 30). As a result, as shown in FIG. 2E, the second conductor layer 15a (corresponding to the "plating layer" in the claims) is formed, and the holes 3 are formed.
0 is filled with a plated conductor to form a first filled via 17.
a is formed. This step corresponds to a “plating step” in the claims.
【００２６】ところで、プラズマクリーニング処理にお
いては、穴３０の周辺に付着したスミア３２を完全には
除去し難いため、図２（ｃ）に示す如く、スミア３２の
一部が第１層間絶縁層１３ａの表面に残留している。そ
のため第１層間絶縁層１３ａの表面に形成された第２導
体層１５ａの一部には、図２（ｅ）に示すような盛り上
がり部分３６ができてしまう。In the plasma cleaning process, since it is difficult to completely remove the smear 32 attached to the periphery of the hole 30, a part of the smear 32 is partially removed from the first interlayer insulating layer 13a as shown in FIG. Remains on the surface. Therefore, a swelling portion 36 as shown in FIG. 2E is formed on a part of the second conductor layer 15a formed on the surface of the first interlayer insulating layer 13a.
【００２７】そこで、図２（ｆ）の様にメッキレジスト
３４を取り除いた後、第２導体層１５ａの表面を機械研
磨（バフ研磨）することにより、図２（ｇ）に示す如く
第２導体層１５ａの表面を平坦化して、盛り上がり部分
３６を除去する。なお、これは請求項の「研磨工程」に
相当する。Then, after the plating resist 34 is removed as shown in FIG. 2 (f), the surface of the second conductor layer 15a is mechanically polished (buff polished) so that the second conductor layer 15a as shown in FIG. The surface of the layer 15a is flattened, and the raised portion 36 is removed. This corresponds to the “polishing step” in the claims.
【００２８】以上の様にして、第１フィルドビア１７ａ
および第２導体層１５ａが形成されるが、第２層間絶縁
層１９ａを第２導体層１５ａの上に積層すれば、以降
は、図２と共に説明したのと同様の手順にて、第２フィ
ルドビア２７ａおよびフリップチップパッド２１を形成
することができる。また、第２主面３ｂ側においても同
様である。なお、第２フィルドビア２７ａ，２７ｂの一
部は、第１フィルドビア１７ａ，１７ｂの真上に形成さ
れる。As described above, the first filled via 17a
And a second conductor layer 15a are formed. If the second interlayer insulating layer 19a is laminated on the second conductor layer 15a, the second filled via is thereafter formed in the same procedure as described with reference to FIG. 27a and the flip chip pad 21 can be formed. The same applies to the second main surface 3b side. Note that a part of the second filled vias 27a, 27b is formed directly above the first filled vias 17a, 17b.
【００２９】以上説明した本実施例の製造方法によれ
ば、以下の効果を奏する。 （１）第２導体層１５ａ，１５ｂ、フリップチップパッ
ド２１、ＬＧＡパッド２５のメッキによる形成後、それ
らの表面を研磨することから、ビルドアップ層の形成や
第２フィルドビア２７ａ，２７ｂなどの形成（即ち配線
パターンの形成）を支障なく行うことができる。According to the manufacturing method of this embodiment described above, the following effects can be obtained. (1) Since the surfaces of the second conductor layers 15a and 15b, the flip chip pads 21 and the LGA pads 25 are polished after being formed by plating, the formation of the build-up layers and the formation of the second filled vias 27a and 27b ( That is, the formation of the wiring pattern) can be performed without any trouble.
【００３０】（２）第１フィルドビア１７ａ，１７ｂの
直上に更に第２フィルドビア２７ａ，２７ｂの一部を形
成することから、配線密度の高度化、電気的特性の向上
を図ることができる。次に、本発明の製造方法の第２実
施例を説明する。(2) Since a part of the second filled vias 27a and 27b is further formed immediately above the first filled vias 17a and 17b, it is possible to increase the wiring density and improve the electrical characteristics. Next, a second embodiment of the manufacturing method of the present invention will be described.
【００３１】上記第１実施例では、第１層間絶縁層１３
ａなどの「絶縁樹脂層」の表面に「金属層」がないもの
として説明したが、以下では第２実施例として、「絶縁
樹脂層」の表面に「金属層」が形成されている場合につ
いて、図３と共に説明する。なお、第２実施例の方法に
より構成する配線基板１の構造については、第１実施例
と同様であるので、その説明を省略する。In the first embodiment, the first interlayer insulating layer 13
Although the description has been made assuming that there is no “metal layer” on the surface of the “insulating resin layer” such as “a”, the following describes a second embodiment in which the “metal layer” is formed on the surface of the “insulating resin layer”. , FIG. Note that the structure of the wiring board 1 formed by the method of the second embodiment is the same as that of the first embodiment, and a description thereof will be omitted.
【００３２】図３は、第１主面３ａ側の第１層間絶縁層
１３ａに第１フィルドビア１７ａを形成すると共に、第
１層間絶縁層１３ａの上に第２導体層１５ａを形成する
様子を示す図である。なお図３は、図２と同様にスルー
ホール１１の上部付近を拡大して示している。FIG. 3 shows a state in which a first filled via 17a is formed in the first interlayer insulating layer 13a on the first main surface 3a side, and a second conductor layer 15a is formed on the first interlayer insulating layer 13a. FIG. FIG. 3 is an enlarged view of the vicinity of the upper portion of the through hole 11 as in FIG.
【００３３】まず、図３（ａ）に示す様に、第１導体層
５ａ上に第１層間絶縁層１３ａを積層し、更に、その上
に銅箔３８（請求項の「金属層」に相当する）を積層す
る。そして、図３（ｂ）に示す様に、ビアを形成すべき
部分の銅箔をエッチングにより除去し、その領域の第１
層間絶縁層１３ａにレーザ（本実施例ではＣＯ2レー
ザ）を照射する。First, as shown in FIG. 3A, a first interlayer insulating layer 13a is laminated on a first conductor layer 5a, and a copper foil 38 (corresponding to a "metal layer" in the claims) is further formed thereon. Are laminated. Then, as shown in FIG. 3B, the copper foil in the portion where the via is to be formed is removed by etching, and the first portion of the region is removed.
The interlayer insulating layer 13a is irradiated with a laser (CO 2 laser in this embodiment).
【００３４】レーザ照射により、図３（ｃ）に示す様
に、第１層間絶縁層１３ａに穴４０が形成される。第１
層間絶縁層１３ａの内のレーザが照射される部分は、第
１導体層５ａを覆っている部分であり、穴４０が形成さ
れると、穴４０の内部からは第１導体層５ａが露出され
る。なお、これは請求項の「穴開け工程」に相当する。By laser irradiation, holes 40 are formed in the first interlayer insulating layer 13a as shown in FIG. First
The portion of the interlayer insulating layer 13a irradiated with the laser is a portion covering the first conductor layer 5a. When the hole 40 is formed, the first conductor layer 5a is exposed from the inside of the hole 40. You. This corresponds to the “drilling step” in the claims.
【００３５】第１実施例と同様に、蒸発した樹脂の一部
が穴４０の内面（側面および底面）や穴４０の周辺に、
スミア４２として残留するので、スミア４２を除去する
ために第１実施例と同様のプラズマクリーニング処理を
行う。これにより、図３（ｄ）に示す様に、穴４０の内
部等のスミア４２はほぼ除去することができる。なお、
これが請求項の「除去処理工程」に相当する。As in the first embodiment, a part of the evaporated resin is formed on the inner surface (side surface and bottom surface) of the hole 40 and around the hole 40.
Since it remains as smear 42, the same plasma cleaning process as in the first embodiment is performed to remove smear 42. Thereby, as shown in FIG. 3D, the smear 42 inside the hole 40 or the like can be almost removed. In addition,
This corresponds to a "removal process step" in the claims.
【００３６】次に図３（ｅ）に示す様に、穴４０の内面
および銅箔３８の表面に無電解メッキおよび電解メッキ
を施すことにより、銅箔３８の上に「メッキ層」を形成
して第２導体層１５ａを構成すると共に、穴４０の内部
にメッキ導体を充填して第１フィルドビア１７ａを構成
する。この工程は、請求項の「メッキ工程」に相当す
る。Next, as shown in FIG. 3E, a “plating layer” is formed on the copper foil 38 by subjecting the inner surface of the hole 40 and the surface of the copper foil 38 to electroless plating and electrolytic plating. To form the second conductor layer 15a, and fill the inside of the hole 40 with a plated conductor to form the first filled via 17a. This step corresponds to a “plating step” in the claims.
【００３７】ところでレーザによる穴開けにより、図３
（ｃ），（ｄ）に示す如く穴４０の周辺部分の銅箔３８
に反り部分４４が生じており、そのため、銅箔３８の上
に形成された第２導体層１５ａの一部には、図３（ｅ）
に示すような盛り上がり部分４６ができてしまう。By the way, by laser drilling, FIG.
(C), the copper foil 38 around the hole 40 as shown in FIG.
3 (e), a part of the second conductor layer 15a formed on the copper foil 38 is formed.
The raised portion 46 shown in FIG.
【００３８】そこで、図３（ｆ）の様に、第２導体層１
５ａの表面を機械研磨（バフ研磨）することにより、第
２導体層１５ａの表面を平坦化して、盛り上がり部分４
６を除去する。なお、これが請求項の「研磨工程」に相
当するが、研磨により第２導体層１５ａは薄くされる。Therefore, as shown in FIG.
The surface of the second conductor layer 15a is flattened by mechanically polishing (buff polishing) the surface of the bump 5a.
6 is removed. This corresponds to the “polishing step” in the claims, but the second conductor layer 15a is thinned by polishing.
【００３９】その後、図３（ｇ）に示す様に、第２導体
層１５ａの内の配線パターンを形成すべき領域をエッチ
ングレジスト４８で覆い、図３（ｈ）に示す如く、エッ
チングにより第２導体層１５ａ（即ち、銅箔３８および
「メッキ層」）の不要部分を除去することにより配線パ
ターンを形成した後、エッチングレジスト４８を除去す
る。なお、これが、請求項における「メッキ層の表面に
エッチングレジストを形成し、その後、エッチングでメ
ッキ層の不要部分を除去することにより、配線パターン
を形成する工程」に相当する。Thereafter, as shown in FIG. 3 (g), a region in the second conductor layer 15a where a wiring pattern is to be formed is covered with an etching resist 48, and as shown in FIG. After forming a wiring pattern by removing unnecessary portions of the conductor layer 15a (that is, the copper foil 38 and the “plating layer”), the etching resist 48 is removed. This corresponds to the “process of forming an etching resist on the surface of the plating layer and then removing unnecessary portions of the plating layer by etching to form a wiring pattern” in the claims.
【００４０】以上の様にして、第１フィルドビア１７ａ
および第２導体層１５ａが形成されるが、第２層間絶縁
層１９ａを第２導体層１５ａの上に積層すれば、以降
は、図２と共に説明したのと同様の手順にて、第２フィ
ルドビア２７ａおよびフリップチップパッド２１を形成
することができる。また、第２主面３ｂ側においても同
様である。なお、第２フィルドビア２７ａ，２７ｂの一
部は、第１フィルドビア１７ａ，１７ｂの真上に形成さ
れる。As described above, the first filled via 17a
And a second conductor layer 15a are formed. If the second interlayer insulating layer 19a is laminated on the second conductor layer 15a, the second filled via is thereafter formed in the same procedure as described with reference to FIG. 27a and the flip chip pad 21 can be formed. The same applies to the second main surface 3b side. Note that a part of the second filled vias 27a, 27b is formed directly above the first filled vias 17a, 17b.
【００４１】以上の第２実施例の製造方法においては、
上記（２）の効果の他、以下の効果を得ることができ
る。 （３）メッキ層（第２導体層１５ａ，１５ｂ、フリップ
チップパッド２１、ＬＧＡパッド２５）のメッキによる
形成後、それらの表面を研磨することから、エッチング
レジスト４８を隙間なく、メッキ層に密着させることが
できることとなり、エッチングレジスト４８とメッキ層
との間へのエッチング液の侵入を防止して、配線パター
ンの断線を防止することができる。In the manufacturing method of the second embodiment,
In addition to the effect of the above (2), the following effects can be obtained. (3) After the plating layers (the second conductor layers 15a and 15b, the flip chip pads 21, and the LGA pads 25) are formed by plating, their surfaces are polished, so that the etching resist 48 is brought into close contact with the plating layers without gaps. As a result, intrusion of the etching solution between the etching resist 48 and the plating layer can be prevented, and disconnection of the wiring pattern can be prevented.
【００４２】（４）第２導体層１５ａ，１５ｂ、フリッ
プチップパッド２１、ＬＧＡパッド２５の表面を研磨す
ることにより、それらが薄くなるため、高精度のエッチ
ング、即ち高精度のパターン形成が可能となる。以上、
本発明の一実施例について説明したが、本発明は上記実
施例に限定されるものではない。(4) The surfaces of the second conductor layers 15a and 15b, the flip chip pads 21 and the LGA pads 25 are polished to make them thin, so that high-precision etching, that is, high-precision pattern formation can be performed. Become. that's all,
Although one embodiment of the present invention has been described, the present invention is not limited to the above embodiment.
【００４３】例えば、上記実施例ではフィルドビア１７
ａ，１７ｂ，２７ａ，２７ｂを構成する場合について説
明したが、スルーホール１１を形成する場合にも本発明
の方法を用いることができる。その場合には、配線基板
本体３をレーザにて穴開けし、穴１１ａの内面や金属層
７ａ，７ｂの上にメッキを施す。そして、金属層７ａ，
７ｂの表面に形成されたメッキ層（層９ａ，９ｂとして
形成された部分）、即ち第１導体層５ａ，５ｂの表面を
研磨すればよい。また、フィルドビアではなく、ビアホ
ールがメッキにより完全には充填されない形態のものに
ついても適用できる。For example, in the above embodiment, the filled via 17
Although the case where a, 17b, 27a, and 27b are configured has been described, the method of the present invention can also be used when the through hole 11 is formed. In that case, the wiring substrate body 3 is drilled with a laser, and plating is performed on the inner surface of the hole 11a and on the metal layers 7a and 7b. Then, the metal layers 7a,
The plating layer formed on the surface of the layer 7b (portion formed as the layers 9a and 9b), that is, the surfaces of the first conductor layers 5a and 5b may be polished. Further, the present invention can be applied not only to a filled via but also to a type in which a via hole is not completely filled by plating.
【００４４】また、上記第２実施例では、金属層（銅箔
３８）の所定領域を除去し、除去された領域にレーザ照
射するものとして説明したが、出力の高いレーザである
場合には、金属層ごと絶縁樹脂層に穴開けすることがで
き、そうすれば、製造工程が簡単になるので好ましい。
また、多層（複数の絶縁樹脂層および導体層）を一度に
穴開けするようにしても良い。Further, in the second embodiment, it has been described that a predetermined region of the metal layer (copper foil 38) is removed and the removed region is irradiated with a laser. A hole can be formed in the insulating resin layer together with the metal layer, which is preferable because the manufacturing process is simplified.
Further, a multilayer (a plurality of insulating resin layers and conductor layers) may be punched at a time.
【００４５】また、上記実施例では、樹脂製の配線基板
本体３を有する配線基板を製造するものとして説明した
が、これに限られるわけではない。例えば、配線基板本
体（コア基板）３を有しない、いわゆるコアレス基板に
も適用できるし、また金属板をコアとする、いわゆるメ
タルコア基板を製造する場合にも、本発明を適用するこ
とができる。In the above embodiment, the description has been made on the assumption that the wiring board having the wiring board body 3 made of resin is manufactured. However, the present invention is not limited to this. For example, the present invention can be applied to a so-called coreless substrate having no wiring substrate body (core substrate) 3, and the present invention can also be applied to a case of manufacturing a so-called metal core substrate having a metal plate as a core.
【図面の簡単な説明】[Brief description of the drawings]
【図１】 実施例の製造方法により構成される配線基板
の内部構造を示す説明図である。FIG. 1 is an explanatory diagram illustrating an internal structure of a wiring board configured by a manufacturing method according to an embodiment.
【図２】 第１実施例の製造方法を示す説明図である。FIG. 2 is an explanatory view showing a manufacturing method of the first embodiment.
【図３】 第２実施例の製造方法を示す説明図である。FIG. 3 is an explanatory view showing a manufacturing method according to a second embodiment.
１…配線基板 ３…配線基板本体 ５ａ，５ｂ…第１導体層 １１…スルーホール １３ａ…第１層間絶縁層 １５ａ，１５ｂ…第２導体層 １７ａ，１７ｂ…第１フィルドビア １９ａ，１９ｂ…第２層間絶縁層 ２１…フリップチップパッド ２５…ＬＧＡパッド ２７ａ，２７ｂ…第２フィルドビア ３０，４０…穴 ３２，４２…スミア ３４…メッキレジスト ３６，４６…盛り上がり部分 ３８…銅箔 ４４…反り部分 ４８…エッチングレジスト DESCRIPTION OF SYMBOLS 1 ... Wiring board 3 ... Wiring board main body 5a, 5b ... 1st conductor layer 11 ... Through hole 13a ... 1st interlayer insulation layer 15a, 15b ... 2nd conductor layer 17a, 17b ... 1st filled via 19a, 19b ... 2nd interlayer Insulating layer 21 Flip chip pad 25 LGA pad 27a, 27b Second filled via 30, 40 Hole 32, 42 Smear 34 Plating resist 36, 46 Embossed portion 38 Copper foil 44 Warped portion 48 Etching resist
Claims (6)
穴開け工程と、 前記穴を形成する際に発生したスミアを除去するための
スミア除去処理を行う除去処理工程と、 該除去処理工程後、前記絶縁樹脂層の表面にメッキ層を
形成すると共に、前記穴の内面にメッキを施すメッキ工
程と、 前記メッキ層の表面を研磨する研磨工程と、 を有することを特徴とする配線基板の製造方法。1. A hole forming step of forming a hole in an insulating resin layer by a laser, a removing step of performing a smear removing process for removing smear generated at the time of forming the hole, and after the removing step. Manufacturing a wiring board, comprising: a plating step of forming a plating layer on the surface of the insulating resin layer and plating the inner surface of the hole; and a polishing step of polishing the surface of the plating layer. Method.
されており、 前記穴開け工程は、前記絶縁樹脂層に、前記金属層側か
らレーザを照射することにより穴を形成するものである
と共に、 前記メッキ工程は、前記金属層の上にメッキ層を形成す
ると共に、前記穴の内面にメッキを施すものであること
を特徴とすることを特徴とする請求項１に記載の配線基
板の製造方法。2. A metal layer is laminated on a surface of the insulating resin layer, and the hole forming step includes forming a hole in the insulating resin layer by irradiating a laser from the metal layer side. The wiring board according to claim 1, wherein the plating step includes forming a plating layer on the metal layer and plating an inner surface of the hole. Manufacturing method.
ッキを施すことにより、該穴に導体を充填することを特
徴とする請求項１又は２に記載の配線基板の製造方法。3. The method according to claim 1, wherein, in the plating step, a conductor is filled in the hole by plating an inner surface of the hole.
導体の直上に更にビアホールを形成する工程を有するこ
とを特徴とする請求項３に記載の配線基板の製造方法。4. The method according to claim 3, further comprising, after the polishing step, a step of forming a via hole immediately above the conductor filled in the hole.
を形成すべき領域の周囲にメッキレジストを形成する工
程を有し、 前記メッキ工程は、前記メッキレジストに囲まれた領域
にメッキ層を形成するものであることを特徴とする請求
項１〜４の何れか一項に記載の配線基板の製造方法。5. A step of forming a plating resist around a region where a wiring pattern is to be formed before the plating step, wherein the plating step forms a plating layer in a region surrounded by the plating resist. The method for manufacturing a wiring board according to claim 1, wherein:
表面にエッチングレジストを形成し、その後、エッチン
グで該メッキ層の不要部分を除去することにより、配線
パターンを形成する工程を有することを特徴とする請求
項１〜４の何れか一項に記載の配線基板の製造方法。6. A process for forming a wiring pattern by forming an etching resist on the surface of the plating layer polished in the polishing step and thereafter removing unnecessary portions of the plating layer by etching. The method for manufacturing a wiring board according to claim 1, wherein:
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