JP2001250469A - Array of field emission electron sources and its manufacturing method - Google Patents
Array of field emission electron sources and its manufacturing methodInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、冷陰極ランプ、蛍
光表示管、液晶デバイス用のバックライト、フィールド
エミッションディスプレイ等に用いられる電界放出電子
源アレイ及びその製造方法に関し、詳細には、均一性、
信頼性に優れ、薄型画像形成装置のようにＸＹアドレス
が必要な電界放出電子源アレイ及びその製造方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field emission electron source array used for cold cathode lamps, fluorescent display tubes, backlights for liquid crystal devices, field emission displays and the like, and a method of manufacturing the same. ,
The present invention relates to a field emission electron source array which is excellent in reliability and requires an XY address like a thin image forming apparatus, and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】近年、強電界を印加することにより、電
界放出電子を放出する電界放出電子源の研究、開発が盛
んに行われ、フラットパネルディスプレイ、すなわちフ
ィールドエミッションディスプレイ（ＦＥＤ）への応用
が期待されている。最近になって、円筒状に巻いたグラ
ファイト層が入れ子状になった形状を有するカーボンナ
ノチューブ（ＣＮＴ）が飯島ら（S.Iijima,Nature,354,
56.1991）によって発見され、ＣＮＴを用いたＦＥＤの
研究、開発が行われるようになってきた。このようなＣ
ＮＴを用いたＦＥＤの構成は、例えば、特開平１１−１
６２３８３号公報で開示されたものがある。図５は、特
開平１１−１６２３８３号公報で開示されている平面デ
ィスプレイの断面図を示すものであり、この図を用い
て、従来のＣＮＴを用いた平面ディスプレイの構成を説
明する。電子放出部１０５はリブ１０４で分割されると
共に、スルーホールを介して、カソード電極配線と電気
的に接続される。前記リブ１０４上には、ゲート電極配
線が配設され、このゲート電極配線と前記カソード電極
配線とを用いることにより、ＸＹアドレスを可能にし、
平面ディスプレイの提供を可能にしている。2. Description of the Related Art In recent years, field emission electron sources that emit field emission electrons by applying a strong electric field have been actively researched and developed, and have been applied to flat panel displays, that is, field emission displays (FED). Expected. Recently, a carbon nanotube (CNT) having a nested shape of a graphite layer wound in a cylindrical shape has been developed by Iijima et al. (S. Iijima, Nature, 354,
56.1991), and research and development of FED using CNT have been started. Such a C
The configuration of the FED using NT is described in, for example,
There is one disclosed in Japanese Patent No. 62383. FIG. 5 is a cross-sectional view of a flat panel display disclosed in Japanese Patent Application Laid-Open No. 11-162383. The configuration of a conventional flat panel display using CNTs will be described with reference to FIG. The electron emitting portion 105 is divided by the rib 104 and is electrically connected to the cathode electrode wiring through a through hole. On the rib 104, a gate electrode wiring is provided, and by using this gate electrode wiring and the cathode electrode wiring, an XY address is enabled,
It is possible to provide a flat display.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、上記公
報に記載された平面ディスプレイにあっては、電子放出
部（画素部）は、スクリーン印刷法で形成した柱状グラ
ファイト（ＣＮＴ）のペーストパターンであり、画素
部、更にはディスプレイ面内の発光輝度の均一性が劣化
するという課題があった。また、この平面ディスプレイ
は、従来より用いられている抵抗層等の電流制限機構が
設けられていないため、ＣＮＴが過電流によりダメージ
を受け、平面ディスプレイの信頼性劣化が課題であっ
た。さらに、この平面ディスプレイに、従来から知られ
ているような抵抗層を単に配設しただけでは、ペースト
内の各々のＣＮＴの電気的な接触があり、抵抗を十分に
付加することができず、電流制限機構の効果があまり得
られなかった。本発明は、このような問題に鑑みてなさ
れたものであって、エミッション電流が均一で、電流制
限機構を有し、薄型画像形成装置のチラツキの低減、信
頼性の向上を可能にする電界放出電子源アレイ及びその
製造方法を提供することを目的とする。However, in the flat panel display described in the above publication, the electron-emitting portion (pixel portion) is a paste pattern of columnar graphite (CNT) formed by a screen printing method. There is a problem that the uniformity of the light emission luminance in the pixel portion and further in the display surface is deteriorated. In addition, since this flat panel display is not provided with a current limiting mechanism such as a resistance layer which has been conventionally used, the CNT is damaged by an overcurrent, and the reliability of the flat panel display is deteriorated. Furthermore, simply arranging a resistive layer as conventionally known on this flat display causes electrical contact between the respective CNTs in the paste, making it impossible to sufficiently add resistance. The effect of the current limiting mechanism was not so much obtained. The present invention has been made in view of such a problem, and has a uniform emission current, a current limiting mechanism, and a field emission device capable of reducing flicker and improving reliability of a thin image forming apparatus. An object of the present invention is to provide an electron source array and a method for manufacturing the same.
【０００４】[0004]
【課題を解決するための手段】本発明の電界放出電子源
アレイは、電界放出電子源とカソード電極配線とが抵抗
層を介して電気的に接続され、前記電界放出電子源と前
記抵抗層が同一の微小空間に充填され、前記微小空間の
それぞれが絶縁材料で絶縁分離され、電子放出領域が前
記電界放出電子源と前記抵抗層とを充填する微小空間を
集積して形成される構造を特徴とする。すなわち、本発
明の電界放出電子源アレイは、数十ｎｍ〜数百ｎｍ程度
の微小空間に分割して配設された電界放出電子源の集合
体であり、一つの電界放出電子源は一つの抵抗層と微小
空間内で電気的に接続する構成を有する。また、前記電
界放出電子源が、電子放出材料と、前記電子放出材料を
前記微小空間内の前記抵抗層上に固定化する固着材料と
から構成されるものであることで、前記固着材料は電子
放出材料を分散し、電気的、機械的に抵抗層に付着する
役割を有する。また、前記微小空間を有する絶縁材料
が、多孔質アルミナであることを特徴とする。微小空間
がカソード電極配線側から電子放出面側に貫通してお
り、その貫通した微小空間が直線的であることから、微
小空間を有する絶縁材料を多孔質アルミナで構成する。In the field emission electron source array of the present invention, the field emission electron source and the cathode electrode wiring are electrically connected via a resistance layer, and the field emission electron source and the resistance layer are connected to each other. The same minute space is filled, each of the minute spaces is insulated and separated by an insulating material, and the electron emission region is formed by integrating the minute space filling the field emission electron source and the resistance layer. And That is, the field emission electron source array of the present invention is an aggregate of field emission electron sources divided and arranged in a minute space of about several tens to several hundreds of nm, and one field emission electron source is one It has a configuration in which it is electrically connected to the resistance layer in the minute space. Further, the field emission electron source is composed of an electron emission material and a fixing material for fixing the electron emission material on the resistance layer in the minute space, so that the fixing material is an electron. It has the role of dispersing the emissive material and electrically and mechanically attaching it to the resistive layer. Further, the insulating material having the minute space is porous alumina. Since the minute space penetrates from the cathode electrode wiring side to the electron emission surface side, and the penetrated minute space is linear, the insulating material having the minute space is made of porous alumina.
【０００５】本発明の電界放出電子源アレイの製造方法
は、支持基板にカソード電極配線を形成する工程と、前
記支持基板上に微小空間を有する絶縁材料を形成する工
程と、前記カソード電極配線とゲート電極配線とを絶縁
するゲート絶縁層を形成する工程と、前記微小空間に抵
抗材料を充填して抵抗層を形成する工程と、前記抵抗層
上に電界放出電子源を形成する工程と、ゲート電極配線
を形成する工程と、を含むことを特徴とする。すなわ
ち、本発明の電界放出電子源アレイの製造方法は、カソ
ード電極配線上に形成された絶縁材料の微小空間に抵抗
材料、電子放出材料と固着材料とから構成される分散物
を順次充填して形成する工程を含むことを特徴とする。According to a method of manufacturing a field emission electron source array of the present invention, a step of forming a cathode electrode wiring on a support substrate, a step of forming an insulating material having a minute space on the support substrate, Forming a gate insulating layer that insulates the gate electrode wiring, filling the minute space with a resistive material to form a resistive layer, forming a field emission electron source on the resistive layer, Forming an electrode wiring. That is, in the method of manufacturing the field emission electron source array according to the present invention, the minute space of the insulating material formed on the cathode electrode wiring is sequentially filled with the dispersion composed of the resistance material, the electron emission material and the fixing material. It is characterized by including the step of forming.
【０００６】また、前記支持基板上に微小空間を有する
絶縁材料を形成する工程が、絶縁材料の薄膜の貼り合わ
せ工程であることを特徴とする。また、カソード電極配
線上の微小空間を有する絶縁材料の形成は、微小空間を
有する絶縁材料を直接貼り合わせる工程か、パターニン
グした金属薄膜の堆積膜を陽極酸化する工程か、貼り合
わせたアルミ箔を陽極酸化する工程かを含むことを特徴
とする。また、前記微小空間に抵抗材料を充填して抵抗
層を形成する工程が、電気化学的堆積であることを特徴
とする。Further, the step of forming an insulating material having a minute space on the supporting substrate is a step of bonding a thin film of the insulating material. In addition, the formation of the insulating material having a minute space on the cathode electrode wiring is performed by directly bonding the insulating material having the minute space, by anodizing the deposited film of the patterned metal thin film, or by forming the bonded aluminum foil. It is characterized by including a step of anodizing. Further, the step of filling the minute space with a resistance material to form a resistance layer is electrochemical deposition.
【０００７】[0007]
【発明の実施の形態】以下、添付図面を参照しながら本
発明の好適な実施の形態について詳細に説明する。図１
は、本発明の実施の形態の電界放出電子源アレイの斜視
図である。本実施の形態の電界放出電子源アレイは、フ
ィールドエミッションディスプレイ（以下、ＦＥＤとい
う）に適用した例である。このようなＦＥＤの基本構成
は、冷陰極ランプ、液晶デバイスのバックライト、及び
蛍光表示管と同様である。すなわち、冷陰極ランプは電
子放出領域（画素）をアドレスする必要がなく、ゲート
電極及びカソード電極が単純な平板でよい。また、液晶
デバイスのバックライト及びＦＥＤはゲート電極及びカ
ソード電極をラインに分割してアドレスする必要がある
と共に、ＦＥＤはゲート電極とカソード電極を直交する
ように配設する。更に、蛍光表示管はセグメントに対応
したゲート電極及びカソード電極を配設する。本発明の
電界放出電子源アレイは、これらすべての電子デバイス
に利用可能である。Preferred embodiments of the present invention will be described below in detail with reference to the accompanying drawings. FIG.
1 is a perspective view of a field emission electron source array according to an embodiment of the present invention. The field emission electron source array of the present embodiment is an example applied to a field emission display (hereinafter, referred to as FED). The basic configuration of such an FED is similar to a cold cathode lamp, a backlight of a liquid crystal device, and a fluorescent display tube. That is, the cold cathode lamp does not need to address the electron emission region (pixel), and the gate electrode and the cathode electrode may be simple flat plates. In addition, in the backlight and the FED of the liquid crystal device, it is necessary to address the gate electrode and the cathode electrode by dividing the gate electrode and the cathode electrode into lines. In the FED, the gate electrode and the cathode electrode are arranged so as to be orthogonal to each other. Further, the fluorescent display tube is provided with a gate electrode and a cathode electrode corresponding to the segment. The field emission electron source array of the present invention can be used for all these electronic devices.
【０００８】図１において、本実施の形態の電界放出電
子源アレイは、セラミック材料からなりバックプレート
の背面側より、フェイスプレートを指示する支持基板１
と、スキャン側ドライバより順次走査電圧を印加するた
めのカソード電極配線２と、カソード電極配線２とゲー
ト電極配線７を電気的に絶縁するゲート絶縁層６と、微
小空間（細孔）１０を形成するための陽極酸化皮膜（絶
縁材料）３と、電界放出するための電界放出電子源５
と、データ側ドライバより水平ライン分の画像データを
印加するためのゲート電極配線７とを順次積層した積層
構造を有し、電界放出電子源５とカソード電極配線２と
が抵抗層４を介して電気的に接続され、電界放出電子源
５と抵抗層４が同一の微小空間１０に充填され、微小空
間１０のそれぞれが絶縁材料３で絶縁分離され、電子放
出領域が電界放出電子源５と抵抗層４とを充填する微小
空間１０を集積して形成される構造を有する。In FIG. 1, a field emission electron source array according to the present embodiment is made of a ceramic material, and a support substrate 1 for designating a face plate from the back side of a back plate.
A cathode electrode wiring 2 for sequentially applying a scanning voltage from a scan driver, a gate insulating layer 6 for electrically insulating the cathode electrode wiring 2 from the gate electrode wiring 7, and a minute space (pore) 10 are formed. Anodized film (insulating material) 3 for field emission and a field emission electron source 5 for field emission
And a gate electrode wiring 7 for applying image data for horizontal lines from the data side driver in a laminated structure. The field emission electron source 5 and the cathode electrode wiring 2 are connected via the resistance layer 4 Electrically connected, the field emission electron source 5 and the resistance layer 4 are filled in the same minute space 10, each of the minute spaces 10 is insulated and separated by the insulating material 3, and the electron emission region is separated from the field emission electron source 5 by the resistance. It has a structure formed by integrating microspaces 10 filling the layer 4.
【０００９】図１に示すように、支持基板１上にカソー
ド電極配線２が形成される。本実施の形態では、支持基
板１上にカソード電極配線２を直接形成しているが、支
持基板１を凹状に加工し、電極配線材料を埋め込んでも
構わない。また、カソード電極配線２はライン状に分割
され、そのライン幅（又は、ラインピッチ）は目的とす
るデバイスの設計により適宜決定される。また、従来で
は抵抗層をカソード電極配線上に形成する必要があった
が、本実施の形態では抵抗層をカソード電極配線上に形
成する必要がないため、図１の垂直方向（＋Ｚ軸方向）
の精細度が向上可能な構成となっている。As shown in FIG. 1, a cathode electrode wiring 2 is formed on a support substrate 1. In the present embodiment, the cathode electrode wiring 2 is directly formed on the support substrate 1, but the support substrate 1 may be processed into a concave shape and the electrode wiring material may be embedded. Further, the cathode electrode wiring 2 is divided into lines, and the line width (or line pitch) is appropriately determined by the design of a target device. Further, conventionally, it was necessary to form the resistance layer on the cathode electrode wiring, but in the present embodiment, it is not necessary to form the resistance layer on the cathode electrode wiring, so that the vertical direction (+ Z axis direction) in FIG.
The configuration is such that the definition can be improved.
【００１０】カソード電極配線２の材料としては、金、
白金、銀、銅、ニッケル、コバルト、アルミニウム等の
従来から良く知られるカソード電極材料が利用可能であ
る。カソード電極配線２上には、絶縁材料３が配設さ
れ、実質的な電子放出領域（画像形成装置の場合、画
素）８を形成する。また、絶縁材料３は微小空間１０を
有する。微小空間１０の直径は、数十ｎｍ〜数百ｎｍ程
度、その高さ（絶縁材料３の膜厚）は数μｍ〜数十μｍ
程度、密度は１０8〜１０10／ｃｍ2程度である。絶縁材
料３の材質は、微小空間１０形成を考慮に入れる必要が
あり、微細加工の手間を省くならば、陽極酸化に伴う微
小空間（細孔）１０が自発的に形成されるような金属材
料が好ましい。陽極酸化可能な材料としては、アルミニ
ウム、タンタル等が挙げられ、限定するものではない
が、直線的な微小空間１０を有するアルミニウムが、本
実施の形態において、最も好ましい。The material of the cathode electrode wiring 2 is gold,
Conventionally well-known cathode electrode materials such as platinum, silver, copper, nickel, cobalt, and aluminum can be used. An insulating material 3 is provided on the cathode electrode wiring 2 to form a substantial electron emission region (a pixel in the case of an image forming apparatus) 8. The insulating material 3 has a minute space 10. The diameter of the minute space 10 is about several tens nm to several hundreds nm, and its height (the film thickness of the insulating material 3) is several μm to several tens μm.
Degree and density are about 10 8 to 10 10 / cm 2 . The material of the insulating material 3 needs to take into account the formation of the minute space 10. If the labor of fine processing is omitted, a metal material such that the minute space (pores) 10 due to anodic oxidation is spontaneously formed Is preferred. Examples of the material that can be anodized include aluminum and tantalum, and are not limited, but aluminum having a linear minute space 10 is most preferable in the present embodiment.
【００１１】電子放出領域８内には、多数の微小空間１
０が集積され、微小空間１０内には、電界放出電子源５
と抵抗層４が充填されている。電界放出電子源５は、抵
抗層４を介してカソード電極配線２と電気的に接続さ
れ、電界放出材料と固着材料とから構成される。但し、
電界放出材料が抵抗層４に対して十分固定化可能である
場合、固着材料は用いなくても構わない。電界放出材料
としては、カーボンナノチューブ、ダイアモンド、フラ
ーレン、グラファイト等の炭素材料、ボロンナイトライ
ド、シリコン等の半導体材料、金、白金等の貴金属材料
が挙げられる。また、固着材料としては、従来から良く
知られるペースト材料が使用可能であり、ガラス系に代
表される無機ペースト材料、アクリル酸系、セルロース
系に代表される有機ペースト材料が挙げられる。導入さ
れる抵抗層４の抵抗値は、当業者がデバイス設計に応じ
て適宜決定されるものであり、設計された抵抗値は、互
いに電気的に絶縁された微小空間１０の断面積と高さで
精密にデバイスに表現される。In the electron emission region 8, a large number of minute spaces 1 are provided.
0 are integrated, and the field emission electron source 5
And the resistance layer 4 are filled. The field emission electron source 5 is electrically connected to the cathode electrode wiring 2 via the resistance layer 4, and is composed of a field emission material and a fixing material. However,
When the field emission material can be sufficiently fixed to the resistance layer 4, the fixing material need not be used. Examples of the field emission material include carbon materials such as carbon nanotube, diamond, fullerene, and graphite; semiconductor materials such as boron nitride and silicon; and noble metal materials such as gold and platinum. As the fixing material, a paste material well known in the art can be used, and examples thereof include an inorganic paste material represented by a glass material and an organic paste material represented by an acrylic acid material and a cellulose material. The resistance value of the resistive layer 4 to be introduced is appropriately determined by those skilled in the art according to the device design, and the designed resistance value corresponds to the cross-sectional area and the height of the minute space 10 electrically insulated from each other. Is precisely represented on the device.
【００１２】電子放出領域８と、それと隣り合う電子放
出領域８との間隙にはゲート絶縁層６が配設される。ゲ
ート絶縁層６は、カソード電極配線２とゲート電極配線
７とを電気的に絶縁するためのものであり、このような
ゲート絶縁層６を設けることにより、電子放出領域間の
短絡防止の信頼性を向上するばかりでなく、カソード電
極配線２とゲート電極配線７とを互いに直角に配設する
ことを容易にする。ゲート絶縁材料としては、その埋め
込みの容易性から、焼結可能な溶液状の絶縁材料が好ま
しい。A gate insulating layer 6 is provided in a gap between the electron emission region 8 and the adjacent electron emission region 8. The gate insulating layer 6 is for electrically insulating the cathode electrode wiring 2 from the gate electrode wiring 7. By providing such a gate insulating layer 6, the reliability of short circuit prevention between electron emission regions is reduced. Not only is improved, but also it is easy to arrange the cathode electrode wiring 2 and the gate electrode wiring 7 at right angles to each other. As the gate insulating material, a sinterable solution-type insulating material is preferable because of its ease of embedding.
【００１３】ゲート絶縁層６上には、ゲート電極配線７
が配設される。このゲート電極配線７は、電子ビームを
変調するためのものであり、例えば画像形成装置の場
合、このゲート電極配線７とカソード電極配線２とでＸ
Ｙアドレスする。図１では、電子放出領域８に対してゲ
ート開口部が一つであるが、これに限定するものではな
く、電子放出領域に対して複数のゲート開口部を設けて
も構わない。ゲート電極配線材料としては、従来から良
く知られる電界放出電子源のゲート電極配線材料が用い
られる。On the gate insulating layer 6, a gate electrode wiring 7
Is arranged. The gate electrode wiring 7 is for modulating an electron beam. For example, in the case of an image forming apparatus, the gate electrode wiring 7 and the cathode electrode wiring 2 are connected to each other by X.
Y address. Although one gate opening is provided for the electron emission region 8 in FIG. 1, the present invention is not limited to this, and a plurality of gate openings may be provided for the electron emission region. As the gate electrode wiring material, a gate electrode wiring material of a conventionally well-known field emission electron source is used.
【００１４】このような構成を有する電界放出電子源ア
レイ（５インチ対角、３２０×２４０）を試作し、その
電界放出特性を実験的に検証した。その結果、電界放出
開始電圧は１Ｖ／μｍ以下であり、電流密度は１０ｍＡ
／ｃｍ2以上を観測した。さらに、このような電界放出
電子源アレイに対向するように蛍光体を配設し、電界放
出実験を続けたところ、蛍光体が一様に発光し、均一な
電界放出が得られていることを実験的に確認した。A field emission electron source array (5 inches diagonal, 320.times.240) having such a configuration was manufactured on a trial basis, and its field emission characteristics were experimentally verified. As a result, the field emission start voltage was 1 V / μm or less, and the current density was 10 mA.
/ Cm 2 or more. Furthermore, a phosphor was arranged so as to face such a field emission electron source array, and field emission experiments were continued. As a result, it was confirmed that the phosphor emitted light uniformly and uniform field emission was obtained. Confirmed experimentally.
【００１５】図２は、本実施の形態の電界放出電子源ア
レイを用いた画像形成装置の概略を示す回路図である。
図２において、１１はデータ側ドライバ、１２はスキャ
ン側ドライバ、１３はこれらドライバ１１，１２を制御
するコントローラーである。コントローラー１３には、
画像を形成するためのビデオ信号が入力される。コント
ローラー１３は、スキャン側ドライバ１２に対してスキ
ャンが行われるように制御し、その結果、スキャン側ド
ライバ１２はカソード電極配線２に順次走査電圧を印加
する。一方、コントローラー１３で制御されたデータ側
ドライバ１１は、ゲート電極配線７に水平ライン分の画
像データに対応した電圧を印加する。このようにして、
カソード電極配線２とゲート電極配線７とでアドレスさ
れた画素８は、対向するアノード電極に向けて電界放出
する。本実施の形態においては、アドレスされた画素内
のそれぞれの電界放出電子源は、カソード電極配線２に
対して並列に接続されており、同様の抵抗が付加され
る。このようにして、本実施の形態の電界放出電子源ア
レイは画像形成装置として動作する。FIG. 2 is a circuit diagram schematically showing an image forming apparatus using the field emission electron source array of the present embodiment.
In FIG. 2, reference numeral 11 denotes a data driver, 12 denotes a scan driver, and 13 denotes a controller for controlling these drivers 11 and 12. Controller 13 includes
A video signal for forming an image is input. The controller 13 controls the scan driver 12 to perform scanning, and as a result, the scan driver 12 sequentially applies a scan voltage to the cathode electrode wiring 2. On the other hand, the data driver 11 controlled by the controller 13 applies a voltage corresponding to the image data of the horizontal line to the gate electrode wiring 7. In this way,
The pixel 8 addressed by the cathode electrode wiring 2 and the gate electrode wiring 7 emits electric field toward the opposed anode electrode. In the present embodiment, each field emission electron source in the addressed pixel is connected in parallel to the cathode electrode wiring 2, and the same resistance is added. Thus, the field emission electron source array of the present embodiment operates as an image forming apparatus.
【００１６】次に、本実施の形態の電界放出電子源アレ
イの製造方法を図３及び図４の工程断面図に基づいて説
明する。図３及び図４は、本実施の形態の電界放出電子
源アレイの工程断面図である。まず、図３（ａ）におい
て、支持基板１上にカソード電極配線２を形成する。カ
ソード電極配線２の形成は、従来からある技術で十分対
応可能である。しかし、カソード電極配線２のピッチが
狭い場合、又は配線長が長い場合、それぞれに適応した
プロセスを適宜選択すべきである。すなわち、カソード
電極配線２のピッチが１００μｍ以下の場合、通常の半
導体加工技術で用いられるスパッタ法（又は、真空蒸着
法）、フォトリソグラフィー、エッチング等で形成する
ことが好ましい。また、カソード電極配線の配線長が３
０ｃｍ以上の場合、スクリーン印刷法、直接描画法等で
形成することが好ましい。Next, a method of manufacturing the field emission electron source array according to the present embodiment will be described with reference to the cross-sectional views of FIGS. 3 and 4 are process cross-sectional views of the field emission electron source array according to the present embodiment. First, in FIG. 3A, a cathode electrode wiring 2 is formed on a support substrate 1. The formation of the cathode electrode wiring 2 can be sufficiently handled by a conventional technique. However, when the pitch of the cathode electrode wiring 2 is narrow or when the wiring length is long, a process suitable for each case should be appropriately selected. That is, when the pitch of the cathode electrode wiring 2 is 100 μm or less, it is preferable to form the cathode electrode wiring 2 by a sputtering method (or a vacuum deposition method), a photolithography, an etching, or the like used in a normal semiconductor processing technique. Also, the wiring length of the cathode electrode wiring is 3
In the case of 0 cm or more, it is preferable to form by a screen printing method, a direct drawing method, or the like.
【００１７】次に、図３（ｂ）において、カソード電極
配線２上に陽極酸化可能な金属薄膜９、及びカソード電
極配線２以外の領域にゲート絶縁層６を形成する。カソ
ード電極配線２上の陽極酸化可能な金属としては、アル
ミニウム、タンタル、シリコン等が挙げられるが、直線
的な微小空間（細孔）が得られる点で、アルミニウムが
最も好ましい。アルミニウム薄膜の膜厚は１μｍ〜３μ
ｍ程度が好ましく、１μｍ以下の場合、微小空間（細
孔）が形成し難くなり、一方、３μｍ以上の場合、薄膜
が剥離し易くなる。また、アルミニウム薄膜表面は平坦
であることが要求され、鏡面が得られるような堆積条件
の最適化を行う必要がある。このような堆積条件は、用
いる堆積装置により異なるが、堆積速度を速くし、アル
ミニウムの結晶成長を抑制する堆積条件が好ましい。ま
た、ゲート絶縁層６は、アルミニウムの陽極酸化を行う
前に堆積し、アルミニウム薄膜の側面からの陽極酸化を
防止する。ゲート絶縁層６としては、半導体プロセスで
良く用いられるＳＯＧ（spin on glass）のように溶液
状の絶縁材料が好ましい。このような溶液状の絶縁材料
は、スピンコーター等で塗布し、ＣＭＰ、又は、単なる
機械的研磨法等で表面を研磨し、アルミニウム薄膜表面
を露出する。このようにして、図３（ｂ）に示すような
工程断面図を得る。Next, in FIG. 3B, an anodizable metal thin film 9 is formed on the cathode electrode wiring 2, and a gate insulating layer 6 is formed in a region other than the cathode electrode wiring 2. Examples of the anodizable metal on the cathode electrode wiring 2 include aluminum, tantalum, silicon, and the like, and aluminum is most preferable because a linear minute space (pores) can be obtained. The thickness of the aluminum thin film is 1 μm to 3 μm
m is preferable, and when it is 1 μm or less, it is difficult to form minute spaces (pores). On the other hand, when it is 3 μm or more, the thin film is easily peeled. Further, the surface of the aluminum thin film is required to be flat, and it is necessary to optimize the deposition conditions so as to obtain a mirror surface. Such deposition conditions vary depending on the deposition apparatus used, but deposition conditions that increase the deposition rate and suppress the aluminum crystal growth are preferable. In addition, the gate insulating layer 6 is deposited before performing anodic oxidation of aluminum, and prevents anodic oxidation from the side surface of the aluminum thin film. As the gate insulating layer 6, a solution-like insulating material such as SOG (spin on glass) often used in a semiconductor process is preferable. Such a solution-like insulating material is applied by a spin coater or the like, and the surface is polished by CMP or a simple mechanical polishing method to expose the surface of the aluminum thin film. In this way, a process sectional view as shown in FIG.
【００１８】次に、図３（ｃ）に示すように、アルミニ
ウム薄膜９を陽極酸化し、陽極酸化皮膜３を得る。陽極
酸化皮膜３には、微小空間（細孔）１０が形成される。
陽極酸化条件に関しては、陽極酸化皮膜３の膜厚、微小
空間（細孔）１０の直径により、当業者により適宜決定
され得るものである。微小空間（細孔）１０の直径は数
十ｎｍ〜数百ｎｍ程度が好ましく、数十ｎｍ以下の場
合、抵抗材料、電子放出材料の微小空間（細孔）１０へ
の充填方法、充填材料が限定され、数百ｎｍ以上の場
合、陽極酸化条件が難しくなる。本実施の形態では、ア
ルミニウム薄膜を蒸着法で１μｍ堆積し、陽極酸化（硫
酸中、印加電圧：４０Ｖ、温度：１０℃）することによ
り、リン酸／塩酸の混酸でウェットエッチングすること
により、直径：６０ｎｍの微小空間（細孔）１０を有す
る陽極酸化皮膜３を得た（図３（ｃ）参照）。Next, as shown in FIG. 3C, the aluminum thin film 9 is anodized to obtain an anodic oxide film 3. A minute space (pore) 10 is formed in the anodic oxide film 3.
Anodizing conditions can be appropriately determined by those skilled in the art depending on the thickness of the anodic oxide film 3 and the diameter of the minute space (pores) 10. The diameter of the minute space (pores) 10 is preferably about several tens nm to several hundreds nm. When the diameter is several tens nm or less, the method of filling the minute space (pores) with the resistance material and the electron-emitting material, When it is limited and is several hundred nm or more, the anodic oxidation conditions become difficult. In this embodiment, an aluminum thin film is deposited by a vapor deposition method to a thickness of 1 μm, anodized (in sulfuric acid, applied voltage: 40 V, temperature: 10 ° C.) and wet-etched with a mixed acid of phosphoric acid / hydrochloric acid. : An anodic oxide film 3 having a minute space (pores) 10 of 60 nm was obtained (see FIG. 3C).
【００１９】次に、図４（ｄ）に示すように、カソード
電極配線２上に抵抗層４を充填する。抵抗層４の充填方
法は、電気化学的堆積方法が好ましい。抵抗材料として
は、当業者が適宜設計した抵抗値に対応して抵抗材料を
選択すべきであり、電気化学的堆積方法で充填可能な材
料が好ましい。また、図３（ｃ）で形成した陽極酸化皮
膜３の直径、充填量も考慮に入れて材料選択すべきであ
る。次に、図４（ｅ）に示すように、微小空間（細孔）
１０内の抵抗層４上に電界放出電子源５を充填する。電
界放出電子源５は、電子放出材料の微粒子、又は、電子
放出材料と固着材料との微粒子の分散系で構成する。こ
のような電界放出電子源５は、電気化学的堆積方法、又
は、スクリーン印刷法で充填する。電子放出材料として
は、上述のように炭素材料、半導体材料、貴金属材料の
微粒子が好ましく、固着材料としては、ガラス系に代表
される無機ペースト材料、アクリル酸系、セルロース系
に代表される有機ペースト材料が好ましい。この時、細
長い棒状の電子放出材料、例えばカーボンナノチューブ
を用い、カーボンナノチューブの長手方向の長さを微小
空間（細孔）１０の直径よりも２倍以上長くすると、カ
ーボンナノチューブは、対向するアノード電極に対して
垂直方向に配向制御される。Next, as shown in FIG. 4D, the resistive layer 4 is filled on the cathode electrode wiring 2. The method for filling the resistance layer 4 is preferably an electrochemical deposition method. As the resistance material, a resistance material should be selected according to a resistance value appropriately designed by those skilled in the art, and a material that can be filled by an electrochemical deposition method is preferable. Further, the material should be selected in consideration of the diameter and the filling amount of the anodic oxide film 3 formed in FIG. Next, as shown in FIG.
The field emission electron source 5 is filled on the resistance layer 4 in 10. The field emission electron source 5 is composed of fine particles of an electron emitting material or a dispersion of fine particles of an electron emitting material and a fixing material. Such a field emission electron source 5 is filled by an electrochemical deposition method or a screen printing method. As the electron-emitting material, fine particles of a carbon material, a semiconductor material, and a noble metal material are preferable as described above. As the fixing material, an inorganic paste material represented by a glass material, an organic paste represented by an acrylic acid material, and an organic paste represented by a cellulose material are used. Materials are preferred. At this time, when an elongated rod-shaped electron-emitting material, for example, a carbon nanotube is used and the length of the carbon nanotube in the longitudinal direction is set to be at least twice as long as the diameter of the minute space (pores) 10, the carbon nanotube becomes Is controlled in the vertical direction with respect to.
【００２０】また、電子放出材料と固着材料の分散系を
微小空間（細孔）１０内に充填する場合、充填後の後処
理が重要となる。この後処理は、電子放出材料の微粒子
表面を固着材料から露出するために行われ、固着材料と
電子放出材料との選択比を考慮に入れ、エッチャント、
又は、エッチングガスが選択される。このようなエッチ
ングはウェットエッチング、ドライエッチングのどちら
でも構わない。最後に、図４（ｆ）に示すように、ゲー
ト絶縁層６上にゲート電極配線７を形成する。ゲート電
極配線７の形成は、スクリーン印刷法、直接描画法で形
成可能である。ゲート電極配線７材料としては、モリブ
デン、ニオブ等の従来から用いられている材料を用いる
ことができる。また、電子放出領域８が数百μｍ程度に
なると、スクリーン印刷法、直接描画法での製造に限界
が生じる。このような場合、レジストで電子放出領域８
をマスクした後、ゲート電極配線材料を堆積し、レジス
トをリフトオフする方法が好ましい。通常の半導体プロ
セスで用いられるような堆積したゲート電極配線材料の
電子放出領域８をエッチング除去するような方法を用い
ると、電子放出領域にプロセスダメージを与えるおそれ
があり、好ましい製造方法とは言えない。但し、プロセ
スダメージが問題ない程度であれば、エッチング除去し
ても構わない。When the dispersion of the electron-emitting material and the fixing material is filled in the minute space (pores) 10, post-treatment after filling is important. This post-treatment is performed to expose the surface of the fine particles of the electron-emitting material from the fixing material, taking into account the selectivity between the fixing material and the electron-emitting material, and using an etchant,
Alternatively, an etching gas is selected. Such etching may be either wet etching or dry etching. Finally, a gate electrode wiring 7 is formed on the gate insulating layer 6 as shown in FIG. The gate electrode wiring 7 can be formed by a screen printing method or a direct drawing method. As the material of the gate electrode wiring 7, a conventionally used material such as molybdenum or niobium can be used. Further, when the electron emission region 8 is about several hundred μm, there is a limit in manufacturing by a screen printing method or a direct drawing method. In such a case, the electron emission region 8 is formed of a resist.
Is preferred, a gate electrode wiring material is deposited, and the resist is lifted off. If a method of etching and removing the electron emission region 8 of the deposited gate electrode wiring material used in a normal semiconductor process is used, there is a possibility that the electron emission region may be damaged by the process, which is not a preferable manufacturing method. . However, as long as the process damage is not a problem, it may be removed by etching.
【００２１】以上に説明したように、本実施の形態の電
界放出電子源アレイは、各々の電界放出電子源５を微小
空間１０に分割配設し、抵抗層４と並列接続する基本構
成とし、また電界放出電子源アレイは、電子放出材料と
固着材料とから構成され、微小空間１０を有する絶縁材
料３は多孔質アルミナで構成する。また、電界放出電子
源アレイの製造方法は、図３及び図４で詳述したように
カソード電極配線２上に形成された絶縁材料３の微小空
間１０に抵抗材料、電子放出材料と固着材料とから構成
される分散物を電気化学的堆積法で順次充填して形成す
ると共に、カソード電極配線２上の微小空間１０を有す
る絶縁材料３は、微小空間１０を有する絶縁材料３を直
接貼り合わせるか、パターニングした金属薄膜の堆積膜
を陽極酸化するか、貼り合わせたアルミ箔を陽極酸化す
るかで形成するようにしたので、電界放出電子源アレイ
を容易に製造することが可能になり、従来の電界放出電
子源アレイと比較して、エミッション電流の均一性に優
れ、信頼性も高い電界放出電子源アレイが実現可能とな
る。As described above, the field emission electron source array of the present embodiment has a basic configuration in which each field emission electron source 5 is divided and arranged in the minute space 10 and connected in parallel with the resistance layer 4. The field emission electron source array is composed of an electron emission material and a fixing material, and the insulating material 3 having the minute space 10 is composed of porous alumina. As described in detail with reference to FIGS. 3 and 4, the method of manufacturing the field emission electron source array includes a resistive material, an electron emitting material, and a fixing material in a minute space 10 of the insulating material 3 formed on the cathode electrode wiring 2. And the insulating material 3 having the minute space 10 on the cathode electrode wiring 2 is directly bonded to the insulating material 3 having the minute space 10. Anodizing of the deposited metal thin film or anodic oxidation of the bonded aluminum foil makes it possible to easily manufacture the field emission electron source array. As compared with the field emission electron source array, a field emission electron source array having excellent uniformity of emission current and high reliability can be realized.
【００２２】[0022]
【発明の効果】以上、詳述したように、本発明の電界放
出電子源アレイによれば、各々の電界放出電子源を数十
ｎｍ〜数百ｎｍ程度の微小空間に分割配設し、一つの電
界放出電子源に対して一つの抵抗層を微小空間内で電気
的に並列に接続するように構成したので、電子放出領域
内のみならず、設計されたデバイス面内の均一性、信頼
性を向上させることができる。また、本発明の電界放出
電子源アレイは、電界放出電子源を電子放出材料と固着
材料とから構成したので、接続する抵抗層に対して電気
的、機械的付着を向上させることができ、また、電界放
出電子源を充填する微小空間を多孔質アルミナで構成し
たので、微細な直径を有する微小空間を設けることが可
能になる。As described in detail above, according to the field emission electron source array of the present invention, each field emission electron source is divided and arranged in a minute space of about several tens nm to several hundreds of nm. Since one resistive layer is electrically connected in parallel in a minute space to one field emission electron source, uniformity and reliability not only in the electron emission region but also in the designed device surface Can be improved. Further, in the field emission electron source array of the present invention, the field emission electron source is composed of the electron emission material and the fixing material, so that electrical and mechanical adhesion to the resistance layer to be connected can be improved, Since the minute space for filling the field emission electron source is made of porous alumina, it is possible to provide a minute space having a minute diameter.
【００２３】また、本発明の電界放出電子源アレイの製
造方法は、カソード電極配線上に形成された絶縁材料の
微小空間に抵抗材料、電子放出材料と固着材料とから構
成される分散物を順次充填して形成する工程を含むこと
により、電界放出電子源アレイの微小空間への分割配
設、抵抗層への並列接続の構成を構築することができ
る。また、カソード電極配線上の微小空間を有する絶縁
材料の形成を、微小空間を有する絶縁材料を直接貼り合
わせる工程か、パターニングした金属薄膜の堆積膜を陽
極酸化する工程か、貼り合わせたアルミ箔を陽極酸化す
る工程かで行うことにより、通常の半導体プロセスで用
いられるような微細加工技術を不要にするとともに、絶
縁材料の微小空間内に抵抗材料を充填して抵抗層を形成
する工程を電気化学的堆積法を用いることにより、製造
コストの低減をすることができる。したがって、微細加
工技術を用いることなく、高集積化した微小な電界放出
電子源アレイを製造することができ、ＸＹアドレス可能
で、大型化パネルに適用して好適である。In the method of manufacturing a field emission electron source array according to the present invention, a dispersion composed of a resistance material, an electron emission material and a fixing material is sequentially placed in a minute space of an insulating material formed on a cathode electrode wiring. By including the step of filling and forming, a configuration in which the field emission electron source array is divided into minute spaces and connected in parallel to the resistance layer can be constructed. In addition, the formation of the insulating material having a minute space on the cathode electrode wiring is performed by directly bonding the insulating material having the minute space, or by anodizing the deposited film of the patterned metal thin film, or by forming the bonded aluminum foil. The anodizing process eliminates the need for microfabrication technology used in normal semiconductor processes, and the process of filling a resistive material into a minute space of insulating material to form a resistive layer is an electrochemical process. By using the static deposition method, the manufacturing cost can be reduced. Therefore, it is possible to manufacture a highly integrated minute field emission electron source array without using a microfabrication technique, and it is suitable for application to a large-sized panel that is XY-addressable.
【図１】本発明の実施の形態の電界放出電子源アレイの
斜視図である。FIG. 1 is a perspective view of a field emission electron source array according to an embodiment of the present invention.
【図２】本実施の形態の電界放出電子源アレイを用いた
画像形成装置の概略を示す回路図である。FIG. 2 is a circuit diagram schematically illustrating an image forming apparatus using the field emission electron source array according to the present embodiment.
【図３】本実施の形態の電界放出電子源アレイの工程断
面図（その１）である。FIG. 3 is a process sectional view (part 1) of the field emission electron source array according to the present embodiment;
【図４】本実施の形態の電界放出電子源アレイの工程断
面図（その２）である。FIG. 4 is a process cross-sectional view (part 2) of the field emission electron source array of the present embodiment.
【図５】従来の平面ディスプレイの断面図である。FIG. 5 is a cross-sectional view of a conventional flat display.
１ 支持基板 ２ カソード電極配線 ３ 陽極酸化皮膜 ４ 抵抗層 ５ 電界放出電子源 ６ ゲート絶縁層 ７ ゲート電極配線 ８ 電子放出領域（画素） ９ 金属薄膜（金属箔） １０ 微小空間（細孔） １１ データ側ドライバ １２ スキャン側ドライバ １３ コントローラー DESCRIPTION OF SYMBOLS 1 Support substrate 2 Cathode electrode wiring 3 Anodized film 4 Resistance layer 5 Field emission electron source 6 Gate insulating layer 7 Gate electrode wiring 8 Electron emission area (pixel) 9 Metal thin film (metal foil) 10 Microspace (pore) 11 Data Side driver 12 Scan side driver 13 Controller
Claims (8)
抵抗層を介して電気的に接続され、前記電界放出電子源
と前記抵抗層が同一の微小空間に充填され、前記微小空
間のそれぞれが絶縁材料で絶縁分離され、電子放出領域
が前記電界放出電子源と前記抵抗層とを充填する微小空
間を集積して形成される構造を特徴とする電界放出電子
源アレイ。1. A field emission electron source and a cathode electrode wiring are electrically connected via a resistance layer, and the field emission electron source and the resistance layer are filled in the same minute space, and each of the minute spaces is A field emission electron source array characterized in that it is insulated and separated by an insulating material, and an electron emission region is formed by integrating minute spaces filling the field emission electron source and the resistance layer.
と、前記電子放出材料を前記微小空間内の前記抵抗層上
に固定化する固着材料とから構成されることを特徴とす
る請求項１記載の電界放出電子源アレイ。2. The field emission electron source according to claim 1, wherein the electron emission material comprises an electron emission material and a fixing material for fixing the electron emission material on the resistance layer in the minute space. Field emission electron source array as described.
質アルミナであることを特徴とする請求項１又は２のい
ずれかに記載の電界放出電子源アレイ。3. The field emission electron source array according to claim 1, wherein the insulating material having the minute space is porous alumina.
工程と、前記支持基板上に微小空間を有する絶縁材料を
形成する工程と、前記カソード電極配線とゲート電極配
線とを絶縁するゲート絶縁層を形成する工程と、前記微
小空間に抵抗材料を充填して抵抗層を形成する工程と、
前記抵抗層上に電界放出電子源を形成する工程と、ゲー
ト電極配線を形成する工程と、を含むことを特徴とする
電界放出電子源アレイの製造方法。4. A step of forming a cathode electrode wiring on a supporting substrate, a step of forming an insulating material having a minute space on the supporting substrate, and forming a gate insulating layer for insulating the cathode electrode wiring and the gate electrode wiring. Forming, and forming a resistive layer by filling a resistive material in the minute space,
A method for manufacturing a field emission electron source array, comprising: a step of forming a field emission electron source on the resistance layer; and a step of forming a gate electrode wiring.
材料を形成する工程が、絶縁材料の薄膜の貼り合わせ工
程であることを特徴とする請求項４記載の電界放出電子
源アレイの製造方法。5. The method for manufacturing a field emission electron source array according to claim 4, wherein the step of forming the insulating material having a minute space on the supporting substrate is a step of bonding a thin film of the insulating material. .
層を形成する工程が、電気化学的堆積であることを特徴
とする請求項４記載の電界放出電子源アレイの製造方
法。6. The method for manufacturing a field emission electron source array according to claim 4, wherein the step of filling the minute space with a resistance material to form a resistance layer is electrochemical deposition.
材料を形成する工程が、アルミニウム薄膜のパターニン
グ工程と、前記アルミニウムの陽極酸化工程とを含むこ
とを特徴とする請求項４又は５のいずれかに記載の電界
放出電子源アレイの製造方法。7. The method according to claim 4, wherein the step of forming an insulating material having a minute space on the supporting substrate includes a step of patterning an aluminum thin film and a step of anodizing the aluminum. 5. A method for manufacturing a field emission electron source array according to
程が、アルミ箔の貼り合わせ工程であることを特徴とす
る請求項７記載の電界放出電子源アレイの製造方法。8. The method according to claim 7, wherein the patterning step of the aluminum thin film is a bonding step of an aluminum foil.
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