JP2001223331A - Semiconductor device and manufacturing method therefor - Google Patents
Semiconductor device and manufacturing method thereforInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係わり、特に半導体基板上に形成された誘
導素子に必要なスパイラルインダクタの低損失化に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a reduction in a loss of a spiral inductor required for an inductive element formed on a semiconductor substrate.
【0002】[0002]
【従来の技術】LSI(大規模集積回路)等のシリコン
製半導体デバイスでは、高周波化が進むにつれて、従来
は搭載されていなかった誘導素子をLSIの内部に混載
する必要性が急速に高まっている。誘導素子を導電性基
板であるシリコン製LSIに搭載することは、GaAs
等の半絶縁性基板に搭載する場合と異なり、誘導素子と
Si基板間に相互誘導現象を生じさせ易く,渦電流によ
りエネルギーが損失して所望の特性を得にくいという問
題点が存在する。2. Description of the Related Art In silicon semiconductor devices such as LSIs (Large Scale Integrated Circuits), as the frequency becomes higher, the necessity of mounting an inductive element, which has not been conventionally mounted, inside the LSI is rapidly increasing. . Mounting an inductive element on a silicon LSI, which is a conductive substrate, requires GaAs.
Unlike the case of mounting on a semi-insulating substrate, there is a problem that a mutual induction phenomenon easily occurs between the inductive element and the Si substrate, and energy is lost due to an eddy current, and it is difficult to obtain desired characteristics.
【0003】この問題に対して、シリコン基板上に形成
されたインダクタ素子に基板空洞を用いることが知られ
ている。これについては、IEEE Electron Device L
etters, vol.14,no.5,pp246−248,MAY,1993に記載され
ている。シリコン基板では、キャリアが多数存在するた
めに、相互誘導効果により基板中に電荷が誘起される。
これに対して、シリコン基板に空洞を形成することによ
り、この現象の発生を抑制することができる。In order to solve this problem, it is known to use a substrate cavity for an inductor element formed on a silicon substrate. About this, IEEE Electron Device L
etters, vol. 14, no. 5, pp. 246-248, MAY, 1993. In a silicon substrate, since a large number of carriers are present, charges are induced in the substrate by a mutual induction effect.
In contrast, by forming a cavity in the silicon substrate, the occurrence of this phenomenon can be suppressed.
【0004】また、シリコン基板に空洞が存在すること
により、寄生の容量値(シリコン基板の誘電率は11.
7であることから容量値としては真空に比べると非常に
大きい)を低滅させる効果もある。これにより、シリコ
ン基板でのエネルギーロスを有効に低減する(Q値を向
上させる)ことができる。In addition, since a cavity exists in the silicon substrate, the parasitic capacitance value (the dielectric constant of the silicon substrate is 11.1).
7, the capacitance value is much larger than that of vacuum). Thereby, the energy loss in the silicon substrate can be effectively reduced (Q value can be improved).
【0005】図5及び図6に、上述した半導体装置の構
造及びレイアウトを示す。すなわち、シリコン基板10
0上にMOS型トランジスタ101及び層間絶縁膜10
4を介して設けられた第2配線102と第1配線103
とが積層された構造を有しており、MOS型トランジス
タと配線構造とは開口106により分離されている。ま
た、開口106と連通するようにシリコン基板100で
あってMOS型トランジスタと配線構造の下部に空洞1
05が設けられている。FIGS. 5 and 6 show the structure and layout of the above-described semiconductor device. That is, the silicon substrate 10
MOS transistor 101 and interlayer insulating film 10
4 and the second wiring 102 and the first wiring 103 provided via
Are laminated, and the MOS transistor and the wiring structure are separated by an opening 106. Further, the cavity 1 is formed in the silicon substrate 100 so as to communicate with the opening 106 and under the MOS transistor and the wiring structure.
05 is provided.
【0006】また、この構造においては、特開平9−1
62285号公報に記載されているように、インダクタ
下の機械的な強度を保持するためにレイアウトや構造に
よる改善が成されている。In this structure, Japanese Patent Laid-Open No. 9-1
As described in Japanese Patent No. 62285, improvements in layout and structure have been made to maintain the mechanical strength under the inductor.
【0007】図7及び図8に、他の半導体装置の構造及
びレイアウトを示す。この構造においては、シリコン基
板100に開口106と連通して空洞105が設けられ
ており、その上方に、層間絶縁膜104を介して設けら
れた第2配線102と第1配線103とが積層された構
造を有する。FIGS. 7 and 8 show the structure and layout of another semiconductor device. In this structure, a cavity 105 is provided in the silicon substrate 100 so as to communicate with the opening 106, and a second wiring 102 and a first wiring 103 provided via an interlayer insulating film 104 are stacked above the cavity 105. It has a structure.
【0008】この構造においては、空洞105を配線の
側に千鳥状に配置することにより、橋梁を規則的に配置
することが可能となり、機械的な強度を飛躍的に向上さ
せることができる。In this structure, by arranging the cavities 105 in a staggered manner on the wiring side, the bridges can be regularly arranged, and the mechanical strength can be greatly improved.
【0009】[0009]
【発明が解決しようとする課題】しかしながら、上記2
つの構造は、いずれも空洞105をインダクタとして機
能する配線を加工した後に作成されている。このような
構造を採用すると、後工程及びパッケージングの際に空
洞部分が雰囲気に解放された状態となり、周囲に影響を
及ぼしたり、汚染等を引き起こし、信頼性上の問題を引
き起こす可能性が高い。また、配線下部の機械的強度の
点からも空洞部が解放されていることは問題となる。However, the above-mentioned 2)
Each of the two structures is formed after the cavity 105 is processed into a wiring functioning as an inductor. When such a structure is employed, the cavity portion is released to the atmosphere during the post-process and packaging, which may affect the surroundings, cause contamination, etc., and is likely to cause reliability problems. . In addition, there is a problem in that the cavity is released from the viewpoint of the mechanical strength below the wiring.
【0010】本発明はかかる点に鑑みてなされたもので
あり、信頼性上の問題を引き起こす可ことがなく、しか
も配線下部の機械的強度が高い半導体装置及びその製造
方法を提供することを目的とする。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor device which does not cause a problem in reliability and has a high mechanical strength under a wiring and a method of manufacturing the same. And
【0011】[0011]
【課題を解決するための手段】上記課題を解決するため
に、本発明は以下の手段を講じた。本発明は、半導体基
板の主面から前記半導体基板の深さ方向に溝を形成する
工程と、前記溝の開口部に気相成長法により膜を堆積す
ることにより前記開口部を閉口して前記半導体基板内に
空洞を形成する工程と、前記空洞上に配線層を形成する
工程と、を具備することを特徴とする半導体装置の製造
方法を提供する。Means for Solving the Problems In order to solve the above problems, the present invention has taken the following means. The present invention includes a step of forming a groove in the depth direction of the semiconductor substrate from the main surface of the semiconductor substrate, and closing the opening by depositing a film by vapor deposition on the opening of the groove. A method for manufacturing a semiconductor device, comprising: forming a cavity in a semiconductor substrate; and forming a wiring layer on the cavity.
【0012】この方法によれば、シリコン半導体におい
て高機能な誘導素子を導入しようとする場合に必要とな
るシリコン基板の空洞を形成するとき、シリコンの異方
性エッチング、等方性エッチング、CVDを組み合わせ
ることにより、配線層下部の機械的な強度を低下させる
ことなく、周囲の影響及び汚染等に起因した信頼性上の
問題を引き起こすことなく、配線・基板間の寄生容量を
低減でき、高周波特性の優れた半導体装置を得ることが
できる。According to this method, anisotropic etching, isotropic etching, and CVD of silicon are performed when forming a cavity in a silicon substrate necessary for introducing a high-performance inductive element in a silicon semiconductor. By combining them, the parasitic capacitance between the wiring and the substrate can be reduced without lowering the mechanical strength of the lower part of the wiring layer, without causing reliability problems due to the influence of surroundings and contamination, etc. Semiconductor device excellent in the above can be obtained.
【0013】本発明の半導体装置の製造方法において
は、前記半導体基板に対して異方性エッチングを行った
後に等方性エッチングを行うことにより前記半導体基板
の深さ方向に前記溝を形成することが好ましい。In the method of manufacturing a semiconductor device according to the present invention, the trench is formed in a depth direction of the semiconductor substrate by performing anisotropic etching after performing anisotropic etching on the semiconductor substrate. Is preferred.
【0014】これにより、半導体装置の機械的な強度を
保ちつつ、空洞の体積を大きし、空洞間の橋梁を一定の
間隔にするために横方向の広がりを等方性エッチングで
一定にすることができる。Thus, while maintaining the mechanical strength of the semiconductor device, the volume of the cavity is increased, and the width of the bridge between the cavities is made constant by isotropic etching in order to keep the bridge at a constant interval. Can be.
【0015】本発明は、半導体基板の主面から前記半導
体基板の深さ方向に溝を形成し、前記溝の開口部に気相
成長法により膜を堆積することにより前記開口部を閉口
して前記半導体基板内に空洞を形成し、前記空洞上に配
線層を形成する、ことにより得られたことを特徴とする
半導体装置を提供する。According to the present invention, a groove is formed in a depth direction of the semiconductor substrate from a main surface of the semiconductor substrate, and a film is deposited on the opening of the groove by a vapor deposition method to close the opening. A semiconductor device obtained by forming a cavity in the semiconductor substrate and forming a wiring layer on the cavity is provided.
【0016】この構成によれば、シリコン半導体におい
て高機能な誘導素子を導入しようとする場合に必要とな
るシリコン基板の空洞を形成するとき、シリコンの異方
性エッチング、等方性エッチング、CVDを組み合わせ
ることにより、配線層下部の機械的な強度を低下させる
ことなく、周囲の影響及び汚染等に起因した信頼性上の
問題を引き起こすことなく、配線・基板間の寄生容量を
低減できる。According to this configuration, when forming a cavity in the silicon substrate necessary for introducing a high-performance inductive element in a silicon semiconductor, anisotropic etching, isotropic etching, and CVD of silicon are performed. By the combination, the parasitic capacitance between the wiring and the substrate can be reduced without lowering the mechanical strength of the lower part of the wiring layer and without causing a reliability problem due to the influence of surroundings and contamination.
【0017】本発明の半導体装置においては、前記配線
層は、スパイラルインダクタを構成していることが好ま
しい。In the semiconductor device according to the present invention, it is preferable that the wiring layer forms a spiral inductor.
【0018】[0018]
【発明の実施の形態】以下、本発明の実施の形態につい
て、添付図面を参照して詳細に説明する。本発明におい
ては、素子形成後インダクタの形成前にシリコン基板の
ような半導体基板に空洞を加工し、その後に意図的に空
洞を塞いで製造するデバイス構造を採用する。Embodiments of the present invention will be described below in detail with reference to the accompanying drawings. The present invention employs a device structure in which a cavity is machined in a semiconductor substrate such as a silicon substrate after element formation and before an inductor is formed, and then the cavity is intentionally closed to manufacture.
【0019】まず、図1(a)に示すように、シリコン
基板11上に酸化膜12を形成する。なお、この酸化膜
12には、図示しない素子が形成されている。次いで、
図1(b)に示すように、酸化膜12上にレジスト膜1
3を形成し、そのレジスト膜13のインダクタ領域に空
洞領域の窓開け用のパターン14を形成する。First, an oxide film 12 is formed on a silicon substrate 11 as shown in FIG. An element (not shown) is formed on the oxide film 12. Then
As shown in FIG. 1B, the resist film 1 is formed on the oxide film 12.
3 is formed, and a pattern 14 for opening a window in a cavity region is formed in the inductor region of the resist film 13.
【0020】次いで、図1(c)に示すように、酸化膜
12を異方性エッチングによりエッチングして酸化膜1
2に開口15を形成する。次いで、図1(d)に示すよ
うに、酸化膜12に開口15を形成した後に、シリコン
基板11を異方性エッチングによりシリコン基板11の
深さ方向にエッチングを行って溝16を形成する。な
お、シリコン基板11のエッチングは、例えば5μm程
度の深さとする。Next, as shown in FIG. 1C, the oxide film 12 is etched by anisotropic etching.
An opening 15 is formed in 2. Next, as shown in FIG. 1D, after forming an opening 15 in the oxide film 12, the silicon substrate 11 is etched in the depth direction of the silicon substrate 11 by anisotropic etching to form a groove 16. The etching of the silicon substrate 11 has a depth of, for example, about 5 μm.
【0021】次いで、図2(a)に示すように、シリコ
ン基板11に対して等方性のエッチングを行う。これに
より、シリコン基板11が幅方向にも削られて、酸化膜
12の下が庇状になるようになる。Next, as shown in FIG. 2A, the silicon substrate 11 is isotropically etched. As a result, the silicon substrate 11 is also shaved in the width direction, and the lower portion of the oxide film 12 becomes eaves-like.
【0022】このように、異方性エッチングと等方性エ
ッチングを組み合わせるのは、半導体装置の機械的な強
度を保ちつつ、空洞の体積を大きし、空洞間の橋梁を一
定の間隔にするために横方向の広がりを等方性エッチン
グで一定にするためである。なお、等方性エッチングの
みでもレイアウトによれば前記目的を達成することがで
きる。なお、庇16aの長さは少なくとも1μm以上と
なるように形成する。これにより、空洞18が形成され
る。As described above, the combination of anisotropic etching and isotropic etching is intended to increase the volume of the cavities and maintain a constant spacing between the cavities while maintaining the mechanical strength of the semiconductor device. This is to make the lateral spread constant by isotropic etching. Note that the above object can be achieved by only the isotropic etching according to the layout. In addition, the length of the eaves 16a is formed to be at least 1 μm or more. Thereby, the cavity 18 is formed.
【0023】庇16aは、CVD酸化膜17の空洞18
内部に対する成膜を抑制する。これにより、空洞18の
側壁に連続してCVD酸化膜17が堆積して空洞18が
CVD酸化膜17で覆われて埋まってしまうことを防止
でき、誘電率低下の効果を十分に発揮させることができ
る。The eave 16a is formed by a cavity 18 of the CVD oxide film 17
Suppress film formation on the inside. This prevents the CVD oxide film 17 from continuously depositing on the side wall of the cavity 18 and covering the cavity 18 with the CVD oxide film 17 so as to be buried, thereby sufficiently exhibiting the effect of reducing the dielectric constant. it can.
【0024】次いで、図2(b)に示すように、空洞1
8を塞ぐための工程が施される。例えば、気相成長法で
ある減圧TEOSCVD法、常圧CVD法を用いて開口
15上にCVD酸化膜17を形成する。CVD酸化膜1
7は、初期のうちは空洞18内部に成膜されるが、成膜
され空洞18の入り口にあたる酸化膜12の開口15部
分がCVD酸化膜17の堆積につれて狭くなり、ついに
は完全に塞がれた状態になる。この状態でさらにCVD
酸化膜17の堆積を続けることにより、完全に開口15
は塞がれた状態になる。Next, as shown in FIG.
8 is performed. For example, a CVD oxide film 17 is formed on the opening 15 by using a low pressure TEOSCVD method or a normal pressure CVD method which is a vapor growth method. CVD oxide film 1
7 is formed in the interior of the cavity 18 in the initial stage, but the film is formed, and the opening 15 of the oxide film 12 corresponding to the entrance of the cavity 18 becomes narrower as the CVD oxide film 17 is deposited, and is finally completely closed. State. In this state, further CVD
By continuing the deposition of the oxide film 17, the opening 15 is completely removed.
Becomes blocked.
【0025】ここで注意しなければならないのは、開口
15部分の広さは、例えば1辺が0.5μm程度の広さ
に押さえる必要性があることである。開口15の1辺を
この程度の大きさに揃えることにより、CVD酸化膜1
7を1μm程度の厚さで堆積することで完全に空洞18
を塞ぐことが可能になる。It should be noted here that the width of the opening 15 needs to be suppressed to, for example, about 0.5 μm on one side. By setting one side of the opening 15 to this size, the CVD oxide film 1
7 is deposited to a thickness of about 1 μm to completely remove the cavity 18.
Can be closed.
【0026】次いで、図2(c)に示すように、コンタ
クト開口工程、第1配線19の形成工程、層間絶縁膜2
0の形成工程、及び第2配線21(インダクタ)の形成
工程を経て集積回路として完成する。Next, as shown in FIG. 2C, a contact opening step, a step of forming a first wiring 19, an interlayer insulating film 2
In this way, the integrated circuit is completed through the step of forming the first wirings 0 and the step of forming the second wiring 21 (inductor).
【0027】図3に本発明の一実施の形態に係る半導体
装置の一例を示す。この場合、空洞18のレイアウト
(スパイラル形状)は、例えば0.5×3μm程度であ
り、3μm間隔で配置されている。このようなレイアウ
トを取ることにより、空洞18間の橋梁に対して機械的
強度を保たせつつ、インダクタ下の容量を効果的に低滅
することができる。FIG. 3 shows an example of a semiconductor device according to one embodiment of the present invention. In this case, the layout (spiral shape) of the cavities 18 is, for example, about 0.5 × 3 μm, and is arranged at intervals of 3 μm. With such a layout, the capacity under the inductor can be effectively reduced while maintaining the mechanical strength of the bridge between the cavities 18.
【0028】図4に本発明の一実施の形態に係る半導体
装置の他の例を示す。この場合、空洞18のレイアウト
は図3と同様であるが、さらに空洞23を追加してい
る。この空洞23のレイアウトは、例えば0.5×10
0μm程度であり、インダクタの中心部から放射状に配
置されている。FIG. 4 shows another example of a semiconductor device according to one embodiment of the present invention. In this case, the layout of the cavity 18 is the same as that of FIG. 3, but a cavity 23 is further added. The layout of the cavity 23 is, for example, 0.5 × 10
It is about 0 μm and is arranged radially from the center of the inductor.
【0029】このように、空洞23を放射状に配置する
ことにより、インダクタの相互誘導により渦上に発生す
る誘起電流の経路を遮断することが可能になる。本構造
を採用することにより、より有効に渦電流の発生を防止
し、インダクタの高周波特性を向上することが可能とな
る。As described above, by arranging the cavities 23 radially, it becomes possible to cut off the path of the induced current generated on the vortex due to the mutual induction of the inductors. By employing this structure, it is possible to more effectively prevent the generation of eddy current and improve the high-frequency characteristics of the inductor.
【0030】このように、本実施の形態によれば、シリ
コン半導体において高機能な誘導素子を導入しようとす
る場合に必要となるシリコン基板の空洞を形成すると
き、シリコンの異方性エッチング、等方性エッチング、
CVDを組み合わせることにより、配線層下部の機械的
な強度を低下させることなく、周囲の影響及び汚染等に
起因した信頼性上の問題を引き起こすことなく、配線・
基板間の寄生容量を低減でき、高周波特性の優れた半導
体装置が得られる。As described above, according to the present embodiment, when forming a cavity in a silicon substrate necessary for introducing a high-performance inductive element in a silicon semiconductor, anisotropic etching of silicon, etc. Isotropic etching,
By combining CVD, wiring and wiring can be performed without lowering the mechanical strength of the lower part of the wiring layer and without causing reliability problems due to surrounding influences and contamination.
The parasitic capacitance between the substrates can be reduced, and a semiconductor device having excellent high-frequency characteristics can be obtained.
【0031】本発明は上記実施の形態に限定されず、種
々変更して実施することが可能である。例えば、各膜や
配線の材料には限定されず、同種の性質を有する材料を
適宜変更して実施することが可能である。The present invention is not limited to the above embodiment, but can be implemented with various modifications. For example, the present invention is not limited to the material of each film or wiring, and can be implemented by appropriately changing materials having the same kind of properties.
【0032】[0032]
【発明の効果】以上説明したように本発明によれば、配
線層下部の機械的な強度を低下させることなく、周囲の
影響及び汚染等に起因した信頼性上の問題を引き起こす
ことなく、配線・基板間の寄生容量を低減でき、高周波
特性の優れた半導体装置が得られる。したがって、本発
明は、高機能な誘導素子を要する高周波超高集積化半導
体の製造に好適であり、極めて産業上の利用価値が高い
ものである。As described above, according to the present invention, wiring can be performed without lowering the mechanical strength of the lower part of the wiring layer and without causing reliability problems due to the influence of surroundings and contamination. -The parasitic capacitance between the substrates can be reduced, and a semiconductor device having excellent high frequency characteristics can be obtained. Therefore, the present invention is suitable for manufacturing a high-frequency ultra-highly integrated semiconductor that requires a high-performance inductive element, and has extremely high industrial utility value.
【図1】本発明の一実施の形態に係る半導体装置の製造
方法の工程前半を示す断面図である。FIG. 1 is a cross-sectional view showing the first half of a process in a method for manufacturing a semiconductor device according to an embodiment of the present invention.
【図2】本発明の一実施の形態に係る半導体装置の製造
方法の工程後半を示す断面図である。FIG. 2 is a cross-sectional view showing a latter half of a process in a method for manufacturing a semiconductor device according to one embodiment of the present invention;
【図3】本発明の一実施の形態に係る半導体装置の一例
を示す平面図である。FIG. 3 is a plan view showing an example of a semiconductor device according to one embodiment of the present invention.
【図4】本発明の一実施の形態に係る半導体装置の他の
例を示す平面図である。FIG. 4 is a plan view showing another example of the semiconductor device according to one embodiment of the present invention;
【図5】従来の半導体装置を示す断面図である。FIG. 5 is a sectional view showing a conventional semiconductor device.
【図6】従来の半導体装置を示す平面図である。FIG. 6 is a plan view showing a conventional semiconductor device.
【図7】従来の半導体装置を示す断面図である。FIG. 7 is a sectional view showing a conventional semiconductor device.
【図8】従来の半導体装置を示す平面図である。FIG. 8 is a plan view showing a conventional semiconductor device.
11…シリコン基板、12…酸化膜、13…レジスト
膜、14…パターン、15…開口、16…溝、16a…
庇、17…CVD酸化膜、18,23…空洞、19…第
1配線、20…層間絶縁膜、21…第2配線、22…コ
ンタクト。11 silicon substrate, 12 oxide film, 13 resist film, 14 pattern, 15 opening, 16 groove, 16a
Eaves, 17: CVD oxide film, 18, 23: cavity, 19: first wiring, 20: interlayer insulating film, 21: second wiring, 22: contact.
Claims (4)
深さ方向に溝を形成する工程と、 前記溝の開口部に気相成長法により膜を堆積することに
より前記開口部を閉口して前記半導体基板内に空洞を形
成する工程と、 前記空洞上に配線層を形成する工程と、を具備すること
を特徴とする半導体装置の製造方法。A step of forming a groove in a depth direction of the semiconductor substrate from a main surface of the semiconductor substrate, and closing the opening by depositing a film in an opening of the groove by a vapor deposition method. A method for manufacturing a semiconductor device, comprising: forming a cavity in the semiconductor substrate; and forming a wiring layer on the cavity.
グを行った後に等方性エッチングを行うことにより前記
半導体基板の深さ方向に前記溝を形成することを特徴と
する請求項1記載の半導体装置の製造方法。2. The semiconductor device according to claim 1, wherein the trench is formed in a depth direction of the semiconductor substrate by performing isotropic etching after performing anisotropic etching on the semiconductor substrate. A method for manufacturing a semiconductor device.
深さ方向に溝を形成し、 前記溝の開口部に気相成長法により膜を堆積することに
より前記開口部を閉口して前記半導体基板内に空洞を形
成し、 前記空洞上に配線層を形成する、ことにより得られたこ
とを特徴とする半導体装置。3. A groove is formed from a main surface of the semiconductor substrate in a depth direction of the semiconductor substrate, and a film is deposited on an opening of the groove by a vapor phase epitaxy to close the opening to form the semiconductor. A semiconductor device obtained by forming a cavity in a substrate and forming a wiring layer on the cavity.
構成していることを特徴とする請求項3記載の半導体装
置。4. The semiconductor device according to claim 3, wherein said wiring layer forms a spiral inductor.
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