JP2001217716A - ディジタル・システム用の効率的アナログ／ディジタル変換器並びにその方法 - Google Patents

Abstract

(57)【要約】 【課題】 比較器の数を削減し、従来と同等の精度を有
するアナログ／ディジタル変換器を提供する。 【解決手段】 アナログ／ディジタル変換器を信号幅全
域をカバーする粗精度変換器と、ある信号レベル点を中
心として構成された高精度変換器とで構成する。高精度
アナログ／ディジタル変換器がある信号レベルを中心と
して高精度の信号変換を行うので、従来型の信号幅全域
に渡って等しい精度で変換を行う場合に較べて比較器の
個数、並びに消費電力を削減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般的にアナログ／
ディジタル変換器に係わり、更に詳細にはディジタル・
システム用の効率的アナログ／ディジタル変換器並びに
その構成方法に関する。

【０００２】

【従来の技術】ディジタル信号処理装置は益々一般的と
なっており、ハードディスク駆動装置、セルラ電話機、
モデムなどを含む広範な種類のアプリケーションで使用
されている。ディジタル信号処理装置は典型的にアナロ
グ信号から導出されたディジタル信号に対して作用す
る。アナログ信号からディジタル信号への変換はしばし
ばアナログ／ディジタル変換器（ＡＤＣ）で実行され
る。

【０００３】ＡＤＣを実現するために多くの技術が使用
されてきている。例えば、ＡＤＣの１つの型式はいわゆ
る並列比較型である。この装置ではアナログ入力電圧が
多数の比較器に供給されるが、この数は２ⁿ−１であり
此処でｎは生成されるディジタル・ビット数である。こ
れらの各々の比較器はまた異なる基準電圧を受けてお
り、これらは予想される最高電圧に近いとろこから予想
される尤も低い電圧までの範囲に広がっている。各々の
比較器の出力は論理的に結合されてｎディジタル・ビッ
トを生成する。

【０００４】ＡＤＣを使用する１つのアプリケーション
はディスク駆動装置の読み込みチャンネルである。この
アプリケーションの中で、ディジタル・データは符号化
されディスク駆動装置媒体の中に格納される。このデー
タは続いて駆動装置から読み込まれディジタル処理回路
で処理される。アナログ／ディジタル変換器はしばしば
ディジタル処理回路で処理されたディジタル回路を生成
するために使用される。

【０００５】

【発明が解決しようとする課題】本発明はディジタル・
システム用の効率的なアナログ／ディジタル変換器を提
供する。このアナログ／ディジタル変換器は従来技術の
装置に比較して多数の特長を含む。

【０００６】第１の特徴として、アナログ／ディジタル
変換器は第１および第２アナログ／ディジタル変換器を
含み、これらは共に１つの入力信号を受け取る。第１ア
ナログ／ディジタル変換器は第１信号レベル点を中心と
するように構成されており、一方第２アナログ／ディジ
タル変換器は第２信号レベル点を中心とするように構成
されている。復号器は第１アナログ／ディジタル変換器
出力と第２アナログ／ディジタル変換器出力との間で選
択された２つのアナログ／ディジタル変換器から入力を
受ける。

【０００７】本発明の概念は多くのアプリケーションの
中で利用可能である。例えば、ディスク駆動装置の読み
取りチャンネルはアナログ／ディジタル変換器を含むは
ずである。従って、本発明は此処に記載されているアナ
ログ／ディジタル変換器の１つの実施例を含む、新奇な
ディスク駆動装置システムをもくろんでいる。

【０００８】本発明の別の特徴は従来技術に比較して利
点を有する。例えばアナログ／ディジタル変換器は、或
る信号レベルで精細解像度ディジタル化のみを実行する
ので、この変換器はより少ない数のトランジスタで実現
できる。１つの例として、６３個の比較器で実現されて
いた従来技術のアナログ／ディジタル変換器は、此処で
は２１個の比較器のみで実現できる。これは構成部品数
の削減をもたらし、また電力消費も削減されこの特徴は
セルラ電話機および携帯式コンピュータの様な携帯型装
置で特に有用である。

【０００９】本発明の上記の特徴は、添付図を参照した
以下の説明から更に明確に理解されるであろう。

【００１０】

【発明の実施の形態】今回提案された好適な実施例の実
施並びに使用について以下に詳細に説明する。しかしな
がら、本発明は多くの応用可能な発明的概念を提供して
おりこれは個別の状況の中で広範な種々の形態で実施可
能であることを理解されたい。説明されている個々の実
施例は、本発明を実施し使用する特定の方法を単に図示
するものであって、本発明の範囲を制限するものではな
い。

【００１１】本発明を最初に特定のアプリケーション、
すなわちディスク駆動装置読み取りチャンネルに関して
説明する。続いて基本概念が拡張されて、読者がそれを
別の状況の中でいかに利用できるかを理解できるように
している。

【００１２】図１はディスク駆動装置読み取りチャンネ
ルで使用可能な第１実施例システム１０のブロック図が
図示されている。このシステムの中で、アナログ入力が
可変利得増幅器（ＶＧＡ）１２に供給されている。ＶＧ
Ａ１２の出力はアナログ式イコライザ１４に供給され、
これは続いてアナログ／ディジタル変換器（ＡＤＣ）１
６に結合されている。ＡＤＣ１６は好適にここに説明さ
れている様なＡＤＣである。

【００１３】ＡＤＣ１６の出力は適応ロジック１８およ
びビタビ復号器２０に結合されている。図示されるよう
に、適応ロジックはアナログ・フィルタ１４に結合され
ている。システム１０はディスク駆動装置（例えば、磁
気駆動装置、ＣＤまたはＤＶＤまたはテープ駆動装置）
から読み取られたデータのシーケンスを検出するように
使用できる。可変利得増幅器１２は信号を適切なレベル
まで増幅し、イコライザ１４はその信号レベルをイコラ
イズする。

【００１４】この構成の１つの特徴はイコライザ１４が
完全にアナログ式であることである。これは一般的な流
れであって、それはアナログ式イコライザがディジタル
式有限インパルス応答（ＦＩＲ:Finite Impulse Respon
se）イコライザよりも更に消費電力が少ないからであ
る。受信信号をアナログ／ディジタル変換する前にイコ
ライズすることにより、信号レベルが目標信号レベルの
１つに非常に近くなる可能性がある。しかしながら、本
発明の概念はディジタル式有限インパルス応答（ＦＩ
Ｒ）イコライザを使用したシステムにも適用できること
に注意されたい。

【００１５】ＡＤＣ１６は典型的に受容可能な誤り率性
能を得るために６ビットの分解能を有する。従って、典
型的な従来技術による並列比較器型ＡＤＣは６３個（２
⁶−１）の比較器を使用するはずである。本発明はディ
スク駆動信号特有の性質を上手く利用して、簡略化され
たアナログ／ディジタル変換器を実現するための技術を
提供する。

【００１６】第１番目の例として、システム１０はＰＲ
４信号フォーマットを使用していると仮定する、これは
ＰＲＭＬ（Partial Response, Maximum Likelihood）信
号フォーマットの１例である。本発明はまた、その他の
部分応答符号化技術にも適用可能である。ＰＲ４フォー
マットが特に興味深いのは、現在多くのディスク駆動装
置で使用されているからである（例えば、磁気ディスク
駆動装置、テープ駆動装置；コンパクト・ディスク駆動
装置並びにディジタル式多用途ディスク駆動装置）。理
想ＰＲ４チャンネルのｚ領域伝達関数は１−ｚ^-2であ
る。言葉を変えると、各々の符号化されたビットは１か
ら２サイクル前のビットを引き算して決定される。符号
化されたビット・ストリームの１例を次に示す。入力
1 1 0 0 1 0 1 0 0 0 1 1 0 1 1 1 1 0 1 0 0 0 0
1 1 0ＰＲ出力 -1-1 1 0 0 0 1 0 1 1-1 0 1 0 0-1
0 0-1 0 0 1 1-1

【００１７】１つの典型的な出力波形が図２に示されて
いる。

【００１８】この符号は利用できるいくつかの性質を有
している。第１にイコライザの初期収束およびタイミン
グ復元の後、アナログ／ディジタル変換器１６で受け取
るサンプルとしては３つの強度のみが可能である、すな
わち０，＋１，または−１。実際は、これは完全に正し
いという訳では無く、それは雑音が有ったりイコライザ
が不完全な場合が有るためである。しかしながら強度分
布はこれら３レベルの周りの小さな範囲内に留まってい
る。従って、本発明の特徴として、これらのレベルの周
りに更に多くの比較器を用意し、その他の領域の比較器
の個数を減らすことを提案している。

【００１９】ＰＲ符号はこれ以外も有用な性質を有す
る。伝達関数に基づき、「＋１ ｘ＋１」または「−１
ｘ −１」の様なパターンは決して生じない、ここで
ｘは任意である（すなわち、＋１，０，または−１）。
従って、＋１信号が受信された場合、２クロック後に受
信されるシンボルは０または−１のいずれかである（し
かし＋１では無い）と仮定することができる。同様に−
１信号が受信された場合、２クロック後に受信されるシ
ンボルは０または＋１のいずれかである（しかし−１で
は無い）と仮定することができる。

【００２０】実際、この性質は３つの連続するビットに
またがっている。説明のため、データ・ストリームが奇
数チャンネルと偶数チャンネルを含むように仮定し、１
ビット置きに奇数チャンネルまたは偶数チャンネルに割
り当てられると仮定する。その場合、何れのチャンネル
もどれだけ多くの０ビットを間に受信したとしても、最
初に−１（または＋１）を受信するまで、＋１（または
−１）を持つことは出来ない。

【００２１】これらの性質を考慮して、簡単化されたア
ナログ／ディジタル変換器を構築することが出来る。そ
の様なシステムの１つのブロック図が図３に示されてい
る。

【００２２】図３のシステムは２つのアナログ／ディジ
タル変換器を含む。第１アナログ／ディジタル変換器２
２はゼロを中心とし、第２アナログ／ディジタル変換器
２４は＋１または−１いずれかを中心とするように切り
換え可能である。好適な実施例において、第１アナログ
／ディジタル変換器２２および２４は共に３ビットＡＤ
Ｃである。従ってこれらのＡＤＣは８レベルの内の１つ
の信号レベルを決定する。

【００２３】ＡＤＣ２２は好適にゼロレベルを中心とす
るフラッシュ・アナログ／ディジタル変換器である。こ
の構成部品の比較器レベルは６ビットＡＤＣと等価であ
る。ＡＤＣ２４はまた６ビットＡＤＣと等価な比較器レ
ベルを含む。ＡＤＣ２４は好適に切り換え可能アナログ
／ディジタル変換器であって、これはそれぞれの奇数ま
たは偶数チャンネルで受信された最後の非ゼロ・シンボ
ルが何であったかに依存して＋１と−１の間で切り換え
ることができる。例として、復号器２６はＡＤＣ２４を
＋１と−１との間で制御するための回路（図示せず）を
含む。

【００２４】ＡＤＣ２２とＡＤＣ２４の出力は各々復号
器２６に供給される。この復号器は信号レベルが「０」
を中心とした場合にＡＤＣ２２の出力を選択し、信号レ
ベルが「＋１」または「−１」いずれかを中心とした場
合にＡＤＣ２４の出力を選択する。この復号器、または
その他の回路はまたどの信号レベル（すなわち＋１，
０，または−１）が受信されたかを表す、より高いオー
ダビットをも付加する。これらのより高いオーダビット
の組み合わせと、同様にＡＤＣ２２またはＡＤＣ２４で
決定されるビットで信号レベルの全ディジタル表現（例
えば６ビットで）が構成される。

【００２５】図４は任意の信号を図示している。ｙ軸上
に袖印２８，２９および３０で示されるように、アナロ
グ／ディジタル変換器２２および２４は、各々予め定め
られた枠内、この枠は点線で図示されている、で信号レ
ベルの更に精密な測定を実施する。（図は６ビット・ア
ナログ／ディジタル変換器のスケールで描かれてはいな
いことに注意されたい）。別の知識によりこの信号がこ
れらの枠の中に入っている可能性が高いので、システム
は全範囲の中での信号レベルを決定するためのコストを
削減できる。

【００２６】１例として、信号レベルを測定するために
６ビットＡＤＣの精度が必要であると仮定する。従来型
のフラッシュ・アナログ／ディジタル変換器ではこの測
定は６３個の比較器（２⁶−１＝６３）を用いて実現さ
れるはずである。２つの３ビット比較器を使用する、図
３の回路で必要なのは１４個の比較器（２³−１＋２³−
１＝１４）のみである。言葉を変えると、今回の実施例
は必要に比較器の個数で７８％の削減を行い、また消費
電力でも同様の削減を行う。

【００２７】同時に、本発明の回路は信号レベル測定に
際して高い分解能を提供する。この高分解能は自動利得
制御およびクロック復元に利用できる。これらの同じ目
的はより少ない回路で実現できる。

【００２８】いくつかの枠（または全て）を拡張する必
要がある場合、この目的は高分解能アナログ／ディジタ
ル変換器２２および２４のビット数を増やすことで容易
に実現できる。

【００２９】図３の技法には潜在的な問題が存在する。
＋１または−１を検出する際にエラーが生じると、切換
可能高精度フラッシュアナログ／ディジタル変換器２４
は２クロック周期後に間違った位置に設定されるはずで
ある。このエラーは高精度フラッシュ変換器をその周期
の間、無駄とする。

【００３０】この潜在的な問題の１つの解決方法は、＋
１および−１の信号レベルを中心とする個別のＡＤＣを
含むことである。この様な技法が図５に図示されてい
る。この技法では３つのＡＤＣ２２，２４ａおよび２４
ｂが使用されている。この技法は５０パーセント以上の
比較器を使用するが、そのビットが何であるかを判断す
るための必要は無くなる。言葉を変えると、この構成方
法は全ての符号化技術で使用できる。

【００３１】実際、図５の技法は単にアナログ／ディジ
タル変換器２４ｂを取り除くことで任意のバイナリ・デ
ィジタル・ストリームで使用出来る。システムでは遷移
途中の信号レベルに関する詳細な情報を必要としない限
り、このシステムは０および１レベルで信号レベルを精
密に決定できる。

【００３２】本発明の別の実施例が図６に示されてい
る。この実施例は図３に示されているものと類似してお
り、これはゼロを中心とする高精度フラッシュＡＤＣ３
２と＋１と−１との間で切り換えることのできる切換可
能高精度フラッシュＡＤＣ２４とを含む。この実施例は
また粗精度３ビット・フラッシュ・アナログ／ディジタ
ル変換器３２を含み、これは全信号範囲をカバーする。
粗精度ＡＤＣ３２は、大きなエラーが存在する場合、例
えば雑音で生成されたエラーが存在する場合、システム
が情報の全てを完全に喪失しないようにするために含ま
れている。

【００３３】図６の回路はまた奇数マーク・レジスタ３
４と偶数マーク・レジスタ３６とを含む。これらのレジ
スタは最後の非ゼロビットが＋１であったかまたは−１
であったかを記憶するために具備されている。この情報
は粗精度ＡＤＣ３２で決定され、復号回路２６に供給さ
れる。復号回路２６は更にこの情報を切り換え可能ＡＤ
Ｃ２４に戻って供給する。

【００３４】この実施例の中で、復号器２６は６ビット
を出力する。最上位３ビットは粗精度アナログ／ディジ
タル変換器３２から通過され、また最下位３ビットはデ
ィジタル化される信号のレベルに依存してアナログ／デ
ィジタル変換器２２またはアナログ／ディジタル変換器
２４を通して通過される。アナログ／ディジタル変換器
２２または２４のどちらを通過させるかの判断は、粗精
度アナログ／ディジタル変換器３２からの情報を用いて
なされる。

【００３５】図には示されていないが、図６の実施例は
切換可能アナログ／ディジタル変換器２４を、図５に示
されたように２つのアナログ／ディジタル変換器２４ａ
および２４ｂ変換することで修正変更出来る。この例で
は、アナログ／ディジタル変換器２４は３ビットＡＤＣ
だったので、この修正変更は７個の比較器を追加する。
この回路の２８個の比較器は、６３個の比較器を必要と
する全６ビットアナログ／ディジタル変換器よりもかな
り少ない。

【００３６】本発明は多くの方法で修正変更することが
できる。例えば、高精度アナログ／ディジタル変換器２
２および２４、または粗精度アナログ／ディジタル変換
器３２を３ビットよりも多くまたは少なく生成すること
ができる。例えば、３ビット粗精度ＡＤＣ３２および２
つの高精度ＡＤＣ２２および２４を含むシステムは３７
個の比較器のみを使用するが、これでも全６ビットＡＤ
Ｃに比較して４０パーセント以上の改善である。システ
ムの要求に依存して、多くのその他の組み合わせを代わ
りに使用できる。

【００３７】本発明を図示された実施例を参照して説明
してきたが、この説明は制限的に解釈されることを意図
するものでは無い。種々の修正変更および図示された実
施例の組み合わせ、同様に本発明のその他の実施例は当
業者には説明を参照することで明らかであろう。従っ
て、添付の特許請求項はその様な修正変更または実施例
を包含することを意図している。

【００３８】以上の説明に関して更に以下の項を開示す
る。 （１） １つの入力ノードと１の出力ノードを有するア
ナログ／ディジタル変換器であって：第１点を中心とし
て構成されて、１つの入力信号を受け取る第１アナログ
／ディジタル変換器と；第２点を中心として構成され
て、１つの入力信号を受け取る第２アナログ／ディジタ
ル変換器と；第１アナログ／ディジタル変換器の出力に
結合された第１入力と、第２アナログ／ディジタル変換
器の出力に結合された第２入力とを含み、第１アナログ
／ディジタル変換器出力と第２アナログ／ディジタル変
換器出力との間で選択を行う復号器とを含む、前記アナ
ログ／ディジタル変換器。

【００３９】（２） 第１項記載のアナログ／ディジタ
ル変換器において、第２アナログ／ディジタル変換器が
第２点または第３点のいずれかを中心とするように切り
換え可能である、前記アナログ／ディジタル変換器。

【００４０】（３） 第２項記載のアナログ／ディジタ
ル変換器において、第２アナログ／ディジタル変換器が
第２点を中心とするかまたは第３点を中心とするかの判
断が、先に受信された信号値を調べて行われる、前記ア
ナログ／ディジタル変換器。

【００４１】（４） 第１項記載のアナログ／ディジタ
ル変換器において、第１および第２アナログ／ディジタ
ル変換器がｎビット・アナログ／ディジタル変換器を含
み、このアナログ／ディジタル変換器が更に粗精度ｍビ
ット・アナログ／ディジタル変換器を含んで、アナログ
／ディジタル変換器の出力が復号器の出力と粗精度アナ
ログ／ディジタル変換器の出力とで構成されるようにし
ている、前記アナログ／ディジタル変換器。

【００４２】（５） 第１項記載のアナログ／ディジタ
ル変換器が更に、第３点を中心とするように構成された
第３アナログ／ディジタル変換器を含み、この第３アナ
ログ／ディジタル変換器が前記入力信号を受信する、前
記アナログ／ディジタル変換器。

【００４３】（６） 第１項記載のアナログ／ディジタ
ル変換器において、アナログ／ディジタル変換器がハー
ドディスク読み取りチャンネルの１構成部品であり、ア
ナログ／ディジタル変換器の入力ノードがアナログ式イ
コライザの出力に結合されている、前記アナログ／ディ
ジタル変換器。

【００４４】（７） 第６項記載のアナログ／ディジタ
ル変換器において、このアナログ／ディジタル変換器の
出力ノードがビタビ復号器の入力に結合されている、前
記アナログ／ディジタル変換器。

【００４５】（８） アナログ信号をディジタル化する
ための方法であって：第１信号レベルと第２信号レベル
の範囲のアナログ信号を供給し；第１信号レベルと第２
信号レベルの範囲よりも狭い範囲をカバーする、アナロ
グ信号の第１部分をディジタル化する事により第１ディ
ジタル信号を生成し、これもまた第１信号レベルと第２
信号レベルの範囲よりも狭い範囲ではあるが、第１部分
が囲む範囲とは異なる範囲をカバーする、アナログ信号
の第２部分をディジタル化する事により第２ディジタル
信号を生成し、第１ディジタル信号と第２ディジタル信
号との間で選択する、以上を含む前記方法。

【００４６】（９） 第８項記載の方法において、アナ
ログ信号が部分応答符号化信号を含む、前記方法。

【００４７】（１０） 第９項記載の方法において、ア
ナログ信号が＋１，０，または−１のレベルに近くな
り、第１信号ビットが第１非ゼロ符号化信号レベルで符
号化された場合、偶数クロック周期後に受信される次の
非ゼロ信号ビットは第１非ゼロ符号化信号レベルと同一
レベルにはなれないように、前記アナログ信号が符号化
される、前記方法。

【００４８】（１１） 第８項記載の方法において、ア
ナログ信号が部分応答符号化技法を使用して符号化され
ている、前記方法。

【００４９】（１２） 第１１項記載の方法において、
アナログ信号が３つの符号化信号レベルを含む技法を用
いて符号化されている、前記方法。

【００５０】（１３） 第８項記載の方法において、ア
ナログ信号を第１信号レベルと第２信号レベルとの間で
ディジタル化することで粗精度ディジタル信号を生成す
ることを含む、前記方法。

【００５１】（１４） アナログ／ディジタル変換器で
あって：第１信号レベルと第２レベルの範囲のアナログ
信号を受けるためのアナログ入力ノードと；第１信号レ
ベルと第２信号レベルの間のアナログ信号をディジタル
化するように構成された粗精度ｍビットアナログ／ディ
ジタル変換器と；「０」信号レベルを中心とし、「０」
信号レベルの周りのアナログ信号の一部をディジタル化
するように構成された、高精度ｎビット・アナログ／デ
ィジタル変換器と；「＋１」信号レベルまたは「−１」
信号レベルのいずれかを中心とするように切り換え可能
で、「＋１」信号レベルまたは「−１」信号レベルのい
ずれかの周りのアナログ信号の一部をディジタル化する
ように構成された、高精度切換可能ｎビット・アナログ
／ディジタル変換器と；ｎビット・アナログ／ディジタ
ル変換器からアナログ信号の第１ディジタル化部分を受
信し、高精度切換可能ｎビット・アナログ／ディジタル
変換器からアナログ信号の第２ディジタル化部分を受信
し、アナログ信号の第１ディジタル化部分またはアナロ
グ信号の第２ディジタル化部分のいずれかを含む出力信
号を生成する復号器と；粗精度ｍビットアナログ／ディ
ジタル変換器の出力と、復号器からの出力信号とを搬送
するためのディジタル出力ノードとを含む、前記アナロ
グ／ディジタル変換器。

【００５２】（１５） 第１４項記載のアナログ／ディ
ジタル変換器において、アナログ信号がディジタル・デ
ータで符号化されている、前記アナログ／ディジタル変
換器。

【００５３】（１６） 第１４項記載のアナログ／ディ
ジタル変換器において、粗精度アナログ／ディジタル変
換器の出力信号が復号器により、アナログ信号の第１デ
ィジタル化部分とアナログ信号の第２ディジタル化部分
との間での選択に使用される、前記アナログ／ディジタ
ル変換器。

【００５４】（１７） 第１４項記載のアナログ／ディ
ジタル変換器において、粗精度ｍビット・アナログ／デ
ィジタル変換器が３ビット・アナログ／ディジタル変換
器を含み、高精度ｎビット・アナログ／ディジタル変換
器と高精度切換可能ｎビット・アナログ／ディジタル変
換器が共に３ビット・アナログ／ディジタル変換器を含
む、前記アナログ／ディジタル変換器。

【００５５】（１８） アナログ／ディジタル変換器に
おいて、アナログ信号が部分応答最尤符号化技法で符号
化されている、前記アナログ／ディジタル変換器。

【００５６】（１９） ディスク駆動装置用の読み取り
チャンネルであって：可変利得増幅器と；可変利得増幅
器の出力に結合された第１入力を具備したアナログ式イ
コライザと；アナログ式イコライザの出力に結合された
入力を具備し、第１点を中心とする第１アナログ／ディ
ジタル変換器と、第２点を中心とする第２アナログ／デ
ィジタル変換器とを有し、第１および第２アナログ／デ
ィジタル変換器は共に入力信号をアナログ式イコライザ
から受け取り、更に第１アナログ／ディジタル変換器の
出力または第２アナログ／ディジタル変換器の出力のい
ずれかを選択する復号器を含むアナログ／ディジタル変
換器と；アナログ／ディジタル変換器とアナログ式イコ
ライザの第２入力との間に結合された適応論理回路と；
アナログ／ディジタル変換器の出力に結合された入力を
具備する復号器とを含む、前記読み取りチャンネル。

【００５７】（２０） 第１９項記載の読み取りチャン
ネルにおいて、第２アナログ／ディジタル変換器が第２
点または第３点のいずかを中心とするように切換可能で
ある、前記読み取りチャンネル。

【００５８】（２１） 第１９項記載の読み取りチャン
ネルにおいて、第１および第２アナログ／ディジタル変
換器がｎビット・アナログ／ディジタル変換器を含み、
アナログ／ディジタル変換器が更に粗精度ｍビットアナ
ログ／ディジタル変換器を含んで、アナログ／ディジタ
ル変換器の出力が復号器の出力と粗精度アナログ／ディ
ジタル変換器の出力とで構成されるようにしている、前
記読み取りチャンネル。

【００５９】（２２） 第１９項記載のアナログ／ディ
ジタル変換器において、復号器がビタビ復号器を含む、
前記アナログ／ディジタル変換器。

【００６０】（２３） アナログ／ディジタル変換器１
６は第１および第２アナログ／ディジタル変換器２２お
よび２４を含み、これらは共に１つの入力信号を受け取
る。第１アナログ／ディジタル変換器２２は第１信号レ
ベル点を中心とするように構成され、一方第２アナログ
／ディジタル変換器２４は第２信号レベル点を中心とす
るように構成されている。復号器２６は２つのアナログ
／ディジタル変換器２２および２４から入力を受け取
り、第１アナログ／ディジタル変換器２２出力と第２ア
ナログ／ディジタル変換器２４出力の間で選択する。

【図面の簡単な説明】

【図１】図１は本発明のアナログ／ディジタル変換器を
用いた読み取りチャンネルのブロック図である。

【図２】図２ａ−２ｄは纏めて図２と参照されている
が、本発明のアナログ／ディジタル変換器でディジタル
化出来る波形例を示す。

【図３】図３は本発明の第１実施例のアナログ／ディジ
タル変換器を図示する。

【図４】図４は本発明のアナログ／ディジタル変換器を
用いてディジタル化される波形を図示する。

【図５】図５は本発明の第２実施例のアナログ／ディジ
タル変換器を図示する。

【図６】図６は本発明の第３実施例のアナログ／ディジ
タル変換器を図示する。

【符号の説明】

１０ システム １２ 可変利得増幅器 １４ アナログ式イコライザ １６ アナログ／ディジタル変換器 １８ 適応論理回路 ２０ ビタビ復号器 ２２ 第１アナログ／ディジタル変換器 ２４ 第２アナログ／ディジタル変換器 ２６ 復号器

Claims (2)

【特許請求の範囲】
1. 【請求項１】 １つの入力ノードと１の出力ノードを有
   するアナログ／ディジタル変換器であって：第１点を中
   心として構成されて、１つの入力信号を受け取る第１ア
   ナログ／ディジタル変換器と；第２点を中心として構成
   されて、１つの入力信号を受け取る第２アナログ／ディ
   ジタル変換器と；第１アナログ／ディジタル変換器の出
   力に結合された第１入力と、第２アナログ／ディジタル
   変換器の出力に結合された第２入力とを含み、第１アナ
   ログ／ディジタル変換器出力と第２アナログ／ディジタ
   ル変換器出力との間で選択を行う復号器とを含む、前記
   アナログ／ディジタル変換器。
2. 【請求項２】 アナログ信号をディジタル化するための
   方法であって：第１信号レベルと第２信号レベルの範囲
   のアナログ信号を供給し；第１信号レベルと第２信号レ
   ベルの範囲よりも狭い範囲をカバーする、アナログ信号
   の第１部分をディジタル化する事により第１ディジタル
   信号を生成し、 これもまた第１信号レベルと第２信号レベルの範囲より
   も狭い範囲ではあるが、第１部分が囲む範囲とは異なる
   範囲をカバーする、アナログ信号の第２部分をディジタ
   ル化する事により第２ディジタル信号を生成し、 第１ディジタル信号と第２ディジタル信号との間で選択
   する、以上を含む前記方法。