JP2001210721A - 遅延最適化方法 - Google Patents

遅延最適化方法

Info

Publication number
JP2001210721A
JP2001210721A JP2000106038A JP2000106038A JP2001210721A JP 2001210721 A JP2001210721 A JP 2001210721A JP 2000106038 A JP2000106038 A JP 2000106038A JP 2000106038 A JP2000106038 A JP 2000106038A JP 2001210721 A JP2001210721 A JP 2001210721A
Authority
JP
Japan
Prior art keywords
cell
delay
cells
area
path
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000106038A
Other languages
English (en)
Inventor
Satoshi Kishimoto
聡 岸本
Tadashi Fukumoto
義 福本
Takayuki Minemaru
貴行 峯丸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2000106038A priority Critical patent/JP2001210721A/ja
Publication of JP2001210721A publication Critical patent/JP2001210721A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 遅延最適化と再配置配線の繰り返し回数を減
少する。 【解決手段】 スタンダードセル(以下、セルと略す)
の自動配置配線後の遅延値が予め定めた制約の上限値を
越えているパスに対する遅延最適化として、そのパス上
のセルが隣接セルと重ならない場合に、前記セルを駆動
能力の大きいセルに置換する方法や、クリティカルパス
にあるセルを同一論理で駆動能力の大きいセルに置換す
る前処理工程と、置換したセルに隣接するセルに対し
て、同一論理で面積の小さいセルへの置換や配置の移動
を行う後処理工程19を実施する方法を用いる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、ASICの設計手
法として一般によく用いられるスタンダードセルベース
の設計において、スタンダードセルの自動配置配線後に
遅延値が制約値を越えているパスに対して、遅延違反を
修正するための遅延最適化方法に関するものである。
【0002】
【従来の技術】遅延値が制約値を越えているパスに対す
る遅延最適化には、そのパスにあるセルを同一論理で駆
動能力の大きいセルに置換することによって遅延値を制
約値よりも小さくする手法が一般に用いられる。この
時、一般に駆動能力の大きいセルに置換したセルは置換
前のセルよりも面積が大きくなる。
【0003】従って、レイアウトツールでの再配置配線
の際には、置換後のセルと隣接セルとの配置が重複しな
いようにするため、遅延最適化の前後で配置配線の状態
の変化が大きくなる。よって、制約値を満たさないパス
が新たに発生する可能性があり、遅延最適化ならびに再
配置配線の繰り返し回数が増大する。
【0004】この問題を改善するための従来技術とし
て、遅延値が制約値を越えているパスにあるセルを駆動
能力の大きいセルに置換後、その近傍にあるセル(以
下、近傍セルと言う)を経由するパスの遅延値が制約値
よりも小さければ、制約値を越えない程度に近傍セルを
駆動能力の小さい即ち面積の小さいセルに置換する処理
を行って、遅延最適化によって増加した分の面積を相殺
し、遅延最適化ならびに再配置配線の繰り返し回数を減
少することができる技術がある(例えば、特開平7―9
4586号公報)。
【0005】
【発明が解決しようとする課題】しかしながら上記従来
の方法では、近傍セルを経由するパスの遅延値が制約値
よりも大きい場合には遅延最適化が最終的に収束しない
可能性があった。
【0006】本発明は上記従来の問題点を解決するもの
で、その目的は遅延最適化ならびに再配置配線の繰り返
し回数を減少することができる遅延最適化方法を提供す
ることである。
【0007】
【課題を解決するための手段】この目的を達成するため
に本発明の遅延最適化方法として次の5つの方法を提案
する。
【0008】第1の方法では、セルの自動配置配線後の
配線遅延値および配線負荷容量からなる配線遅延情報、
セル配置の座標を示したセル配置情報および同一論理で
駆動能力の異なるセルを各論理セルについて複数個ずつ
揃えたセルライブラリを利用して、遅延値が制約値を越
えているパスより駆動能力を変更して置換するセルを選
択する際に、駆動能力の変更によるセル面積の変化に伴
うセル幅の増分を算出し、前記セルの配置情報及び前記
セルに隣接する隣接セルの配置情報及び前記セルと隣接
セルの面積情報から隣接セル間隔を算出し、前記セル幅
の増分と前記隣接セル間隔との比較結果に基づいて置換
するセルを選択するものである。
【0009】第2の方法では、セルの自動配置配線後の
前記配線遅延情報、前記セル配置情報および前記セルラ
イブラリを利用して、遅延値が制約値を越えているクリ
ティカルパスにある第1のセルを同一論理で駆動能力の
大きい第2のセルに置換する前処理工程と、クリティカ
ルパスの遅延違反を優先的に修正するために、第3のセ
ルを経由するパスの遅延値が制約値を越えているか否か
に関わりなく、第3のセルを同一論理で面積の小さい第
4のセルに置換する後処理工程を備える。
【0010】この工程により、再配置配線時に第2のセ
ルと第4のセルとが重複しないようにセルの配置を変更
する必要がなくなり、配置配線の変動を最小限に抑える
ことができるので、遅延最適化ならびに再配置配線の繰
り返し回数を減少することができる。
【0011】また、第3のセルを面積の小さい第4のセ
ルに置換することで、第4のセルを経由するパスの遅延
値が制約値を越える場合に、そのパスにある第4のセル
以外のセルを駆動能力の大きいセルに置換する後処理工
程を行う。
【0012】第3の方法では、セルの自動配置配線後の
前記配線遅延情報、前記セル配置情報および前記セルラ
イブラリを利用して、前記前処理工程と、クリティカル
パスの遅延違反を優先的に修正するために、第2のセル
に隣接する第3のセルと、第3のセルの近傍にあって第
3のセルよりも面積の小さい第4のセルとの配置場所を
交替する後処理工程を備える。
【0013】この工程により、第2のセルは隣に配置さ
れる第4のセルと重複して配置することがなくなり、配
置配線の変動を最小限に抑えることができるので、遅延
最適化ならびに再配置配線の繰り返し回数を減少するこ
とができる。
【0014】第4の方法では、セルの自動配置配線後の
前記配線遅延情報、前記セル配置情報および前記セルラ
イブラリを利用して、前記前処理工程と、クリティカル
パスの遅延違反を優先的に修正するために、第2のセル
に隣接する第3のセルを、第3のセルの近傍にある空き
領域に移動する後処理工程を備える。
【0015】この工程により、第2のセルに隣接してい
た第3のセルの配置場所に空き領域ができ、配置配線の
変動を最小限に抑えることができるので、遅延最適化な
らびに再配置配線の繰り返し回数を減少することができ
る。
【0016】第5の方法では、セルの自動配置配線後の
前記配線遅延情報、前記セル配置情報および前記セルラ
イブラリを利用して、前記前処理工程と、クリティカル
パスの遅延違反を優先的に修正するために、第2のセル
と第3のセルとが配置する同一行領域にある空き領域を
利用し、第2のセルとある座標点との間にあるセル群を
前記座標点の方向に、セル群同士が重複しないようにず
らす後処理工程を備える。
【0017】この工程により、第2のセルの隣接に、前
記第3のセルとの重複を避けるための空き領域が新たに
でき、配置配線の変動を最小限に抑えることができるの
で、遅延最適化ならびに再配置配線の繰り返し回数を減
少することができる。
【0018】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。
【0019】はじめに、レイアウト設計における遅延最
適化のフローについて、図10を用いて説明する。
【0020】まず、図10に示すように、ネットリスト
45をレイアウトツ−ルに入力してセルの自動配置配線
の工程46を行う。
【0021】その結果から得られる配線遅延値及び配線
負荷容量からなる配線遅延情報47と、セルが配置する
座標を示したセル配置情報48と、同一論理で駆動能力
の異なるセルを各論理セルについて複数個ずつ揃え、か
つ面積・遅延の情報を含んだセルライブラリ49と、タ
イミング制約50とをもとに、全パスの遅延値を算出
し、それぞれのパスの遅延値が仕様で定めた遅延制約を
満たしているかの遅延判定を行う(工程51)。
【0022】その結果、遅延制約を満たしていない遅延
値を持つパスが存在する場合、そのパスの遅延値が遅延
制約を満たすように論理合成ツール等で遅延最適化を行
う(工程52)。
【0023】そして、遅延最適化の工程52の結果とし
て得られた修正ネットリスト53をレイアウトツ−ルに
入力して再配置配線の工程54を行い、再配置配線の工
程54の結果から新たに得られる配線遅延情報47、セ
ル配置情報48をもとに、再度、遅延判定を行う(工程
51)。
【0024】全てのパスの遅延値が遅延制約を満たせば
配置配線の完了となる(工程55)。
【0025】次に、遅延最適化の工程52における本発
明の実施形態に係る5つの遅延最適化方法について説明
する。
【0026】第1の遅延最適化方法として、本発明(請
求項1)の実施形態を述べる。
【0027】図1より、ネットリスト1と、配置配線の
実行により得た配線遅延値および配線負荷容量からなる
配線遅延情報2と、配置配線の実行により得たセル配置
の座標を示したセル配置情報3と、同一論理で駆動能力
の異なるセルを各論理セルについて複数個ずつ揃え、か
つ面積・遅延の情報を含んだセルライブラリ4と、タイ
ミング制約5とを元にセル選択ステップ6にてタイミン
グ制約違反となるパス中からセルの選択を行う。
【0028】面積変化に伴うセル幅の増分算出ステップ
7では、セル選択ステップ6で選択されたセルに対して
セルライブラリ4を参照し、同一論理で駆動能力の変更
によるセルの面積の変化に伴うセル幅の増分d1を算出す
る。
【0029】隣接セル隙間算出ステップ8では、セル配
置情報3、セルの面積情報を含むセルライブラリ4を基
にセル選択ステップ6で選択されたセルと前記セルに隣
接するセルとの間隔d2を算出する。ここで、図2を用い
て隣接セル間隔d2の算出方法を説明する。
【0030】図2において、12、13、14がスタン
ダードセルであり、セル13が選択されたセルであると
する。スタンダードセル13に隣接するスタンダードセ
ル12との間隔s1を求める場合、第一にセルライブラリ
4に含まれるセルの面積情報より、スタンダードセル1
2の横幅w1を求める。
【0031】次にスタンダードセル12とスタンダード
セル13の配置情報から、セル間の距離l1を求める。隣
接セル間隔s1はセル間の距離l1からスタンダードセル1
2の横幅w1を引くことにより求まる。
【0032】同様にして隣接セル間隔s2は、セル間距離
l2とスタンダードセル13の横幅w2差から求まる。スタ
ンダードセル13と隣接するセルとの隣接セル間隔d2は
s1とs2の和である。
【0033】再び図1の説明に戻る。置換可能判定ステ
ップ9においては、セル幅の増分算出ステップ7で得ら
れたd1、隣接セル隙間算出ステップ8で得られたd2から
差分d1-d2を求め、差分d1-d2が正であれば面積の変化に
より隣接セルとの重なりが生じるためにこのセルの置き
換えは行わず、次の置き換え候補となるセルを選択する
ためにセル選択ステップ6に戻る。
【0034】また、差分d1-d2が負あるいは0である場
合、隣接セルとの重なりが発生することなく面積の変更
が可能であるからセル置換ステップ10に進む。セル置
換ステップ10ではセル選択ステップ6で選択されたセ
ルをセル幅の増分算出ステップ7で選択されたセルへの
置き換えを行う。
【0035】そして置換後に、全パスの遅延違反の修正
が完了したかを判定する最適化完了判定を実施する(工
程11)。その結果、全てのパスの遅延違反に対する修
正が完了したと判定された場合、遅延最適化の終了とな
り、図10より、修正したネットリスト53を用いて再
配置配線の工程54を行い、再度、遅延判定(工程5
1)を行うという手順となる。
【0036】以上のように、本実施の形態の遅延最適化
方法では、セル選択ステップ6からセル置換ステップ1
0までの一連の処理を、最適化完了判定(工程11)の
結果、タイミング制約違反となるパスが無くなるまで繰
り返し実行する。
【0037】続いて第2、第3、第4、第5の遅延最適
化方法について、はじめにその共通するフローについ
て、図3を用いて説明する。
【0038】ネットリスト1と、配線遅延情報2と、セ
ルライブラリ4と、タイミング制約5とを用いて、全パ
スの中から、遅延値と制約値との差が最大のパスである
クリティカルパスの選択を行う(工程15)。
【0039】さらに、クリティカルパスにある複数のセ
ルのうちから1つを第1のセルとして選択し(工程1
6)、セルライブラリ4を用いて、選択した第1のセル
を第1のセルと同一論理で第1のセルより駆動能力の大
きい第2のセルに置換する(工程17)。この時、一般
に駆動能力の大きいセルに置換したセルは置換前のセル
よりも面積が大きくなる。
【0040】次に、セル配置情報3を用いて、置換した
第2のセルと第2のセルに隣接する第3のセルとの位置
を比較し、そのまま配置すると仮定した場合、重複して
配置するか否かについての第1の重複判定を行う(工程
18)。第1の重複判定(工程18)は、第2のセルと
第3のセルの配置座標とセルの大きさから判断される。
【0041】その結果、重複してしまう場合、第2のセ
ルと第3のセルとの重複を避けるための後処理工程19
を実施する。なお、重複しないと判定した場合は後処理
工程19を実施しない。
【0042】後処理工程19の終了後、クリティカルパ
スの遅延値が制約値を満たしたかを判定するクリティカ
ルパス遅延判定を実施する(工程20)。
【0043】その結果として遅延値が制約値を越えてい
る場合、再度、クリティカルパスにあるセルの中から、
以前に置換したセル以外のセルを第1のセルとして選択
し(工程16)、本フローを繰り返すことになる。
【0044】また、クリティカルパス遅延判定(工程2
0)の結果、その遅延値が制約値を下回っている場合、
第2のセルを経由するクリティカルパスの遅延の修正が
終わったことになるので、続いて、全パスの遅延違反の
修正が完了したかを判定する最適化完了判定を実施する
(工程11)。
【0045】その結果、遅延違反の修正が未完了なパス
がある場合、再度クリティカルパスの選択を行い(工程
15)、本フローを繰り返す。
【0046】また、最適化完了判定(工程11)の結
果、全てのパスの遅延違反に対する修正が完了したと判
定された場合、遅延最適化の終了となり、図10より、
修正したネットリスト53を用いて再配置配線の工程5
4を行い、再度、遅延判定(工程51)を行うという手
順となる。
【0047】次に、図3の後処理工程19について、第
2、第3、第4、第5の遅延最適化方法ごとに順に説明
する。
【0048】第2の遅延最適化方法として、本発明(請
求項2、請求項3)の実施形態を述べる。
【0049】図4より、まず、クリティカルパスにある
置換した第2のセルに隣接する第3のセルを選択する
(工程21)。選択の手段の一例として、セル配置情報
3を用いて第2のセルの両隣に位置するセルを特定し、
配線遅延情報2を用いて、各セルを経由するパスの遅延
値が制約値と比べて余裕があるほうのセルを第3のセル
として選択する。なお、第3のセルを経由するパスの遅
延値が制約値を越えているか否かは考慮しない。
【0050】次に、選択した第3のセルに対し、セルラ
イブラリ4を用いて、第3のセルと同一論理で第3のセ
ルより面積の小さい第4のセルへの置換を行う(工程2
2)。
【0051】以上の処理を第2のセルと隣接セルとの重
複する面積が相殺するまで実施する。
【0052】なお、第2のセルの両隣接にあるセルを面
積の小さい第4のセルへ置換(工程22)するだけでは
相殺できなかった場合には、両隣接セルから見て第2の
セルと逆方向に位置する隣接セルを第3のセルとして選
択する(工程21)。
【0053】面積の小さい第4のセルへ置換(工程2
2)した後、重複した分の面積の相殺が完了したかを判
断する第2の重複判定を行い(工程23)、相殺が完了
した場合、後処理工程19の終了となり、クリティカル
パス遅延判定を実施する(工程20)。
【0054】以上により、配置配線の変動を最小限に抑
えることができるので、遅延最適化及び再配置配線の繰
り返し回数を減少することができる。
【0055】また、本発明(請求項3)の実施形態を、
図5を用いて説明する。図5は、置換した第4のセルを
経由するパスの遅延値が制約値を越えていると判断され
た場合に対する処理を示したフローである。
【0056】面積の小さい第4のセルに置換した後の第
2の重複判定(工程23)で、駆動能力の大きいものに
置換したクリティカルパスにある第2のセルと第4のセ
ルとの重複する部分の面積の相殺が完了したと判断した
場合、以下の処理を行う。
【0057】まず、置換後の第4のセルを経由するパス
の遅延値を配線遅延情報2、セルライブラリ4を用いて
再計算し、制約値を越えているかの判定を行う(工程2
4)。
【0058】判定の結果、制約値を越えていない場合、
そのパスに対する処理はせず、後処理工程19は終了と
なる。
【0059】しかし、制約値を越えている場合、そのパ
スに対し、面積の小さい第4のセルに置換したことによ
って増加した分の遅延値を計算する(工程25)。
【0060】そして、第4のセルを面積の大きいセルに
置換することを禁止し(工程26)、それ以外の第5の
セルを選択し(工程27)、第5のセルを駆動能力の大
きい第6のセルに置換する(工程28)。
【0061】第4のセルを面積の大きいセルに置換すれ
ば、再びクリティカルパスにある第2のセルと配置の重
複を起すので、置換の対象外となる。
【0062】第6のセルへの置換は、遅延相殺判定(工
程29)によって第4のセルを経由するパスに対する増
加した分の遅延値を小さくできたと判定されるまで実施
する。
【0063】更に、セル配置情報3を用いて、置換した
第6のセルと、第6のセルに隣接するセルとの位置を比
較し、再配置配線時に重複する程度に第6のセルの面積
が大きくなったかの第1の重複判定を行う(工程4)。
【0064】判定の結果、第6のセルと隣接セルが重複
する場合、隣接するセルの中から第7のセルを選択し
(工程30)、面積の小さい第8のセルに置換(工程3
1)する。置換した第8のセルを経由するパスに対して
遅延値の再計算を行い、遅延値が制約値を越えている場
合、そのパスに対して、第8のセル以外のセルを駆動能
力の大きいセルに置換する。
【0065】このように、駆動能力の大きいセルに置換
した後、隣接するセルを、面積を小さくすることによっ
てそのパスの遅延値が増加することに対して、以上に示
した一連の処理を実施する。
【0066】結果として、クリティカルパスの遅延最適
化によって発生する他のパスの遅延値の増加を防ぐこと
ができる。また、配置配線の変動を最小限に抑えること
ができるので、遅延最適化ならびに再配置配線の繰り返
し回数を減少することができる。
【0067】次に、第3の遅延最適化方法として、本発
明(請求項4)の実施形態を、図6を用いて説明する。
【0068】まず、駆動能力の大きいものに置換した第
2のセルに隣接する第3のセルを選択する(工程3
2)。選択の手段の一例として、セル配置情報3を用い
て第2のセルの両隣に位置するセルを特定し、配線遅延
情報2を用いて、各セルを経由するパスの遅延値が制約
値と比べて余裕があるほうのセルを第3のセルとして選
択する。
【0069】続いて、第3のセルとの配置場所を交替す
る第4のセルを選択する(工程33)。第4のセルを選
択する手段の一例として、まず、第3のセルよりも面積
の小さいセルを第1条件として選択する。
【0070】次にその中から、セル配置情報3を用い
て、第3のセルからの距離差が設定したあるしきい値の
範囲内にあるセルを第2条件として選択する。
【0071】更にその中から、配線遅延情報2、セルラ
イブラリ4を用いて、遅延値が、制約値と比べて最も余
裕のあるパスにあるセルを第3条件とし、これらの条件
に該当したセルを第4のセルとして選択する(工程3
3)。
【0072】次に、第3のセルと第4セルとの配置場所
を交替する(工程34)。以上の処理を、第2の重複判
定(工程23)によって第2のセルへの置換処理で重複
した分の面積の相殺が完了するまで実施し、重複面積の
相殺が完了した時点で後処理工程19の終了となる。
【0073】なお、第2のセルの両隣接にあるセルのみ
で面積を相殺できなかった場合は、両隣接セルから見て
第2のセルと逆方向にある隣接するセルを第3のセルと
して選択する(工程32)。
【0074】以上の方法によって、配置配線の変動を最
小限に抑えることができるので、遅延最適化ならびに再
配置配線の繰り返し回数を減少することができる。
【0075】次に、第4の遅延最適化方法として、隣接
セルを近傍の空き領域に移動することによる遅延最適化
に関して、本発明(請求項5)の実施形態を、図7を用
いて説明する。
【0076】まず、置換した第2のセルに隣接する第3
のセルを選択する(工程35)。選択の手段の一例とし
て、セル配置情報3を用いて第2のセルの両隣に位置す
るセルを特定し、配線遅延情報2を用いて、各セルを経
由するパスの遅延値が制約値と比べて余裕があるほうの
セルを第3のセルとして選択する。
【0077】続いて、選択した第3のセルの近傍にあ
り、かつ第3のセルの面積以上の空き領域を選択する
(工程36)。
【0078】選択手段の一例として、まず、あるしきい
値を設定し、セル配置情報3を用いて、第3のセルから
の距離差がしきい値の範囲内にある空き領域を第1条件
として選択する。
【0079】次に、セル配置情報3を用いて、第3のセ
ルの面積と、第2のセルと第3のセルとの重複部分の面
積との和以上の面積を持つ空き領域を第2条件とし、第
3のセルとの配置の距離差が最短である第3の条件に該
当した空き領域を選択する(工程36)。
【0080】そして、選択した空き領域へ第3のセルを
移動する(工程37)。この処理によって、第2のセル
の隣に空き領域ができるので、配置の重複を避けること
ができ、配置配線の変動を最小限に抑えることができる
ので、遅延最適化ならびに再配置配線の繰り返し回数を
減少することができる。
【0081】次に、第5の遅延最適化方法として、第2
のセルに対し、同一行領域にある空領域を利用する遅延
最適化方法に関して、本発明(請求項6)の実施形態
を、図8を用いて説明する。
【0082】置換した第2のセルと、第2のセルと配置
の重複する第3のセルとが並ぶ左右の方向にあるセルの
配置領域(同一行領域)に対して、第2のセルを始点と
して一定方向に空き領域を探索する(工程38)。
【0083】その探索方向を選択(工程38)する手段
の一例として、セル配置情報3を用いて、左右の方向別
に、一方向に探索した空き領域の面積を順に加算する
(工程39)。
【0084】空き領域の総面積が第2のセルと第3のセ
ルとの重複面積以上になった時点で探索をやめる。その
時点の空き領域の座標が、第2のセルに近いほうの方向
を空き領域の探索方向として選択する(工程38)。
【0085】次に、第2セルと、最後に探索した空き領
域までの間にある複数個のセルの配置場所を、第2のセ
ルの配置場所と反対の方向にセル同士が重複しないよう
にずらす(工程40)。
【0086】この処理を第2の重複判定(工程23)に
よって重複した分の面積の相殺が完了するまで実施し、
重複面積の相殺が完了した時点で後処理工程19の終了
となる。
【0087】この方法によって、第2のセルと第3のセ
ルとの配置の重複を避けることができ、配置配線の変動
を最小限に抑えることができるので、遅延最適化ならび
に再配置配線の繰り返し回数を減少することができる。
【0088】尚、以上の各方法を組み合わせて後処理工
程19を行ってもよい。その一実施形態として、第4、
第5の遅延最適化方法の組合せによる後処理工程を、図
9を用いて説明する。
【0089】置換した第2のセルと、第2のセルと配置
の重複する第3のセルとの同一行領域に対して、空き領
域の総面積を計算する(工程41)。
【0090】次に、空き領域の総面積が、第2のセルと
第3のセルの重複する部分の面積よりも大きいかを判定
する(工程42)。
【0091】判定の結果、空き領域の総面積のほうが大
きい場合、同一行領域にある空き領域の探索方向を選択
し(工程38)、第2セルと探索した空き領域までの間
にある複数個のセルの配置場所を、第2のセルの配置場
所と反対の方向にセル同士が重複しないようにずらす
(工程40)。
【0092】また、空き領域の総面積のほうが小さい場
合、第2のセルが配置する同一行領域にある第2のセル
以外のセルを経由するパスのうち、一例として、遅延値
が制約値に対して最も余裕のあるパスにある第4のセル
を選択し(工程43)、第2のセルおよび第4のセルが
配置される同一行領域以外の近傍の空き領域へ移動する
(工程44)。
【0093】そして、再度、第2のセルと重複する第3
のセルとの同一行領域に対して、空き領域の総面積を計
算し(工程41)、以下同様の処理を繰り返す。
【0094】この方法によって、第2のセルの隣に空き
領域ができるので、セル同士の重複を避けることがで
き、さらに配置配線の変動を最小限に抑えることができ
るので、遅延最適化ならびに再配置配線の繰り返し回数
を減少することができる。
【0095】
【発明の効果】以上のように本発明によれば、タイミン
グ制約の上限を越えているパス上のセルおよびクリティ
カルパスの近傍に位置するセルに対して、遅延最適化前
後の配置配線の変動を最小限にとどめることができる。
【0096】これにより、遅延最適化前後での再配置配
線の繰り返し回数を減少することができる。
【図面の簡単な説明】
【図1】本発明(請求項1)の一実施形態における遅延
最適化方法の第1の方法としての最適化処理手順を示す
フロー図
【図2】本実施形態における隣接セル間隔を算出する方
法を示す図
【図3】本発明の実施形態における遅延最適化方法の第
2、第3、第4、第5の方法としての遅延最適化手順を
示すフロー図
【図4】本発明(請求項2)の一実施形態における遅延
最適化方法の第2の方法としての後処理工程を示すフロ
ー図
【図5】(a)〜(c)本発明(請求項3)の一実施形態
における遅延最適化方法の第2の方法としての後処理工
程を示すフロー図
【図6】本発明の一実施形態における遅延最適化方法の
第3の方法としての後処理工程を示すフロー図
【図7】本実施形態における遅延最適化方法の第4の方
法としての後処理工程を示すフロー図
【図8】(a)本実施形態における遅延最適化方法の第
5の方法としての後処理工程を示すフロー図 (b)セルをずらす前後の状態を示す図
【図9】本実施形態における遅延最適化方法の第4、第
5の方法としての後処理工程を示すフロー図
【図10】従来のレイアウト設計における配置配線の完
了までのフロー図
【符号の説明】
1 ネットリスト 2 配線遅延情報 3 セル配置情報 4 論理合成用セルライブラリ 5 タイミング制約 6 セル選択ステップ 7 面積変換に伴うセル幅の増分算出ステップ 8 隣接セル隙間算出ステップ 9 置換可能判定ステップ 10 セル置換ステップ 11 最適化完了判定ステップ 12〜14 スタンダードセル 15 クリティカルパスの選択 16 第1のセルの選択 17 第2のセルへの置換 18 第1の重複判定 19 後処理工程 20 クリティカルパス遅延判定 21 第3のセルの選択 22 第4のセルへの置換 23 第2の重複判定 24 隣接パス遅延判定 25 増加遅延値の計算 26 第4のセルの置換禁止 27 第5のセルの選択 28 第6のセルへの置換 29 遅延相殺判定 30 第7のセルの選択 31 第8のセルへの置換 32 第3のセルの選択 33 第4のセルの選択 34 配置場所の交替 35 第3のセルの選択 36 空き領域の選択 37 第3のセルの空き領域への移動 38 探索方向の選択 39 左右探索方向への空き領域面積の加算 40 セルをずらす 41 空き領域総和計算 42 第3の重複判定 43 第4のセル選択 44 他行の空き領域への第4のセル移動 45 ネットリスト 46 自動配置配線 47 配線遅延情報 48 セル配置情報 49 セルライブラリ 50 タイミング制約 51 遅延判定 52 遅延最適化 53 修正ネットリスト 54 再自動配置配線 55 配置配線の完了
───────────────────────────────────────────────────── フロントページの続き (72)発明者 峯丸 貴行 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Fターム(参考) 5B046 AA08 BA04 JA02 JA03 KA06 5F038 CA03 CD05 CD09 5F064 AA04 DD02 DD03 DD07 DD18 DD24 EE02 EE47 HH06

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】スタンダードセル(以下、セルと言う)の
    自動配置配線後に、遅延値が予め定めた制約の上限値
    (以下、制約値と言う)を越えているパスに対する遅延
    最適化を行うため、配置配線情報及び、同一論理で駆動
    能力の異なるセルを各論理セルについて複数個ずつ揃え
    た論理合成用スタンダードセルライブラリ(以下、セル
    ライブラリと言う)を使用して同一論理同士のセルの置
    換を行う場合に、 駆動能力の変更によるセル面積の変化に伴うセル幅の増
    分を算出し、前記セルの配置情報及び前記セルに隣接す
    る隣接セルの配置情報及び前記セルと隣接セルの面積情
    報から隣接セル間隔を算出し、前記セル幅の増分と前記
    隣接セル間隔との比較結果に基づいて置換するセルを選
    択する遅延最適化方法。
  2. 【請求項2】セルの自動配置配線後に、遅延値が制約値
    を越えているパスに対する遅延最適化を行うため、配置
    配線情報及び、同一論理で駆動能力の異なるセルを各論
    理セルについて複数個ずつ揃えたセルライブラリを使用
    して同一論理同士のセルの置換を行う場合に、 制約値との差が最大である遅延値をもつパス(以下、ク
    リティカルパスと言う)にある第1のセルを前記第1の
    セルより駆動能力の大きい第2のセルに置換する前処理
    工程と、 前記第2のセルと前記第2のセルに隣接する第3のセル
    との配置の重複を避けるために、前記第3のセルを経由
    するパスの遅延値が制約値を越えているか否かに関わり
    なく、前記第3のセルを前記第3のセルより面積の小さ
    い第4のセルに置換する後処理工程とを備えた遅延最適
    化方法。
  3. 【請求項3】置換した前記第4のセルを経由するパスの
    遅延値が制約値を越えている場合に、前記第4のセルを
    前記第4のセルより面積の大きいセルに置換することを
    禁止し、 前記第4のセルを経由するパスにあるセルのうち、前記
    第4のセル以外のセルをそのセルより駆動能力の大きい
    セルに置換する後処理工程を備えた請求項2記載の遅延
    最適化方法。
  4. 【請求項4】セルの自動配置配線後に、遅延値が制約値
    を越えているパスに対する遅延最適化を行うため、配置
    配線情報及び、同一論理で駆動能力の異なるセルを各論
    理セルについて複数個ずつ揃えたセルライブラリを使用
    して同一論理同士のセルの置換を行う場合に、 クリティカルパスにある第1のセルを前記第1のセルよ
    り駆動能力の大きい第2のセルに置換する前処理工程
    と、 前記第2のセルと前記第2のセルに隣接する第3のセル
    との配置の重複を避けるために、前記第3のセルと前記
    第3のセルの近傍にあって前記第3のセルの面積よりも
    小さい第4のセルとの配置場所を交替する後処理工程と
    を備えた遅延最適化方法。
  5. 【請求項5】セルの自動配置配線後に、遅延値が制約値
    を越えているパスに対する遅延最適化を行うため、配置
    配線情報及び、同一論理で駆動能力の異なるセルを各論
    理セルについて複数個ずつ揃えたセルライブラリを使用
    して同一論理同士のセルの置換を行う場合に、 クリティカルパスにある第1のセルを前記第1のセルよ
    り駆動能力の大きい第2のセルに置換する前処理工程
    と、 前記第2のセルと前記第2のセルに隣接する第3のセル
    との配置の重複を避けるために、前記第3のセルを、近
    傍にあってセルが配置されていない領域(以下、空き領
    域と言う)に移動する後処理工程とを備えた遅延最適化
    方法。
  6. 【請求項6】セルの自動配置配線後に、遅延値が制約値
    を越えているパスに対する遅延最適化を行うため、配置
    配線情報及び、同一論理で駆動能力の異なるセルを各論
    理セルについて複数個ずつ揃えたセルライブラリを使用
    して同一論理同士のセルの置換を行う場合に、 クリティカルパスにある第1のセルを前記第1のセルよ
    り駆動能力の大きい第2のセルに置換する前処理工程
    と、 前記第2のセルと前記第2のセルに隣接する第3のセル
    との配置の重複を避けるために、前記第2のセルと前記
    第3のセルとが並ぶ左右の方向にあるセルの配置領域
    (以下、同一行領域と言う)のうち、前記第2のセルを
    始点として一定方向に探索した空き領域の総面積が、前
    記第2のセルと前記第3のセルとの重複する面積以上に
    なる座標点を算出し、前記第2のセルと前記座標点との
    間にあるセル群の配置を、前記座標点の方向にセル群同
    士が重複しないようにずらす後処理工程とを備えた遅延
    最適化方法。
JP2000106038A 1999-04-19 2000-04-07 遅延最適化方法 Pending JP2001210721A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000106038A JP2001210721A (ja) 1999-04-19 2000-04-07 遅延最適化方法

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP11072499 1999-04-19
JP32403699 1999-11-15
JP11-110724 1999-11-15
JP11-324036 1999-11-15
JP2000106038A JP2001210721A (ja) 1999-04-19 2000-04-07 遅延最適化方法

Publications (1)

Publication Number Publication Date
JP2001210721A true JP2001210721A (ja) 2001-08-03

Family

ID=27311797

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000106038A Pending JP2001210721A (ja) 1999-04-19 2000-04-07 遅延最適化方法

Country Status (1)

Country Link
JP (1) JP2001210721A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007003997A (ja) * 2005-06-27 2007-01-11 Toshiba Corp パターン作成方法、データ処理方法、半導体装置製造方法及びデータ処理プログラム
JP2010205145A (ja) * 2009-03-05 2010-09-16 Renesas Electronics Corp 回路設計支援装置、回路設計支援方法及び回路設計支援プログラム
JP2011039925A (ja) * 2009-08-17 2011-02-24 Fujitsu Ltd 回路設計支援方法、回路設計支援装置および回路設計支援プログラム
US9830415B2 (en) 2014-08-22 2017-11-28 Samsung Electronics Co., Ltd. Standard cell library, method of using the same, and method of designing semiconductor integrated circuit

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007003997A (ja) * 2005-06-27 2007-01-11 Toshiba Corp パターン作成方法、データ処理方法、半導体装置製造方法及びデータ処理プログラム
JP4713962B2 (ja) * 2005-06-27 2011-06-29 株式会社東芝 パターン作成方法及び半導体装置製造方法
JP2010205145A (ja) * 2009-03-05 2010-09-16 Renesas Electronics Corp 回路設計支援装置、回路設計支援方法及び回路設計支援プログラム
JP2011039925A (ja) * 2009-08-17 2011-02-24 Fujitsu Ltd 回路設計支援方法、回路設計支援装置および回路設計支援プログラム
US9830415B2 (en) 2014-08-22 2017-11-28 Samsung Electronics Co., Ltd. Standard cell library, method of using the same, and method of designing semiconductor integrated circuit

Similar Documents

Publication Publication Date Title
Pan et al. FastRoute 2.0: A high-quality and efficient global router
Pan et al. FastRoute: A step to integrate global routing into placement
US20060281221A1 (en) Enhanced routing grid system and method
US8677292B2 (en) Cell-context aware integrated circuit design
Chen et al. Integrated floorplanning and interconnect planning
US6857107B2 (en) LSI layout method and apparatus for cell arrangement in which timing is prioritized
JPH09293094A (ja) レイアウト設計装置
JP2001210721A (ja) 遅延最適化方法
JP2007193671A (ja) 半導体集積回路のセル配置プログラム
US20170206286A1 (en) Resource aware method for optimizing wires for slew, slack, or noise
CN116738925B (zh) 一种fpga详细布局方法及系统
CN106650137B (zh) 一种加速标准单元增量布局合理化的方法
JP2570595B2 (ja) 最適スタンダードセル選択方法
Daboul et al. Global interconnect optimization
JP3144392B2 (ja) 半導体集積回路の設計方法及び設計装置
WO2022225680A1 (en) Autoplacement of superconducting devices
JP2904270B2 (ja) クロストークエラー抑制方式
CN113723711B (zh) 一种全局布线中针对单元移动的位置预测方法
US10606976B2 (en) Engineering change order aware global routing
JP2000020567A (ja) 回路修正方法
JP2001267429A (ja) レイアウト設計装置およびレイアウト設計方法
JP3135058B2 (ja) Lsiレイアウト設計方法および装置、並びにセルライブラリ
JP2003091567A (ja) レイアウト設計方法
Chernoy et al. On the performance of Dijkstra’s third self-stabilizing algorithm for mutual exclusion and related algorithms
JP2013003944A (ja) ホールドエラー修正方法、ホールドエラー修正装置及びホールドエラー修正プログラム