JP2001188744A - マイクロコンピュータ装置 - Google Patents

Abstract

(57)【要約】 【課題】 制御用ＣＰＵボードの通信用のソフトウエア
を全く変更することなく、シリアルポート経由と共有メ
モリ経由との両方の通信を可能にする。 【解決手段】 制御用ＣＰＵボード１１はパソコン１２
の拡張バススロット１４に装着され、パソコン１２のＣ
ＰＵ１７側からもアクセス可能な共有メモリ１３を有す
る。制御用ＣＰＵボード１１側のＣＰＵ１５は、シリア
ル通信ハードウエア３０を介する通信を、割込処理２７
によって行う。割込処理２７では、共有メモリ１３上に
確保されるバッファ２０に蓄積される情報を利用する。
送信処理２８および受信処理２９では、バッファ２０に
蓄積される情報に対する処理を行う。パソコン１２側か
ら共有メモリ１３のバッファ２０に対して直接情報の蓄
積を行っても、制御用ＣＰＵボード１１側に割込処理２
７による場合と同様な送信処理２８および受信処理２９
を行わせることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、各種産業用機械な
どの制御のために用いられるマイクロコンピュータ装置
に関する。

【０００２】

【従来の技術】マイクロコンピュータ装置は、パーソナ
ルコンピュータなどに組込まれて、キーボードやマウス
などに基づく入力と、ディスプレイやプリンタなどによ
る出力とを用いるマンマシンインターフェイス（ＭＭ
Ｉ）を介しての情報処理などに用いられるばかりではな
く、制御用ＣＰＵボードのような形態で、広く産業用の
各種制御にも用いられている。制御用ＣＰＵボードで
は、使用目的に応じて作成されるプログラムを不揮発性
のＲＯＭやＰＲＯＭなどのプログラムメモリに格納して
おいて、格納されたプログラムを読出しながら制御処理
などが行われる。

【０００３】一般に、プログラムなどのソフトウエア
は、ごく短くて簡単な場合を除き、最初に作成した状態
のままでは完成しない。プログラムの複雑性が増すと、
検討が不充分な箇所が判明したり、予期しない条件の組
合わせで不具合が発生したりする可能性が高いからであ
る。さらに、各種制御用の用途では、制御対象となる機
械装置側からの制約条件も加わるので、プログラムが最
初から最適な条件で動作する可能性は極めて小さい。し
たがって、制御用ＣＰＵボードなどの開発の過程では、
一旦プログラムを作成した後、実際に動作させながらプ
ログラムを改良していく必要がある。

【０００４】従来、制御装置では専用の制御用ＣＰＵボ
ードを用いて制御用のプログラムを実行していたが、パ
ーソナルコンピュータの普及に伴い、パーソナルコンピ
ュータの優れたマンマシンインターフェイスや拡張性
と、制御用ＣＰＵボードの実時間とを組合せて制御シス
テムを構築することが一般的になってきている。

【０００５】制御用ＣＰＵボードは、一般的に、シリア
ルポートを介して動作状態を示す内部情報をホストコン
ピュータ装置に入出力するモニタの機能を備えている。
パーソナルコンピュータに制御用ＣＰＵボードを装着し
た構成の制御装置でも、パーソナルコンピュータのシリ
アルポートと制御用ＣＰＵボードのシリアルポートを接
続することで、制御用ＣＰＵボードの内部状態をパーソ
ナルコンピュータでモニタすることができる。

【０００６】一方で、制御用ＣＰＵボードは、パーソナ
ルコンピュータの拡張バスを介して情報交換が可能であ
り、拡張バス経由で制御用ＣＰＵボードの内部状態をモ
ニタできる仕組みがあれば、パーソナルコンピュータの
シリアルポートも制御用ＣＰＵボードのシリアルポート
も使用する必要がなくなる。

【０００７】しかしながら、制御用ＣＰＵボードは、ボ
ード単体の動作確認時には、シリアルポートを介しての
デバッグ作業が必要であり、シリアルポートを備えてお
く必要がある。

【０００８】シリアルインターフェイスを備えて、動作
モニタが可能な制御用ＣＰＵボードでは、制御の複雑さ
を避け、かつ動作が安定するように、ホストコンピュー
タ装置の拡張バススロットのコネクタに装着可能であっ
ても、ホストコンピュータ装置とシリアルインターフェ
イスを介して接続し、シリアルインターフェイスから動
作モニタ用の指令を受けるように構成される。

【０００９】図６は、制御用ＣＰＵボード１を、パーソ
ナルコンピュータ（以下、「パソコン」と略称する）２
をホストコンピュータ装置として接続し、動作のモニタ
などを行う一般的な構成を示す。パソコン２は、シリア
ルポート３や拡張バススロット４を備え、制御用ＣＰＵ
ボード１は拡張バススロット４に装着される。制御用Ｃ
ＰＵボード１は、シリアルポート５を備え、シリアルケ
ーブル６を介してパソコン２のシリアルポート３と接続
することによって、制御用ＣＰＵボード１の単体での動
作確認、パソコン２のソフトウエアが起動していない状
態での制御用ＣＰＵボード１の内部状態のモニタなどを
行うことができる。また、制御用ＣＰＵボード１は、パ
ソコン２の拡張バススロット４から離れた状態で、シリ
アルポート５を介しての動作モニタも可能である。

【００１０】

【発明が解決しようとする課題】図６に示すようにパソ
コン２の拡張バススロット４に装着しての動作モニタな
どが可能な制御用ＣＰＵボード１は、パソコン２の周辺
機器の１つとして動作し、制御用ＣＰＵボード１とパソ
コン２との間の情報交換のために、制御用ＣＰＵボード
１の基板上には共有メモリが備えられ、制御用ＣＰＵボ
ード１内部のＣＰＵと、パソコン２のＣＰＵとからアク
セスが可能なように構成されていることが多い。共有メ
モリが備えられているときには、共有メモリ経由で制御
用ＣＰＵボード１とパソコン２との間の通信を行えば、
シリアルポート３，５およびシリアルケーブル６を介す
る通信は不要となる。特に、パソコン２の拡張バススロ
ット４に装着した状態で最終目的に使用するような場合
には、制御用ＣＰＵボード１にはシリアルポート５を設
けないようにする方が、コスト低減とともに、パソコン
２のシリアルポート３を他の用途のために空けておくこ
とができ、またシリアルケーブル６を介して接続する手
間も省くことができる。

【００１１】ただし、制御用ＣＰＵボード１からシリア
ルポート５を省くことに伴って、プログラムの変更の必
要があるとすれば、プログラムの変更に伴って予期しな
い動作の不具合が発生する可能性がある。このため、制
御用ＣＰＵボード１単体での動作確認などのためには、
シリアルポート３，５およびシリアルケーブル６を経由
しての通信手段も残しておく必要がある。シリアルポー
トが除去された後でデバッグなどを行うのは非常に困難
となるからである。共有メモリを備える制御用ＣＰＵボ
ード１がホストコンピュータ装置としてのパソコン２と
通信するためにシリアルポート経由で行うか共有メモリ
経由で行うかは、制御用ＣＰＵボード１の使用状況に依
存するために、制御用ＣＰＵボード１側での通信用のソ
フトウエアを全く変更することなく、どちらにも対応可
能にすることが望まれる。

【００１２】本発明の目的は、シリアルポートなどの外
部入出力ポートを用いる入出力処理と、共有メモリを介
する入出力処理とを、同一のプログラムによって実行す
ることができるマイクロコンピュータ装置を提供するこ
とである。

【００１３】

【課題を解決するための手段】本発明は、予め作成され
ているプログラムに従って、割込み処理による入出力を
伴う処理を実行するマイクロコンピュータ装置におい
て、プログラムの実行を行うＣＰＵと、該ＣＰＵが割込
み処理で入出力を行い、入出力の対象となる情報を蓄積
するバッファを設け、バッファへの情報の蓄積状態に基
づいて、該情報についての処理を、割込み可能な状態で
実行するように予め作成されているプログラムが格納さ
れるプログラムメモリと、該ＣＰＵおよび他のＣＰＵか
らアクセス可能で、プログラムメモリに格納されるプロ
グラムで入出力の対象となる情報を蓄積するバッファが
設けられる共有メモリとを含むことを特徴とするマイク
ロコンピュータ装置である。

【００１４】本発明に従えば、マイクロコンピュータ装
置は、ＣＰＵとプログラムメモリと共有メモリとを含
む。ＣＰＵは、プログラムメモリに予め作成されて格納
されているプログラムに従って、割込み処理による入出
力を伴う処理と、入出力の対象となる情報を共有メモリ
に設けられるバッファに蓄積する処理と、バッファへの
情報の蓄積状態に基づいて状態についての処理を割込み
可能な状態で実行する。割込みの入出力に基づいてバッ
ファに情報が蓄積されても、共有メモリへのアクセスで
バッファに情報が蓄積されても、情報の処理については
同様に行うことができる。共有メモリ経由の通信と割込
みに基づく入出力とを同等に行うことができるので、プ
ログラムの開発時には割込みに基づく入出力機能を用
い、プログラムの完成時には共有メモリを介する通信を
行うようにすれば、途中でのプログラムの変更なく割込
みに基づく入出力機能のハードウエアを削除し、コスト
低減を図ることもできる。

【００１５】また本発明で前記ＣＰＵ、前記プログラム
メモリおよび前記共有メモリは、ホストコンピュータ装
置の拡張バススロット用のコネクタに着脱可能な回路基
板上に実装され、前記他のＣＰＵとして、ホストコンピ
ュータ装置のＣＰＵが該拡張バススロット用のコネクタ
を介して、該共有メモリにアクセス可能であることを特
徴とする。

【００１６】本発明に従えば、ホストコンピュータ装置
の拡張バススロット用のコネクタに回路基板を装着すれ
ば、ホストコンピュータ装置のＣＰＵが拡張バススロッ
ト用のコネクタを介して共有メモリに対する読出しや書
込みが可能となり、ＣＰＵは共有メモリ上のバッファに
書込まれる情報に基づいて処理を行うことができる。

【００１７】また本発明で前記ＣＰＵと前記他のＣＰＵ
とは、同一の回路基板上に実装されてマルチＣＰＵシス
テムを構成することを特徴とする。

【００１８】本発明に従えば、複数のＣＰＵでマルチＣ
ＰＵシステムを構成する場合に、各ＣＰＵ毎に入出力用
のポートを設ける必要がなく、入出力用のポートは複数
のＣＰＵ間で共有し、ＣＰＵ間での情報は共有メモリを
介して伝達して、プログラムを変えることなく外部入出
力用のポートを減らして低価格化を図ることができる。

【００１９】また本発明で前記バッファは、前記共有メ
モリ上の予め定めるアドレス範囲に設定されるリングバ
ッファであり、該リングバッファに情報を蓄積するＣＰ
Ｕが、情報の書込み後、次に情報の書込みを開始すべき
アドレスを設定し、他のＣＰＵからは設定内容の参照の
みが可能な書込ポインタと、該他のＣＰＵが、該リング
バッファに蓄積された情報を読出した後、次に情報の読
出しを開始すべきアドレスを設定し、該情報の蓄積を行
うＣＰＵからは設定内容の参照のみが可能な読出ポイン
タとを備えることを特徴とする。

【００２０】本発明に従えば、共有メモリ上の予め定め
るアドレス範囲に設定されるリングバッファには、書込
ポインタと読出ポインタとが備えられる。書込ポインタ
には、ＣＰＵによるリングバッファへの書込によって情
報を蓄積する際に、情報を蓄積するＣＰＵから次に情報
の書込みを開始すべきアドレスが設定され、他のＣＰＵ
からは設定内容の参照のみが可能となる。読出ポインタ
には、他のＣＰＵがリングバッファから蓄積された情報
を読出した後に、次に情報の読出しを開始すべきアドレ
スが設定される。リングバッファへの情報の書込みと情
報の読出しとは、書込ポインタおよび読出ポインタを用
いての情報の書込みと読出しとで、共有メモリを用いる
通信を円滑かつ確実に行うことができる。なお、１つの
リングバッファに対して、プログラム処理用と割込処理
用との２つの読出ポインタを設けることによって、共有
メモリへのアクセスによる入出力と割込みによる入出力
とを、円滑に並行して行うことができる。

【００２１】

【発明の実施の形態】図１は、本発明の実施の一形態と
しての制御用ＣＰＵボード１１の概略的な構成を示す。
図１（ａ）は、制御用ＣＰＵボード１１をパソコン１２
に装着している場合の概略的な電気的構成を示し、図１
（ｂ）は制御用ＣＰＵボード１１とパソコン１２との通
信に関連する機能的な構成を示す。図１（ａ）に示すよ
うに、制御用ＣＰＵボード１１は、パソコン１２からも
アクセス可能な共有メモリ１３を備える。共有メモリ１
３を備える制御用ＣＰＵボード１１は、パソコン１２の
拡張バススロット１４に装着して動作させることができ
る。制御用ＣＰＵボード１１上には、ＣＰＵ１５やプロ
グラムメモリ１６も設けられ、ＣＰＵ１５はプログラム
メモリ１６に予め格納されているプログラムに従って各
種制御動作を行う。パソコン１２側にも、ＣＰＵ１７が
設けられ、大容量のメインメモリ１８やシリアルポート
１９を備えている。共有メモリ１３上には、制御用ＣＰ
Ｕボード１１側のＣＰＵ１５と、パソコン１２側のＣＰ
Ｕとの間の通信用のバッファ２０が設けられる。

【００２２】図１（ｂ）に示すように、バッファ２０と
しては、送信用リングバッファ２１および受信用リング
バッファ２２が設けられる。送信用リングバッファ２１
は、制御用ＣＰＵボード１１からパソコン１２側への通
信に用いられ、受信用リングバッファ２２はパソコン１
２から制御用ＣＰＵボード１１側への通信に用いられ
る。送信用リングバッファ２１に蓄積される情報へのア
クセスは、送信バッファ書込ポインタ２３および送信バ
ッファ読出ポインタ２４，２４ａにそれぞれ設定される
ポインタの示すアドレスに基づいて行われる。本実施形
態では、１つの送信用リングバッファ２１が２つの送信
バッファ読出ポインタ２４，２４ａを有する。受信用リ
ングバッファ２２への情報の蓄積のために、受信バッフ
ァ書込ポインタ２５および受信バッファ読出ポインタ２
６も設けられる。送信用リングバッファ２１、受信用リ
ングバッファ２２とともに、送信バッファ書込ポインタ
２３、送信バッファ読出ポインタ２４ａ、受信バッファ
読出ポインタ２６も、共有メモリ１３上に設定され、制
御用ＣＰＵボード１１側からは勿論パソコン１２側から
もアクセス可能である。ただし、送信バッファ読出ポイ
ンタ２４は、共有メモリ１３に設ける必要はない。

【００２３】制御用ＣＰＵボード１１上のＣＰＵ１５
は、プログラムメモリ１６に予め格納されているプログ
ラムに従って、割込み処理２７、送信処理２８および受
信処理２９を行う。割込み処理２７は、ＲＳ−２３２Ｃ
などに適合するシリアル通信ハードウエア３０を介する
入出力処理を制御する。送信処理２８および受信処理２
９は、送信用リングバッファ２１または受信用リングバ
ッファ２２の情報の蓄積状態に応じて行われる。情報の
蓄積状態は、送信バッファ書込ポインタ２３、送信バッ
ファ読出ポインタ２４，２４ａ、受信バッファ書込ポイ
ンタ２５および受信バッファ読出ポインタ２６に基づい
て判断される。パソコン１２側のＣＰＵ１７も、メイン
メモリ１８の一部に展開されているプログラムに従っ
て、送信処理３１および受信処理３２を行う。ただし、
割込処理２７は送信バッファ読出ポインタ２４を使用
し、受信処理３２は送信バッファ読出ポインタ２４ａを
使用する。これによって円滑な入出力処理が可能とな
る。

【００２４】図２は、図１（ｂ）に示すような送信用リ
ングバッファ２１や受信用リングバッファ２２と同様な
リングバッファ４０の一般的な動作原理を示す。リング
バッファ４０は、１次元のデータ配列として、そのサイ
ズをＮとすると、ｂｕｆ［ｉ］のような配列の形式で表
現することができる。ここでｉは０≦ｉ＜Ｎである。こ
の範囲のｉの値を指定してアクセスすれば、リングバッ
ファ４０の内容にアクセスすることができる。リングバ
ッファ４０にはバッファ書込ポインタ４１およびバッフ
ァ読出ポインタ４２が備えられる。バッファ書込ポイン
タ４１およびバッファ読出ポインタ４２は、共に０〜Ｎ
−１の範囲の整数値でリングバッファ４０内のデータの
位置を示すインデックスとなる。バッファ書込ポインタ
４１のポインタ値をＰＩ、バッファ読出ポインタ４２の
ポインタ値をＰＯとすると、リングバッファ４０への書
込みおよび読出しの手順は以下のようになる。ただし、
初期状態では、ＰＩ＝０およびＰＯ＝０である。

【００２５】バッファへの書込処理４３では、ＰＯ＋１
＝ＰＩ、あるいはＰＯ＋１＝ＰＩ＋Ｎのときには、リン
グバッファ４０にはまだ読出されていないデータが全体
にわたって書込まれているバッファフルの状態なので、
書込みを行うことができない。ただし、リングバッファ
４０がバッファフルになる前に読出処理が行われること
が保障されるなら、バッファフルの状態の確認は不要と
なる。書込みが可能であれば、ｂｕｆ［ＰＯ］にデータ
を書込む。データの書込サイズを、ａとすると、書込み
後バッファ書込ポインタ４１の値は、ＰＯ＝ＰＯ＋ａ＋
１となる。ただし、ＰＯ≧Ｎとなるときには、ＰＯの値
を１つずつ増加させながらバッファへのデータの書込み
を続け、ＰＯ＝ＮとなるときにＰＯ＝０として、さらに
ＰＯの値を１つずつ増加させながらリングバッファ４０
への書込みを続ける。

【００２６】バッファからの読出処理４４では、バッフ
ァ読出ポインタ４２の値ＰＩとバッファ書込ポインタ４
１の値のＰＯとが等しければ、リングバッファ４０は蓄
積される情報がない空の状態であるので、何もしない。
リングバッファ４０が空でなければ、ｂｕｆ［ＰＩ］の
内容を読出し、データとする。複数のデータ、たとえば
ｂのデータを読出すときには、１つのデータの読出し後
にＰＩの値を１つだけ増加させ、その結果がＰＩ＝Ｎと
なれば、ＰＩ＝０とする。

【００２７】図３は、図１に示すように送信用リングバ
ッファ２１および受信用リングバッファ２２を用いて、
シリアル通信ハードウエア３０を介する双方向通信を行
う構成を示す。シリアル通信ハードウエア３０にデータ
が受信されると、割込処理２７が起動され、受信用リン
グバッファ２２に受信データが蓄積され、受信バッファ
書込ポインタ２５が更新される。割込処理２７が終了し
て受信処理２９に移ると、受信バッファ読出ポインタ２
４に基づいて受信用リングバッファ２２からデータが読
出され、受信バッファ読出ポインタ２６の値が更新され
る。送信処理２８では、送信データを送信用リングバッ
ファ２１に蓄積し、送信バッファ書込ポインタ２３の値
を更新する。シリアル通信ハードウエア３０は、シリア
ルケーブルが接続される端末などで受信可能な状態にな
れば、割込処理２７を起動し、送信用リングバッファ２
１から送信データを読出してシリアル通信ハードウエア
から送信させる。この際に送信バッファ読出ポインタ２
４が更新される。受信処理２９では、受信バッファ書込
ポインタ２５の値を参照して受信データの読出しを行
う。割込処理２７では、送信バッファ書込ポインタ２５
の値を参照して送信データの読出しを行う。

【００２８】図４は、図１の実施形態で、制御用ＣＰＵ
ボード１１の動作のモニタをシリアルポート割込と他の
ＣＰＵからの共有メモリへのアクセスとでプログラムを
変更することなく同等に行う処理手順を示す。図４
（ａ）は、シリアルポート割込による動作モニタのコマ
ンド入力手順を示す。ステップａ１で、シリアル通信ハ
ードウエア３０を介してのデータ入力が行われ、制御用
ＣＰＵボード１１上のＣＰＵ１５に対して割込みがかか
る。ステップａ２では、割込処理でコマンド入力を行
う。ステップａ３では、受信バッファ書込ポインタ２５
の値を読出し、ステップａ４で受信バッファ読出ポイン
タ２６の値を参照し、バッファフル状態でないことを確
認してから、ステップａ５で受信用リングバッファ２２
へのコマンドデータの書込みを行う。ステップａ６で
は、受信バッファ書込ポインタ２５の更新を行い、ステ
ップａ７で割込処理を終了して元のプログラムに戻る。

【００２９】図４（ｂ）は、他のＣＰＵから共有メモリ
１３上の受信用リングバッファ２２にコマンドを書込む
手順を示す。ステップｂ１から手順が開始され、ステッ
プｂ２では受信用書込ポインタ２５の値が読出される。
ステップｂ３では、受信用読出ポインタ２６の値が参照
され、受信用リングバッファ２２がバッファフル状態で
ないことが確認される。ステップｂ４では、コマンドを
受信用リングバッファ２２に書込む。ステップｂ５では
受信バッファ書込ポインタ２５が更新され、ステップｂ
６で次の処理に移る。

【００３０】図４（ｃ）は、制御用ＣＰＵボード１１の
ＣＰＵ１５が、受信処理２９として受信用リングバッフ
ァ２２からコマンドを読出して動作モニタ用のコマンド
として実行する手順を示す。ステップｃ１からのＣＰＵ
のメインルーチン中で、ステップｃ２では、初期化を行
い、ステップｃ３で受信バッファ読出ポインタ２６の値
を読出す。ステップｃ４では受信バッファ書込ポインタ
２５の値を参照し、ステップｃ５で、受信用リングバッ
ファ２２内に情報が存在しているか否かを判断する。受
信用リングバッファ２２に情報が有って空でなければ、
ステップｃ６で、受信用リングバッファ２２からデータ
を読出し、ステップｃ７で受信バッファ読出ポインタ２
６の更新を行う。ステップｃ８では、読出されたコマン
ドに基づく処理を行う。

【００３１】ステップｃ５で、受信用リングバッファ２
２に情報がないと判断されるときには、ステップｃ９の
他の処理に移る。ステップｃ８のコマンド処理が終了し
た後も、ステップｃ９で、メインルーチン内の他の処理
に移る。ステップｃ９の他の処理が終了すれば、ステッ
プｃ３に戻る。

【００３２】図５は、本発明の実施のさらに他の形態と
しての制御用ＣＰＵボード５１の概略的な構成を示す。
図５（ａ）は量産前の開発中の概略的な電気的構成を示
し、図５（ｂ）は量産時の構成を示す。制御用ＣＰＵボ
ード５１は、マスタＣＰＵ５２とスレーブＣＰＵ５３と
を有するマルチＣＰＵシステムであり、マスタＣＰＵ５
２とスレーブＣＰＵ５３との間には、共有メモリ５４が
設けられている。マスタＣＰＵ５２およびスレーブＣＰ
Ｕ５３は、共有メモリ５４を介して通信を行う場合の他
は、それぞれ独立のプログラム動作を行う。プログラム
開発時の動作モニタのために、マスタＣＰＵ５２および
スレーブＣＰＵ５３には、それぞれシリアルポート５
５，５６を介しての外部との通信が可能なように構成さ
れている。

【００３３】本実施形態では、スレーブＣＰＵ５３側
で、シリアルポート５６を介する入出力処理を割込処理
で行い、共有メモリ５４上にバッファ領域を設けること
によって、量産時には図５（ｂ）に示すように、スレー
ブＣＰＵ５３側のシリアルポートを削除することが可能
になる。スレーブＣＰＵ５３側のプログラムを、図１の
実施形態の制御用ＣＰＵボード１１のＣＰＵ１５のプロ
グラムと同様に構成しておけば、スレーブＣＰＵ５３側
のソフトウエアを全く変更することなく、スレーブＣＰ
Ｕ５３の動作モニタを共有メモリ５４経由またはシリア
ルポート５６経由のいずれでも同様に行うことができ
る。

【００３４】以上のように、図１に示す制御用ＣＰＵボ
ード１１では、制御用ＣＰＵボード１１側のＣＰＵ１５
での送信処理２８および受信処理２９のためのソフトウ
エアを変更する必要はなく、共有メモリ１３経由と、シ
リアル通信ハードウエア３０によるシリアルポート経由
の両方での動作モニタが可能となる。共有メモリ１３経
由での通信では、パソコン１２側のソフトウエアが正常
に動作していることが前提となるけれども、パソコン１
２側のソフトウエアが誤動作して、ハングアップなどが
生じるような場合であっても、シリアル通信ハードウエ
ア３０に別の端末を接続することによって、制御用ＣＰ
Ｕボード１１の動作モニタが可能になる。また、シリア
ル通信ハードウエア３０を介する通信に加えて、共有メ
モリ１３を介する通信を行うことができるので、シリア
ル通信ハードウエア３０を使用しなくてもホストコンピ
ュータ装置と通信可能となり、シリアルインターフェイ
ス用の配線も不要となる。またパソコン１２が備えるシ
リアルポート１９を占有しないので、パソコン１２のシ
リアルポート１９を他の用途に使用することができる。

【００３５】制御用ＣＰＵボード１１の単体でのデバッ
グ作業が必要なボード開発段階では、シリアルポートを
実装しておき、量産時にはシリアルポートを非実装とし
て、ホストコンピュータ装置との通信は共有メモリ１３
経由のみとすることによって、ハードウエアコストの削
減が可能となる。

【００３６】図５に示すような２つのＣＰＵが共有メモ
リ５３を介して結合されているようなマルチＣＰＵシス
テムを構成する制御用ＣＰＵボード５１では、ボード開
発時にはスレーブＣＰＵ５３用のシリアルポート５６を
実装しておき、量産時にはシリアルポート５６を非実装
として、スレーブＣＰＵ５３の動作モニタは、共有メモ
リ５４およびマスタＣＰＵ５２経由で行うことによっ
て、ハードウエアコストの削減が可能となる。

【００３７】なお、制御用ＣＰＵボード１１，５１は、
ＲＳ−２３２Ｃなどのシリアルポートを介してホストコ
ンピュータ装置と通信を行うようにしているけれども、
光ファイバや赤外線などの光を通じて通信を行ったり、
パラレルインタフェイスを介して通信を行う場合にも本
発明を同様に適用することができる。

【００３８】

【発明の効果】以上のように本発明によれば、割込みに
よる入出力処理と、共有メモリを介する通信の処理と
を、同等に行うことができ、同一のプログラムで実行さ
せることができる。割込みによる入出力を用いないとき
には、割込み処理のプログラムは不要となるけれども、
割込み処理では入出力の対象となる情報を共有メモリ上
に設定されるバッファに蓄積するだけであるので、プロ
グラムサイズを大きくすることなく、情報の機能を実現
することができる。これによって、マイクロコンピュー
タ装置がシリアルインターフェイスなどの割込みを伴う
入出力機能を備えることができ、プログラムの開発やデ
バッグなどで割込みを伴う入出力機能を利用して、効率
よく作業を進めることができる。プログラムなどがほぼ
完成して、共有メモリ経由の通信を安定して行うことが
できるようになれば、割込みによる入出力機能のハード
ウエアを除去して、マイクロコンピュータ装置の製造コ
ストを低減することができる。

【００３９】また本発明によれば、パソコンなどのホス
トコンピュータ装置の拡張バススロット用のコネクタに
回路基板を装着して、回路基板上のＣＰＵとホストコン
ピュータ装置のＣＰＵとで共有メモリにアクセスし、回
路基板上のＣＰＵに対して通信を行うことができる。回
路基板上とホストコンピュータとの間では、シリアルイ
ンターフェイスなどを介する入出力を行う必要がないの
で、制御用ＣＰＵボードなどの回路基板上からシリアル
ポートなどを削除して、コスト低減を図ることができ
る。

【００４０】また本発明によれば、複数のＣＰＵでマル
チＣＰＵシステムを構成する際に、外部との通信用の入
出力機能を集約して、コスト低減を図ることができる。

【００４１】また本発明によれば、共有メモリ上にリン
グバッファを設けて、共有メモリを介する通信を確実に
行うことができる。

【図面の簡単な説明】

【図１】本発明の実施の一形態の制御用ＣＰＵボード１
１の概略的な電気的構成およびパソコン１２との通信の
ための機能的構成を示すブロック図である。

【図２】リングバッファの動作原理を示す図である。

【図３】２つのリングバッファを用いて送受信のシリア
ル通信を行う際の機能的構成を示すブロック図である。

【図４】図１の制御用ＣＰＵボード１１で、動作モニタ
を行う際の処理手順を示すフローチャートである。

【図５】本発明の実施の他の形態として、マルチＣＰＵ
を有する制御用ＣＰＵボード５１の概略的な構成を示す
ブロック図である。

【図６】従来からの制御用ＣＰＵボードとパソコンとの
組合わせ状態を示す図である。

【符号の説明】

１１，５１ 制御用ＣＰＵボード １２ パソコン １３，５４ 共有メモリ １４ 拡張バススロット １５，１７ ＣＰＵ １６ プログラムメモリ １９，５５，５６ シリアルポート ２０ バッファ ２１ 送信用リングバッファ ２２ 受信用リングバッファ ２３ 送信バッファ書込ポインタ ２４，２４ａ 送信バッファ読出ポインタ ２５ 受信バッファ書込ポインタ ２６ 受信バッファ読出ポインタ ２７ 割込処理 ２８，３１ 送信処理 ２９，３２ 受信処理 ３０ シリアル通信ハードウエア ５２ マスタＣＰＵ ５３ スレーブＣＰＵ

フロントページの続き Ｆターム(参考） 5B014 EB03 FA05 FB03 GD16 GD32 GE05 GE07 5B061 BA02 CC02 CC09 FF07 GG04 GG06 GG13 5B077 AA18 BA02 BA03 DD04 NN02 5K034 AA19 AA20 FF01 FF12 FF15 FF18 HH01 HH02 HH21 HH46 HH50 JJ11 KK05 PP03

Claims (4)

【特許請求の範囲】
1. 【請求項１】 予め作成されているプログラムに従っ
   て、割込み処理による入出力を伴う処理を実行するマイ
   クロコンピュータ装置において、 プログラムの実行を行うＣＰＵと、 該ＣＰＵが割込み処理で入出力を行い、入出力の対象と
   なる情報を蓄積するバッファを設け、バッファへの情報
   の蓄積状態に基づいて、該情報についての処理を、割込
   み可能な状態で実行するように予め作成されているプロ
   グラムが格納されるプログラムメモリと、 該ＣＰＵおよび他のＣＰＵからアクセス可能で、プログ
   ラムメモリに格納されるプログラムで入出力の対象とな
   る情報を蓄積するバッファが設けられる共有メモリとを
   含むことを特徴とするマイクロコンピュータ装置。
2. 【請求項２】 前記ＣＰＵ、前記プログラムメモリおよ
   び前記共有メモリは、ホストコンピュータ装置の拡張バ
   ススロット用のコネクタに着脱可能な回路基板上に実装
   され、 前記他のＣＰＵとして、ホストコンピュータ装置のＣＰ
   Ｕが該拡張バススロット用のコネクタを介して、該共有
   メモリにアクセス可能であることを特徴とする請求項１
   記載のマイクロコンピュータ装置。
3. 【請求項３】 前記ＣＰＵと前記他のＣＰＵとは、同一
   の回路基板上に実装されてマルチＣＰＵシステムを構成
   することを特徴とする請求項１記載のマイクロコンピュ
   ータ装置。
4. 【請求項４】 前記バッファは、 前記共有メモリ上の予め定めるアドレス範囲に設定され
   るリングバッファであり、 該リングバッファに情報を蓄積するＣＰＵが、情報の書
   込み後、次に情報の書込みを開始すべきアドレスを設定
   し、他のＣＰＵからは設定内容の参照のみが可能な書込
   ポインタと、 該他のＣＰＵが、該リングバッファに蓄積された情報を
   読出した後、次に情報の読出しを開始すべきアドレスを
   設定し、該情報の蓄積を行うＣＰＵからは設定内容の参
   照のみが可能な読出ポインタとを備えることを特徴とす
   る請求項１〜３のいずれかに記載のマイクロコンピュー
   タ装置。