JP2001186010A

JP2001186010A - フィールド・プログラマブル・ゲートアレイ

Info

Publication number: JP2001186010A
Application number: JP36760199A
Authority: JP
Inventors: Fumio Usui; 文雄臼井
Original assignee: Fujitsu Ltd; Fujitsu Peripherals Ltd
Current assignee: Fujitsu Ltd; Fujitsu Peripherals Ltd
Priority date: 1999-12-24
Filing date: 1999-12-24
Publication date: 2001-07-06
Anticipated expiration: 2019-12-24
Also published as: JP4132516B2

Abstract

(57)【要約】【課題】この発明は、ＦＰＧＡに関し、ＦＰＧＡをい
くつかの機能ごとに分割してコンフィギュレーションす
ることのできるＦＰＧＡを提供することを課題とする。【解決手段】所定の論理回路の機能を有する複数の論
理機能部と、複数の論理機能部相互間の接続信号を論理
固定する論理固定部と、前記論理回路を構成するのに必
要なプログラムデータを所定の論理機能部に転送する論
理構成制御部とを備え、前記論理構成制御部が、所定の
順序で複数の論理機能部の論理回路を構成し、１つの論
理機能部の論理回路の構成が完了するごとに、その論理
機能部と、論理回路の構成がされていない他の論理機能
部との間の接続信号の論理を固定するように論理固定部
を制御すること。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はフィールド・プロ
グラマブル・ゲートアレイ（以下、ＦＰＧＡと呼ぶ）に
関し、特に、コンフィギュレーションを分割して行うこ
とのできるＦＰＧＡに関する。

【０００２】

【従来の技術】近年、ＦＰＧＡはパーソナルコンピュー
タやプリンタ装置等の制御素子として盛んに利用されて
いる。ＦＰＧＡは、その内部にプログラマブル可能な論
理回路を多数備えたゲートアレイであるが、プログラム
される論理回路は一般にＳＲＡＭに書き込まれるため、
電源を投入するごとに再書き込みが必要である。ＦＰＧ
Ａに所望の論理回路を構築するためには、ＦＰＧＡの外
部に、その論理回路の構成をプログラムするためのデー
タを記憶したＲＯＭと、このＲＯＭからＦＰＧＡへデー
タをロードする制御回路を設け、電源立ち上げと同時に
データをＦＰＧＡにロードするようにしている。

【０００３】また、従来は、ＦＰＧＡへのデータのロー
ドは、１度にＦＰＧＡの中の論理回路の全領域に対して
行われていた。以下、ＦＰＧＡにデータをロードするこ
と、すなわちＦＰＧＡの中に所定の機能を持った論理回
路を構成することを、ＦＰＧＡのコンフィギュレーショ
ンと呼ぶ。

【０００４】

【発明が解決しようとする課題】しかし、最近のＦＰＧ
Ａでは大容量化が進み、数百万ゲートに相当する論理回
路を有するものがあり、全領域を１度にコンフィギュレ
ーションするのにかなりの時間（数秒）がかかる。一
方、ＦＰＧＡが使用される機器は、その処理速度は年々
向上し、電源投入時の初期起動時間も短縮化される傾向
にあるので、電源投入時に行われるＦＰＧＡのコンフィ
ギュレーション時間もできるだけ短くすることが望まれ
る。

【０００５】コンフィギュレーション時間を短縮するた
めには、ＲＯＭからＦＰＧＡへのデータの読み出し速度
を速くすることなどが考えられるが、ＦＰＧＡの容量は
ますます大容量化していく傾向にあるため、コンフィギ
ュレーションの時間を大きく短縮することはできない。

【０００６】ＦＰＧＡに構築される論理回路は、全領域
の回路全体で一つの機能を実現する場合もあるが、通常
いくつかの機能ブロックに分けることができる。各機能
ブロックの基本動作は他のブロックとのインタフェース
信号さえ一定に決定されていれば誤動作を生じずに正常
な動作を確保できる場合もある。すなわち、ある１つの
機能ブロックの論理回路についてコンフィギュレーショ
ンが終了した後、他の機能ブロックのコンフィギュレー
ションがまだ終了していなくても、コンフィギュレーシ
ョンの終了した機能ブロックのみを動作させることが可
能となれば、ＦＰＧＡの外部回路との関係において見か
け上電源立ち上げ時の初期起動動作を短縮できる。

【０００７】この発明は以上のような事情を考慮してな
されたものであり、コンフィギュレーションを分割して
行うことのできるＦＰＧＡを提供することを課題とす
る。

【０００８】

【課題を解決するための手段】この発明は、所定の論理
回路を構成しうる複数の論理機能部と、複数の論理機能
部の相互間の接続信号を論理固定する論理固定部と、前
記論理回路を構成するのに必要なプログラムデータを論
理固定部と所定の論理機能部に転送する論理構成制御部
とを備え、前記論理構成制御部が、所定の順序で複数の
論理機能部の論理回路を構成し、１つの論理機能部の論
理回路の構成が終了するごとに、その論理機能部と、論
理回路の構成がされていない他の論理機能部との間の接
続信号の論理を固定するように論理固定部を制御するこ
とを特徴とするフィールド・プログラマブル・ゲートア
レイを提供するものである。これによれば、ＦＰＧＡの
論理回路を分割して論理機能部ごとにコンフィギュレー
ションすることができ、１つの論理機能部のコンフィギ
ュレーションが終了した後、他の論理機能部のコンフィ
ギュレーションを終了を待たずに、コンフィギュレーシ
ョンが終了した論理機能部を使用できる。

【０００９】また、この発明は、所定の論理回路を構成
しうる複数の論理機能部と、各論理機能部ごとに、１つ
の論理機能部と他の論理機能部との間の接続信号の論理
を固定する論理固定部と、１つの論理機能部に論理回路
を構成するのに必要なプログラムデータを転送する論理
構成制御部とを備え、各論理構成制御部が並行してそれ
ぞれの論理構成制御部に対応する論理機能部の論理回路
を構成し、論理回路の構成が終了した論理機能部に対応
する論理構成制御部が、その論理機能部と他の論理機能
部との間の接続信号の論理を固定するように、その論理
機能部に対応した論理固定部を制御することを特徴とす
るフィールド・プログラマブル・ゲートアレイである。

【００１０】

【発明の実施の形態】この発明において、前記論理回路
を構成するのに必要なプログラムデータは、外部記憶媒
体から与えられ、分割制御用データ，論理固定用デー
タ，論理機能部ごとの論理回路データ，及び構成終了制
御用データを含む。また、前記論理構成制御部が、前記
プログラムデータの数をカウントする計数部を備え、計
数部が１つの論理機能部の論理回路データに相当する数
をカウントした後、その論理機能部の論理回路の構成が
終了したことを前記論理固定部に知らせるようにしても
よい。さらに、前記論理固定部は、Ｖｃｃクランプ回路
と、ＧＮＤクランプ回路と、前記論理固定用データに基
づいてＶｃｃクランプ回路又はＧＮＤクランプ回路のい
ずれかを作動させて前記論理機能部相互間の接続信号の
論理を決定するクランプ制御回路とから構成することが
できる。また、前記論理構成制御部が、前記構成終了制
御用データを処理した後、前記論理固定部が行っていた
論理固定をすべて解除するように論理固定部を制御して
もよい。さらに並行して論理機能部の論理回路を構成す
る場合において、前記論理構成制御部のそれぞれが、構
成開始制御部をさらに備え、構成開始制御部が外部機器
から開始信号を受信した場合に、その論理構成制御部が
担当する論理機能部の論理回路の構成を実行してもよ
い。この場合には、一度ＦＰＧＡのすべての論理回路を
構成した後、任意の論理機能部の論理回路を再構成でき
る。

【００１１】この発明において、各論理機能部で構成さ
れる論理回路とは、ある特定の機能を実現するロジック
が組み込まれた一つのまとまった回路をいい、たとえ
ば、後述するようなＰＣＩカードの中に通常組み込まれ
ているＰＣＩインタフェース回路をいう。ＦＰＧＡにお
いて、この発明の論理機能部とは、通常その中に構成さ
れる複数個のＣＬＢ（コンフィギュアブル・ロジック・
ブロック）と複数個のＰＳＭ（プログラマブル・スイッ
チング・ロジック）を含む回路を意味する。以下、論理
機能部を、論理ブロック（または論理グループ）と呼
ぶ。

【００１２】論理固定部とは、ＦＰＧＡのコンフィギュ
レーションの実行中に、強制的に論理機能部の相互間の
接続信号を論理固定する回路であるが、以下、初期論理
固定部と呼ぶ。特に、コンフィギュレーションの終了し
ていない論理機能部からコンフィギュレーションの終了
した論理固定部に転送される信号の論理が強制的に一つ
に固定される。

【００１３】この発明のプログラムデータは、外部記憶
媒体から与えられるが、外部記憶媒体とは、たとえばＲ
ＯＭである。この発明の構成開始制御部とは、たとえ
ば、電源投入時に外部機器から入力される電圧信号を受
けて論理回路の構成を実行する部分であり、以下、スタ
ートアップ回路と呼ぶ。

【００１４】以下、図面に示す実施の形態に基づいてこ
の発明を詳述する。なお、これによってこの発明が限定
されるものではない。図１に、この発明のＦＰＧＡの概
略構成図を示す。ＦＰＧＡ１は、分割制御部（ＤＩＶ）
２，初期論理固定部（ＩＬ）４，入出力バッファ部（Ｉ
ＯＢ）７，論理機能部（ＬＧ）３，最終制御部（ＬＡＳ
Ｔ）６及びスタートアップ回路５とから構成される。ま
た、ＦＰＧＡ１の外部にコンフィギュレーション用のデ
ータ（プログラムデータ）を格納したＲＯＭ８，電源投
入を検出する電圧検出部９が備えられる。

【００１５】ＦＰＧＡ１の各構成要素であるＤＩＶ２，
ＩＬ４，ＩＯＢ７，ＬＧ３及びＬＡＳＴ６には、ＲＯＭ
８に格納されたデータのうち、それぞれに対応したプロ
グラムデータがスタートアップ回路５を経由して書き込
まれる。各構成要素は、このプログラムデータが書き込
まれることにより、論理が確定し、それぞれの機能が実
現される。

【００１６】ＤＩＶ２は、ＦＰＧＡを分割してコンフィ
ギュレーションを行うか否か等のデータを格納する部分
であり、ここに格納されたデータに基づいて、スタート
アップ回路５に内蔵されているカウンタ回路２３を制御
するものである。ＩＬ４は、分割コンフィギュレーショ
ンを行う場合の初期論理固定用データを格納する部分で
あり、分割されたロジックどうしの接続を論理固定する
ためのものである。この初期論理固定用データは、後述
するＩＬ４内部のクランプ制御回路２５に取り込まれ
る。ＩＯＢ７は、外部機器との接続端子の入出力を決定
するデータを格納した入出力バッファである。

【００１７】ＬＧ３は、ＦＰＧＡ１の機能を実現する論
理回路であり、いくつかの論理ブロック（３−１，３−
２，……３−ｎ）に分割して構成される。各論理ブロッ
クの回路は、ＲＯＭ８に格納された論理回路構築用デー
タがスタートアップ回路５を介して各論理ブロックの物
理的な領域に書き込まれることによって構築される。

【００１８】また、各論理ブロック（３−１，３−２，
……３−ｎ）は、物理的なマトリックス状の配線で構成
されるが、一般的に複数個のＣＬＢ（コンフィギァブル
・ロジック・ブロック）と呼ばれる論理回路を構成する
最小論理機能ブロックと、複数個のＰＳＭ（プログラマ
ブル・スイッチング・マトリクス）と呼ばれる配線マト
リクスをプログラムする制御ブロックとから構成され
る。ＬＡＳＴ６は、エラーチェック及びコンフィギュレ
ーションの終了を知らせるための制御データを格納する
部分である。

【００１９】スタートアップ回路５は、ＦＰＧＡ１のコ
ンフィギュレーションの開始・終了を制御する部分であ
り、電圧検出部９から与えられる信号（ＰＲＧｆ）によ
りコンフィギュレーションを開始し、ＬＡＳＴ６から与
えられる信号（ＣＨＫｓ）によりコンフィギュレーショ
ンを終了する。

【００２０】スタートアップ回路５によるコンフィギュ
レーションとは、電圧検出部９からの信号で電源投入を
検出した後、ＲＯＭ８からコンフィギュレーション用デ
ータを読み出し、各ブロックに対するプログラムデータ
を振り分けて、各ブロック（ＤＩＶ２，ＩＬ４，ＩＯＢ
７，ＬＧ３，ＬＡＳＴ６）へ書き込む動作をすることで
ある。

【００２１】また、スタートアップ回路５は、分割され
た１つの論理ブロック（３−１，３−２，……３−ｎ）
のコンフィギュレーションが終了したことを示す信号
（ＤＯＮＥａ）または、すべての論理ブロックＬＧ３の
コンフィギュレーションが終了したことを示す信号（Ｄ
ＯＮＥａｌｌ）を出力するものである。

【００２２】特に、ＬＧ３がｎ個の論理ブロックに分割
されるとすると、論理ブロックＬＧ３−１，３−２，…
…３−ｎの順にコンフィギュレーションがされ、後述す
るようにＩＬ４の機能により、たとえばＬＧ３−１のみ
のコンフィギュレーションが完了した後、次のＬＧ３−
２のコンフィギュレーションの実行中において、ＬＧ３
−１の論理回路は作動可能状態となる。このように、他
の論理ブロックがまだコンフィギュレーションが終了し
ていなくても、コンフィギュレーションの終了した論理
ブロックが動作可能となる点が、この発明の特徴であ
る。

【００２３】図１０に、この発明のコンフィギュレーシ
ョンデータの一実施例の構成図を示す。ＲＯＭ８は、Ｆ
ＰＧＡ１のコンフィギュレーション用のデータが格納さ
れているが、そのデータはＦＰＧＡ１の各ブロック（Ｄ
ＩＶ２，ＩＬ４，ＩＯＢ７，ＬＧ３，ＬＡＳＴ６）のプ
ログラムデータから構成される。

【００２４】ここでＬＧ３がｎ個の論理ブロックから構
成されるとすると、ＬＧ３用データは、ＬＧ３−１の構
築のためのデータ（ＣＬＢ１データとＰＳＭ１デー
タ），ＬＧ３−２の構築のためのデータ（ＣＬＢ２デー
タとＰＳＭ２データ），及びＬＧ３−ｎのためのデータ
（ＣＬＢｎデータとＰＳＭｎデータ）とからなる。

【００２５】以下の実施例では、論理機能部ＬＧ３が２
個の機能ブロック（ＬＧ３−１，ＬＧ３−２）に分割さ
れて構成される場合について説明する。ＬＧ３が３個以
上に分割される場合は、図１０に示したＬＧ３用データ
の内容とその分割数が異なるだけで、ほぼ同様にしてコ
ンフィギュレーションが行われる。

【００２６】（第１実施例）図２に、この発明の第１実
施例のＦＰＧＡの構成図を示す。ここで、スタートアッ
プ回路５は、スタートアップ制御部５１とマルチプレク
サＭＵＸ５２とから構成される。

【００２７】スタートアップ制御部５１は、外部のＲＯ
Ｍ８に対してクロックＣＬＫｂを供給し、そのクロック
のタイミングで、ＲＯＭ８から図１０に示したようなコ
ンフィギュレーションデータＤＩＮｃを取り込む。信号
ＳＥＬｈは、取り込まれたＤＩＮｃに含まれるデータを
各ブロック（ＤＩＶ，ＩＬ，ＩＯＢ，ＬＧ，ＬＡＳＴ）
に振り分けるための選択信号であり、マルチプレクサ１
０に与えられる。ＤＩＮｉは、信号ＳＥＬｈで示される
ブロックに対応するコンフィギュレーションデータであ
る。

【００２８】信号ＰＲＧｆは外部の電圧検出部９からス
タートアップ制御部５１に与えられる信号であるが、ス
タートアップ回路５は、この信号ＰＲＧｆをトリガとし
てＦＰＧＡ１のコンフィギュレーションを開始する。信
号ＣＬＫｇは、各ブロック（ＤＩＶ，ＩＬ，ＩＯＢ，Ｃ
ＬＢ，ＰＳＭ，ＬＡＳＴ）へデータを取り込むタイミン
グを与えるクロックであり、図では省略しているが、す
べてのブロックに対して同時に与えられる。

【００２９】信号ＣＴＬｒは、ＤＩＶ２によって生成さ
れる信号であるが、後述するスタートアップ制御部５１
の内部回路であるカウンタ回路２３のカウント数を制御
する信号である。信号ＣＨＫｓは、ＬＡＳＴ６からスタ
ートアップ制御部５１の内部のＳＴＡＲＴ／ＳＴＯＰ回
路２１へ与えられる信号であるが、この信号は、コンフ
ィギュレーションの終了をスタートアップ回路に知らせ
るためのものである。

【００３０】図２において、ＬＧ３は、２つの論理回路
ブロックＬＧ３−１，ＬＧ３−２に分割されているが、
ＬＧ３−１は、ｎ個のＣＬＢ３１（１〜ｎ）と、ｎ個の
ＰＳＭ３２（１〜ｎ）で構成され、ＬＧ３−２は、ｍ個
のＣＬＢ３３（１〜ｍ）と、ｍ個のＰＳＭ３４（１〜
ｍ）で構成されるものとする。ここで、ｎ，ｍは回路規
模や設計仕様等によって決定される数である。

【００３１】マルチプレクサＭＵＸ５２は、信号ＳＥＬ
ｈが示す値によって入力されたコンフィギュレーション
データＤＩＮｉを、どのブロックに出力するかを選択す
る回路であり、図２では、端子ｊ〜ｑまでの８通りに出
力先が振り分けられる。たとえば、信号ＳＥＬｈによ
り、端子ｊが選択されると、入力されたデータＤＩＮｉ
はＤＩＶ２に書き込まれる。

【００３２】したがって、図１０に示したようなコンフ
ィギュレーションデータがＤＩＮｃがスタートアップ制
御部５１に与えられると先頭ＤＩＶ用データから順にＭ
ＵＸ５２へ与えられるが、その時同時にＭＵＸ５２に与
えられる信号ＳＥＬｈによってその出力先が選択され、
ＤＩＶ２，ＩＬ４，ＩＯＢ７，ＣＬＢ３１，ＰＳＭ３
２，ＣＬＢ３３，ＰＳＭ３４，ＬＡＳＴ６の順に、コン
フィギュレーションデータＤＩＶｃのうち対応するデー
タが振り分けられて書き込まれる。

【００３３】図３に、この発明のスタートアップ制御部
５１の内部の主要構成ブロック図を示す。スタートアッ
プ制御部５１は、ＳＴＡＲＴ／ＳＴＯＰ回路２１，クロ
ック発生回路２２，カウンタ回路２３，デコード回路２
４をその主要構成要素として持つ。

【００３４】ＳＴＡＲＴ／ＳＴＯＰ回路２１は、信号Ｐ
ＲＧｆを受けてコンフィギュレーションを開始し、信号
ＣＨＫｓあるいは信号ＤＯＮＥａｌｌを受けてコンフィ
ギュレーションを終了する回路である。コンフィギュレ
ーションの開始・終了はクロック発生回路２２にトリガ
信号を与えることにより行われる。

【００３５】クロック発生回路２２は、ＳＴＡＲＴ／Ｓ
ＴＯＰ回路２１からのトリガを受けて、ＲＯＭ８へのク
ロックＣＬＫｂ、ＦＰＧＡ内部の各ブロックへのクロッ
クＣＬＫｇ及びカウンタ回路２３へのクロックを供給す
る回路である。

【００３６】カウンタ回路２３は、クロック発生回路２
２から与えられたクロックの数をカウントする回路であ
る。そのカウント値はＤＩＶ２から与えられる信号ＣＴ
Ｌｒに基づいて決められる。カウントされたカウント値
ＣＮＴｔはデコード回路２４に与えられる。

【００３７】デコード回路２４は、与えられたカウント
値ＣＮＴｔに基づいてＦＰＧＡの各ブロックに対応する
選択信号ＳＥＬｈを出力する。たとえば、図１０に示し
たコンフィギュレーションデータの各構築データのデー
タ長が固定であったとすると、各データ長に相当するカ
ウントが行われるごとに、次の構築データの書き込み用
の信号ＳＥＬｈが出力される。

【００３８】また、１つの論理ブロックＬＧ３−１（Ｃ
ＬＢ３１，ＰＳＭ３２）に対するカウントが終了する
と、その論理ブロックのコンフィギュレーションが終了
したものとして、デコード回路２４から信号ＤＯＮＥａ
が出力される。また、ＲＯＭ８から読み出したコンフィ
ギュレーションデータ全体の処理が終了したとき、カウ
ンタ回路２３は、コンフィギュレーションがすべて終了
したことを示す信号ＤＯＮＥａｌｌを出力する。図２の
実施例では、ＬＡＳＴ６のコンフィギュレーションが終
了すると、信号ＤＯＮＥａｌｌが出力される。

【００３９】図４に、この発明の初期論理固定部ＩＬ４
の内部の主要構成ブロック図を示す。ＩＬ４は、主とし
て、クランプ制御回路２５，Ｖｃｃクランプ回路２６，
ＧＮＤクランプ回路２７とから構成される。クランプ制
御回路２５は、マルチプレクサＭＵＸ５２から与えられ
る信号ＤＩＮｋを取り込んで、２つのクランプ回路２
６，２７のうちどちらかを選択するデータ（ＶＤＴｗ，
ＧＤＴｘ）を生成し、ＦＰＧＡ内の論理を初期的に固定
させる制御をするものである。

【００４０】Ｖｃｃクランプ回路２６は、ＦＰＧＡの中
の各論理ブロック間の信号（これをネットと呼ぶ）をＶ
ｃｃにクランプする回路である。すなわち、図２の実施
例では論理ブロックＬＧ３−１とＬＧ３−２との間の信
号を、いわゆるＨｉｇｈの状態に論理固定することを意
味する。また、ＧＮＤクランプ回路２７は、ＦＰＧＡの
中の各論理ブロック間の信号をＧＮＤにクランプする回
路である。すなわち、図２の実施例では、論理ブロック
ＬＧ３−１とＬＧ３−２との間の信号を、いわゆるＬｏ
ｗの状態に論理固定することを意味する。

【００４１】図１０に示したＩＬ４データが、信号ＤＩ
Ｎｋを介してクランプ制御回路２５に格納され、クラン
プ制御回路２５は、この格納されたデータに基づいてＦ
ＰＧＡの各論理ブロックＬＧ３内の接続の論理固定を決
定する。具体的には、図４に示した信号ＶＯＮｕ，ＧＯ
Ｎｖ，ＶＤＴｗ及びＧＤＴｘを用いて２つのクランプ回
路２６，２７を制御することにより、論理固定を行う。

【００４２】ＶＤＴｗは、ＤＩＮｋを介して入力された
ＩＬ４データを基にして作られたデータであってＶｃｃ
に論理固定されるべきネットを選択するためのデータで
ある。信号ＶＯＮｕは、Ｖｃｃクランプ回路２６に与え
られたＶＤＴｗに対応するネットをＶｃｃに論理固定す
る信号であり、いわゆるＶｃｃへのクランプ有効信号で
ある。

【００４３】同様に、ＧＤＴｘは、ＤＩＮｋを介して入
力されたＩＬ４データを基にして作られたデータであっ
てＧＮＤに論理固定されるべきネットを選択するための
データである。信号ＧＯＮｖは、ＧＮＤクランプ回路２
７に与えられたＧＤＴｘに対応するネットをＧＮＤに論
理固定する信号であり、いわゆるＧＮＤへのクランプ有
効信号である。また、クランプ制御回路２５には、スタ
ートアップ制御部５１から出力された信号ＤＯＮＥａと
ＤＯＮＥａｌｌが入力される。

【００４４】図２の実施例では、信号ＤＯＮＥａは、１
つの論理ブロックＬＧ３−１のコンフィギュレーション
が終了したことを示す信号であり、この信号ＤＯＮＥａ
がクランプ制御回路２５に入力されると、信号ＶＯＮｕ
及びＧＯＮｖが出力されてクランプが有効とされ、ネッ
トすなわち論理ブロックＬＧ３−１とＬＧ３−２との間
の接続信号が強制的にＶｃｃまたはＧＮＤに論理固定さ
れる。

【００４５】この論理固定が行われた後は、論理ブロッ
クＬＧ３−１は通常の動作をさせることができ、また、
次の論理ブロックＬＧ３−１のコンフィギュレーション
が開始されることになる。

【００４６】また、論理ブロックＬＧ３−２のコンフィ
ギュレーションが完了すると、スタートアップ制御部５
１から信号ＤＯＮＥａｌｌが出力されるが、クランプ制
御回路２５が、この信号ＤＯＮＥａｌｌを受けると、ク
ランプを解除する。すなわち、強制的に論理固定されて
いたＬＧ３−１とＬＧ３−２の間の論理は、構築された
後の論理回路ＬＧ３−１とＬＧ３−２の間の通常動作時
における論理に切りかえられる。

【００４７】次に、図５に、図２に示したＦＰＧＡにお
けるコンフィギュレーションの概略処理のフローチャー
トを示す。まず、コンフィギュレーションが行われる前
提として、図２のように、ＦＰＧＡとＲＯＭ８及び電圧
検出部９とが接続されていることが必要であり、さらに
図示していない電源供給部も必要である。

【００４８】ステップＳ１において、図２に示した構成
全体に対する電源を投入する。ステップＳ２において、
スタートアップ回路５が、電源検出部９からの信号ＰＲ
Ｇｆにより電源が投入されたことを検出する。

【００４９】ステップＳ３において、スタートアップ回
路５は、クロックＣＬＫｂをＲＯＭ８に与え、ＲＯＭ８
から信号ＤＩＮｃを介してコンフィギュレーションデー
タを読み出す。図１０に示すようなコンフィギュレーシ
ョンデータが順次スタートアップ回路５に取り込まれる
が、まずＤＩＶデータが取り込まれるので、スタートア
ップ回路５はこのデータ長に相当するクロック数分だけ
マルチプレクサＭＵＸ５２のｊ端子をアクティブにする
ような信号ＳＥＬｈをＭＵＸに与える（ステップＳ
４）。これにより、コンフィギュレーションデータのう
ちＤＩＶデータが、ＤＩＶ２へ書き込まれる。

【００５０】次に、同様にして、ＭＵＸ５２のｋ端子が
アクティブにされ、ＩＬデータがＩＬ４に書き込まれる
（ステップＳ５）。さらに、ＭＵＸ５２のｌ端子がアク
ティブにされ、ＩＯＢデータがＩＯＢ７に書き込まれる
（ステップＳ６）。

【００５１】次に、ＭＵＸ５２のｍ端子がアクティブに
され、ＬＧ３−１データ（ＣＬＢ３１用のデータ，ＰＳ
Ｍ３２用のデータ）がＬＧ３−１に書き込まれる（ステ
ップＳ７）。このステップＳ７の処理により、論理ブロ
ックの１つ（ＬＧ３−１）のコンフィギュレーションが
終了し、次の工程（ステップＳ８，Ｓ９）の論理確定が
されればＬＧ３−１単体で動作可能な状態となる。

【００５２】スタートアップ回路５がＬＧ３−１データ
がＬＧ３−１にすべて書き込まれたことをＤＩＶ２から
の信号ＣＴＬｒによって検出すると、スタートアップ回
路５は信号ＤＯＮＥａを出力する（ステップＳ８）。こ
の信号ＤＯＮＥａがＩＬ４のクランプ回路２５に通知さ
れると、ＩＬ４は、すでにＩＬ４に書き込まれたＩＬデ
ータをもとに、Ｖｃｃ又はＧＮＤのクランプを有効に
し、論理固定を行う（ステップＳ９）。

【００５３】これにより、ステップＳ７の処理によって
論理回路が構築されたＬＧ３−１は、もう１つの論理ブ
ロックＬＧ３−２のコンフィギュレーションの完了を待
たずに単独で動作可能な状態となる。このとき、両論理
ブロック間の信号は論理固定されるため、ＬＧ３−２の
論理が未確定なことは、ＬＧ３−１に悪影響を及ぼさな
い。

【００５４】次に、スタートアップ回路５は、次のコン
フィギュレーションデータである論理ブロックＬＧ３−
２のデータ（ＣＬＢ３３用データ，ＰＳＭ３４データ）
をＬＧ３−２へ書き込む（ステップＳ１０）。これによ
り、２つ目の論理ブロックＬＧ３−２のコンフィギュレ
ーションが終了し、論理ブロックＬＧ３−２も動作可能
状態となる。

【００５５】次に、スタートアップ回路５は、コンフィ
ギュレーションデータのうちＬＡＳＴデータをＬＡＳＴ
６へ書き込む（ステップＳ１１）。ＬＡＳＴデータが書
き込まれたＬＡＳＴ６は、最終データがＦＰＧＡに書き
込まれたことを通知する信号ＣＨＫｓを出力する。信号
ＣＨＫｓはスタートアップ回路５のＳＴＡＲＴ／ＳＴＯ
Ｐ回路２１に入力されるので、スタートアップ回路５
は、コンフィギュレーションが完了したことを知る。

【００５６】この後、スタートアップ回路５は、信号Ｄ
ＯＮＥａｌｌを出力する（ステップＳ１２）。信号ＤＯ
ＮＥａｌｌがＩＬ４のクランプ制御回路２５に入力され
ると、ＩＬ４は、クランプを解除する（ステップＳ１
３）。これにより、論理ブロックＬＧ３−１とＬＧ３−
２との間の信号は強制的な論理固定がなくなり、通常の
接続に基づく論理となる。

【００５７】以上が第１実施例のコンフィギュレーショ
ンの処理フローであるが、論理ブロックが３つ以上に分
割された場合は、ステップＳ７及びＳ１０に相当するデ
ータの書き込み処理が増加するだけで、その他の処理は
同様である。

【００５８】図６に、この発明の第１実施例に相当する
ＦＰＧＡの構成要素の物理的な概略配置図を示す。中央
に位置する論理ブロックＬＧ３は物理的に２つのブロッ
クＬＧ３−１とＬＧ３−２に分けられて構成される。図
７に、この発明の第１実施例のＦＰＧＡをＰＣＩカード
に利用した応用例の構成ブロック図を示す。

【００５９】図７において、ＰＣＩカード１００は、外
部接続端子１０３，プリンタ接続のためのユーザ回路１
０４，この発明のＦＰＧＡ１，ＲＯＭ８及び電圧検出回
路９とから構成され、ＦＰＧＡ１と外部接続端子１０３
とは標準化されたＰＣＩバスｄ（１０２）で接続され、
ＦＰＧＡ１とユーザ回路１０４とはユーザインタフェー
スｅ（１０１）により接続される。

【００６０】ＦＰＧＡ１は、論理ブロックＬＧ３−１と
ＬＧ３−２とからなり、ＬＧ３−１は、ＰＣインタフェ
ース回路１１０として使用し、ＬＧ３−２はユーザイン
タフェース回路１１１として使用するものとする。図７
において、電源投入により、電圧検出回路９から信号Ｐ
ＲＧｆがＦＰＧＡ１に出力されると、スタートアップ回
路５により、前記した図５のフローチャートに従って、
まず論理ブロックＬＧ３−１のコンフィギュレーション
が実行される。

【００６１】論理ブロックＬＧ３−１のコンフィギュレ
ーションが終了すると、ＰＣＩインタフェース回路１１
０が使用可能となり、ＰＣＩインタフェース回路の単独
使用に悪影響を与えないように、ＩＬ４により、ユーザ
インタフェース回路１１１からＰＣＩインタフェース回
路１１０へ出力される信号は論理固定される。

【００６２】次に、論理ブロックＬＧ３−２のコンフィ
ギュレーションが実行される。ＬＧ３−２のコンフィギ
ュレーションが終了すると、信号ＤＯＮＥａｌｌがスタ
ートアップ回路５から出力され、ユーザインタフェース
回路１１１も使用可能となる。このとき、ＩＬ４は、Ｄ
ＯＮＥａｌｌ信号を受信することにより、論理固定を解
除する。すなわち論理固定されていた論理ブロックＬＧ
３−１とＬＧ３−２との間の信号は、すべて通常動作に
おける論理に戻される。

【００６３】このように、この発明の第１実施例では、
ＦＰＧＡの２つの論理ブロックＬＧ３−１とＬＧ３−２
に対して、順次コンフィギュレーションが行われ、１つ
の論理ブロックＬＧ３−１のコンフィギュレーションが
終了したときに、２つの論理ブロック間の信号が論理固
定されるので、ＦＰＧＡ全体のコンフィギュレーション
を待たずに、一部の論理ブロックは使用可能となり、こ
のＦＰＧＡを利用する機器の初期起動時間を短縮するこ
とができる。

【００６４】また、再度コンフィギュレーションを実行
する場合において、ＦＰＧＡ全体について再度コンフィ
ギュレーションをやり直すのではなく、分割された論理
ブロック単位で必要なＦＰＧＡの部分のみコンフィギュ
レーションを行うことも可能となるので、コンフィギュ
レーションにかかる時間を短縮することができる。

【００６５】（第２実施例）次に、この発明の第２実施
例のＦＰＧＡの構成ブロック図を示す。ここでは、分割
された論理ブロック（ＬＧ３−１，ＬＧ３−２）ごと
に、初期論理固定部ＩＬ４−１，ＩＬ４−２と、スター
トアップ回路（５−１，５−２）を設け、分割された論
理ブロックのコンフィギュレーションを並行して同時に
行う場合について説明する。図８に、この発明の第２実
施例のＦＰＧＡの構成要素の物理的な概略配置図を示
す。図９に、この発明の第２実施例のＦＰＧＡをＰＣＩ
カードに利用した応用例の構成ブロック図を示す。

【００６６】この第２実施例では、電源が投入される
と、電圧検出回路から信号ＰＲＧｆ−１とＰＲＧｆ−２
とが出力され、スタートアップ回路５−１及び５−２に
より、それぞれ論理ブロックＬＧ３−１及びＬＧ３−２
が同時にコンフィギュレーションされる。論理ブロック
ＬＧ３−１とＬＧ３−２とのサイズが異なる場合は、コ
ンフィギュレーションの時間が異なり、サイズの小さい
方が先にコンフィギュレーションが終了する。

【００６７】たとえば、ＬＧ３−１がＬＧ３−２よりも
小さいとすると、サイズの小さい方のＬＧ３−１のコン
フィギュレーションが終了後、ＩＬ４−１により、ＬＧ
３−２からＬＧ３−１へ入力される信号は論理固定され
る。その後、ＬＧ３−２のコンフィギュレーションが終
了し、ＤＯＮＥａ−２が出力されるとＩＬ４−１に論理
固定されていた信号は、開放される。

【００６８】図９において、ユーザ回路１０からの指示
により、ＦＰＧＡのユーザインタフェース回路１１１側
のＬＧ３−２への再コンフィギュレーションを可能とす
るために、図９のように、ＯＲ回路１１２を設けてもよ
い。このＯＲ回路１１２は、電圧検出部からの電圧検出
信号とユーザ回路からの信号とのＯＲをとるものであ
る。

【００６９】信号ＤＯＮＥａ−２がネゲートされている
状態で、電圧検出信号とユーザ回路からの信号のどちら
か一方の信号がＦＰＧＡ３のスタートアップ回路５−２
に入力されると、ＩＬ４−１により、ＬＧ３−２からＬ
Ｇ３−１への出力信号は論理固定され、ＬＧ３−２の再
コンフィギュレーションができる状態となる。ＬＧ３−
２のコンフィギュレーションが完了すると、ＤＯＮＥａ
−２が出力され、ＩＬ４−１により論理固定されていた
ＬＧ３−１とＬＧ３−２との間の信号は、通常動作の論
理に開放される。

【００７０】なお、上記実施例において、ＦＰＧＡから
ＰＣＩバスｄ側及びユーザインタフェースｅ側への出力
信号は、ＦＰＧＡのコンフィギュレーション中において
は、トライステートＯＦＦの状態でプルアップされるよ
うにすることが好ましい。以上のように第２実施例で
は、２つの論理ブロックのコンフィギュレーションを並
行して行うことができるので、よりコンフィギュレーシ
ョンの時間を短縮できる。

【００７１】

【発明の効果】この発明によれば、ＦＰＧＡを分割し、
初期論理固定部を設けているので、分割した単位ごとに
コンフィギュレーションが可能となり、さらに、コンフ
ィギュレーションの終了した論理ブロックは、他の論理
ブロックのコンフィギュレーションの終了を待たずに使
用可能となる。

【図面の簡単な説明】

【図１】この発明のＦＰＧＡの概略構成図である。

【図２】この発明の第１実施例のＦＰＧＡの構成図であ
る。

【図３】この発明のスタートアップ制御部の主要な構成
ブロック図である。

【図４】この発明の初期論理固定部の主要な構成ブロッ
ク図である。

【図５】この発明のＦＰＧＡのコンフィギュレーション
の概略フローチャートである。

【図６】この発明の第１実施例のＦＰＧＡの物理的なレ
イアウト配置図の一実施例である。

【図７】この発明の第１実施例のＦＰＧＡをＰＣＩカー
ドに利用した応用例の構成ブロック図である。

【図８】この発明の第２実施例のＦＰＧＡの物理的なレ
イアウト配置図の一実施例である。

【図９】この発明の第２実施例のＦＰＧＡをＰＣＩカー
ドに利用した応用例の構成ブロック図である。

【図１０】この発明のコンフィギュレーションデータの
一実施例の構成図である。

【符号の説明】

１フィールド・プログラマブル・ゲートアレイ２分割制御部ＤＩＶ３論理機能部ＬＧ４初期論理固定部ＩＬ５スタートアップ回路６最終制御部ＬＡＳＴ７入出力バッファ部ＩＯＢ８ＲＯＭ９電圧検出部３１ＣＬＢ３２ＰＳＭ３３ＣＬＢ３４ＰＳＭ５１スタートアップ制御部５２マルチプレクサ

Claims

【特許請求の範囲】

【請求項１】所定の論理回路を構成しうる複数の論理
機能部と、複数の論理機能部の相互間の接続信号を論理
固定する論理固定部と、前記論理回路を構成するのに必
要なプログラムデータを論理固定部と所定の論理機能部
に転送する論理構成制御部とを備え、前記論理構成制御
部が、所定の順序で複数の論理機能部の論理回路を構成
し、１つの論理機能部の論理回路の構成が終了するごと
に、その論理機能部と、論理回路の構成がされていない
他の論理機能部との間の接続信号の論理を固定するよう
に論理固定部を制御することを特徴とするフィールド・
プログラマブル・ゲートアレイ。
【請求項２】前記論理回路を構成するのに必要なプロ
グラムデータが、外部記憶媒体から与えられ、分割制御
用データ，論理固定用データ，論理機能部ごとの論理回
路データ，及び構成終了制御用データを含むことを特徴
とする請求項１記載のフィールド・プログラマブル・ゲ
ートアレイ。
【請求項３】前記論理構成制御部が、前記プログラム
データの数をカウントする計数部を備え、計数部が１つ
の論理機能部の論理回路データに相当する数をカウント
した後、その論理機能部の論理回路の構成が終了したこ
とを前記論理固定部に知らせることを特徴とする請求項
２記載のフィールド・プログラマブル・ゲートアレイ。
【請求項４】前記論理固定部が、Ｖｃｃクランプ回路
と、ＧＮＤクランプ回路と、前記論理固定用データに基
づいてＶｃｃクランプ回路又はＧＮＤクランプ回路のい
ずれかを作動させて前記論理機能部相互間の接続信号の
論理を決定するクランプ制御回路とからなることを特徴
とする請求項２記載のフィールド・プログラマブル・ゲ
ートアレイ。
【請求項５】前記論理構成制御部が、前記構成終了制
御用データを処理した後、前記論理固定部が行っていた
論理固定をすべて解除するように論理固定部を制御する
ことを特徴とする請求項２記載のフィールド・プログラ
マブル・ゲートアレイ。
【請求項６】前記論理構成制御部が、構成開始制御部
をさらに備え、構成開始制御部が外部機器から開始信号
を受信した場合に、前記論理機能部の論理回路の構成を
実行することを特徴とする請求項１または２に記載のフ
ィールド・プログラマブル・ゲートアレイ。
【請求項７】所定の論理回路を構成しうる複数の論理
機能部と、各論理機能部ごとに、１つの論理機能部と他
の論理機能部との間の接続信号の論理を固定する論理固
定部と、１つの論理機能部に論理回路を構成するのに必
要なプログラムデータを転送する論理構成制御部とを備
え、各論理構成制御部が並行してそれぞれの論理構成制
御部に対応する論理機能部の論理回路を構成し、論理回
路の構成が終了した論理機能部に対応する論理構成制御
部が、その論理機能部と他の論理機能部との間の接続信
号の論理を固定するように、その論理機能部に対応した
論理固定部を制御することを特徴とするフィールド・プ
ログラマブル・ゲートアレイ。
【請求項８】前記論理構成制御部のそれぞれが、構成
開始制御部をさらに備え、構成開始制御部が外部機器か
ら開始信号を受信した場合に、その論理構成制御部に対
応する論理機能部の論理回路の構成を実行することを特
徴とする請求項７記載のフィールド・プログラマブル・
ゲートアレイ。