JP2001184330A - 入出力ポートの完全性を保持しつつコアロジックパワーシャットダウンを行うマイクロコントローラ - Google Patents

入出力ポートの完全性を保持しつつコアロジックパワーシャットダウンを行うマイクロコントローラ

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JP2001184330A
JP2001184330A JP2000336638A JP2000336638A JP2001184330A JP 2001184330 A JP2001184330 A JP 2001184330A JP 2000336638 A JP2000336638 A JP 2000336638A JP 2000336638 A JP2000336638 A JP 2000336638A JP 2001184330 A JP2001184330 A JP 2001184330A
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ホフヒン ポール
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スミット ウィレム
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Abstract

(57)【要約】 【課題】 集積回路マイクロコントローラにおいてパワ
ーを温存しながら制御および／またはステータス状態を
維持するシステム、方法および装置を提供する。 【解決手段】 マイクロコントローラ集積回路１００
は、マイクロコントローラコアロジック１０２と、出力
ロジックレベルを格納することに適合した入出力ポート
ロジックと１０６と、マイクロコントローラコアロジッ
ク１０２と入出力ポートロジック１０６との間に接続さ
れたインターフェースロジック１０４と、マイクロコン
トローラコアロジック１０２に接続されたパワースイッ
チ１１０とを含む。マイクロコントローラコアロジック
１０２は、電源１０８がマイクロコントローラコアロジ
ック１０２に接続された場合に、入出力ポートロジック
１０６の出力ロジックレベルを制御し、そして電源１０
８がマイクロコントローラコアロジック１０２から切断
された場合に、入出力ポートロジック１０６の出力ロジ
ックレベルは、電源１０８がマイクロコントローラコア
ロジック１０２から切断される直前と同じ状態を維持す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、広義には、集積回
路マイクロコントローラに関し、より具体的には、出力
ポートロジックレベルを維持しながら集積回路マイクロ
コントローラにおいてパワーを温存する技術に関する。
【０００２】
【従来の技術】デジタル電子部品は、顧客、企業および
産業によって購入されるあらゆる種類の製品の一部とな
っている。これらの製品には、アラームシステム、遠隔
モニタリングおよび制御システム、コンピュータ、携帯
電話、携帯情報端末（ＰＤＡ）、ポータブルグローバル
位置決定システム（ＧＰＳ）端末、等のポータブル電子
デバイスが含まれる。これらの電子製品の多くはバッテ
リパワーで動作する。バッテリパワーを温存すること
は、望まれることであり、時には必須である。
【０００３】Ｕｔｚの米国特許第５，４８１，２２２号
は、外部イベントが発生したときにのみ外部電源に接続
されるパワー温存集積回路を開示している。集積回路内
のスイッチは、内部の回路構成を、所定時間だけ電源に
接続する。この所定時間は、集積回路がある機能を実行
するのに十分な時間である。その後、別の外部イベント
が発生するまでは、電源を集積回路から切断しておく。
このようにして、必要なときだけ電源を集積回路に接続
し、これにより、外部電源から消費されるパワー量を温
存する。
【０００４】Ｌｉｎの米国特許第５，７８７，２９７号
は、全て１つの集積回路ダイの上に配置された２つ以上
の機能ユニットで構成されるマイクロ電子デバイスを開
示している。これらの機能ユニットは、同時に動作する
必要はなく、よって、不要な機能ユニットのいくつか
は、１）クロック入力をオフにする、２）パワー源をイ
ンタラプトする、または３）不要なユニットへの入力信
号を非アクティブ化することによって、ディセーブルま
たはオフにされ得る。Ｌｉｎの発明の好適な実施形態で
は、相補的金属酸化物半導体（ＣＭＯＳ）回路への信号
入力を禁止し、これにより、ＣＭＯＳ回路をスタティッ
ク（不変）モードにして消費パワーを最小化している。
【０００５】Ｂａｒｔｌｉｎｇらの米国特許第５，１８
２，８１０号は、マイクロプロセッサ集積回路および他
の集積回路と組み合わされたパワーマネージメント集積
回路を開示している。このパワーマネージメント集積回
路においては、２つの集積回路の一方がオフである場合
に、その２つの集積回路間の信号経路を送信ゲートによ
って分離する。これにより、パワー漏れ、基板ポンピン
グ（ｓｕｂｓｔｒａｔｅ ｐｕｍｐｉｎｇ）等の問題が
回避される。このように接続された集積回路は、それぞ
れ独立して、他方の集積回路の動作に影響を及ぼすこと
なく、パワーアップまたはパワーダウンできる。入力イ
ベントの発生時に、マイクロプロセッサ集積回路にパワ
ーが印加され得る。
【０００６】Ｍａｔｔｅｒらの米国特許第５，６３４，
１３１号は、複数の機能ユニットを有する集積回路にお
いてある機能ユニットをパワーダウンする技術を開示し
ている。各機能ユニットは、それ自身のクロック入力を
有しており、その機能ユニットに関連付けられたクロッ
クは、その機能ユニットが不要なときには停止され、こ
れにより、パワーを温存する。
【０００７】
【発明が解決しようとする課題】例えば、バッテリ電源
の利用時間を長くするために、集積回路システムにおい
て、様々なパワー低減およびシャットダウン手段が用い
られている。概して、シャットダウンパワー消費集積回
路は、入力刺激に応答して「ウェイクアップ」する。し
かし、集積回路マイクロコントローラにおいてパワーを
温存しながら出力制御および／またはステータス状態を
維持することも重要である。
【０００８】従って、集積回路マイクロコントローラに
おいてパワーを温存しながら制御および／またはステー
タス状態を維持するシステム、方法および装置が必要と
されている。
【０００９】本発明は、そのようなシステム、方法およ
び装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明のマイクロコント
ローラ集積回路は、入出力ポート完全性を保持しつつ低
パワースタンバイ機能を有するマイクロコントローラ集
積回路であって、マイクロコントローラコアロジック
と、出力ロジックレベルを格納することに適合した入出
力ポートロジックと、該マイクロコントローラコアロジ
ックと該入出力ポートロジックとの間に接続されたイン
ターフェースロジックと、該マイクロコントローラコア
ロジックに接続され、電源に接続することに適合したパ
ワースイッチであって、該入出力ポートロジックによっ
て制御される、パワースイッチとを含み、該マイクロコ
ントローラコアロジックは、該電源が該マイクロコント
ローラコアロジックに接続された場合に、該入出力ポー
トロジックの出力ロジックレベルを制御し、そして該電
源が該マイクロコントローラコアロジックから切断され
た場合に、該入出力ポートロジックの出力ロジックレベ
ルは、該電源が該マイクロコントローラコアロジックか
ら切断される直前と同じ状態を維持し、これによって上
記目的が達成される。
【００１１】前記電源がバッテリであってもよい。
【００１２】前記インターフェースロジックが信号アイ
ソレーションスイッチおよびクロック入力ディセーブル
回路を含み、前記マイクロコントローラコアロジックか
ら前記入出力ポートロジックへのロジック信号およびク
ロック信号が、前記電源が該マイクロコントローラコア
ロジックから切断される前にそれぞれ切断およびディセ
ーブルされてもよい。
【００１３】前記入出力ポートの出力ロジックレベル
が、クロック入力およびデータ入力を有するメモリ中に
格納され、ロジックレベル遷移が該クロック入力におい
て生じた場合にデータが該メモリ中に格納されてもよ
い。
【００１４】前記クロック入力がディセーブルされるよ
うにクロックディセーブル信号が前記マイクロコントロ
ーラコアロジックによって前記インターフェースロジッ
クに送信されてもよい。
【００１５】前記クロック入力がディセーブルされた後
で前記入出力ロジックポートによって前記パワースイッ
チが前記電源を前記マイクロコントローラコアロジック
から切断してもよい。
【００１６】前記クロックディセーブル信号が送信され
た場合に前記データ入力が切断されてもよい。
【００１７】前記クロック入力がディセーブルされ、か
つ前記データ入力が切断された後で、前記入出力ロジッ
クポートによって前記パワースイッチが前記電源を前記
マイクロコントローラコアロジックから切断してもよ
い。
【００１８】前記マイクロコントローラコアロジックを
第１のモードで前記電源の第１の電圧に接続し、第２の
モードで該電源の第２の電圧に接続することに適合した
前記パワースイッチをさらに含んでもよい。
【００１９】前記第１の電圧が動作電圧であり、前記第
２の電源が前記電源の共通または接地レベルであっても
よい。
【００２０】前記マイクロコントローラコアロジック
は、前記パワースイッチが前記第１のモードである場合
に動作し、該パワースイッチが前記第２のモードである
場合にシャットダウンされ、前記電源から実質的に全く
電源を引き出さなくてもよい。
【００２１】前記マイクロコントローラコアロジック
は、前記電源に接続された場合に診断セルフテストを行
ってもよい。
【００２２】前記入出力ポートロジックへの外部入力信
号によって前記パワースイッチが前記電源を前記マイク
ロコントローラコアロジックに接続してもよい。
【００２３】クロックイネーブル信号が前記マイクロコ
ントローラコアロジックによって送信されて前記クロッ
ク入力がイネーブルされてもよい。
【００２４】本発明の方法は、入出力ポート完全性を保
持しつつ低パワースタンバイ機能を有するマイクロコン
トローラ集積回路における方法であって、マイクロコン
トローラコアロジックを提供するステップと、出力ロジ
ックレベルを格納することに適合した入出力ポートロジ
ックを提供するステップと、該マイクロコントローラコ
アロジックと該入出力ポートロジックとの間に接続され
たインターフェースロジックを提供するステップと、該
マイクロコントローラコアロジックに接続され、電源に
接続することに適合したパワースイッチであって、該入
出力ポートロジックによって制御される、パワースイッ
チを提供するステップとを包含し、それにより、該電源
が該マイクロコントローラコアロジックに接続された場
合に、該入出力ポートロジックの出力ロジックレベルを
制御するステップと、該入出力ポートロジックの出力ロ
ジックレベルを該電源が該マイクロコントローラコアロ
ジックから切断される直前と同じ状態に維持しつつ、該
電源を該マイクロコントローラコアロジックから切断す
るステップとを行い、これにより上記目的が達成され
る。
【００２５】前記電源を前記マイクロコントローラコア
ロジックから切断するステップは、該マイクロコントロ
ーラコアロジックにおけるパワーシャットダウンを開始
するステップと、前記入出力ポートロジックにおけるメ
モリレジスタへのクロック入力をディセーブルするステ
ップと、該マイクロコントローラコアロジックを該電源
から切断することによって該マイクロコントローラコア
ロジックをパワーダウンするステップとを包含してもよ
い。
【００２６】前記クロック入力をディセーブルするステ
ップの後で、前記マイクロコントローラコアロジックと
前記入出力ポートロジックとの間の信号線を切断するス
テップをさらに包含してもよい。
【００２７】本発明は、マイクロコントローラ系集積回
路中に、集積回路入出力回路の制御および／またはステ
ータスを保持しつつマイクロコントローラコアロジック
のパワーシャットダウンを提供することによって既存技
術の欠点および欠陥だけでなく上記の問題を解決する。
【００２８】本発明の実施形態によると、集積回路は、
マイクロコントローラコアロジック、入出力（Ｉ／Ｏ）
ポートロジック、およびインターフェースロジックを含
む。マイクロコントローラコアロジックは、Ｉ／Ｏポー
トロジックがマイクロコントローラコアロジックがパワ
ーダウンされる直前にあった状態を維持しつつ、パワー
ダウンされ得る（マイクロコントローラコアロジックか
らパワーが取り除かれる）。金属酸化物半導体電界効果
トランジスタ（ＭＯＳＦＥＴ）などのパワースイッチ
は、マイクロコントローラコアロジックと電源との間に
接続され得る。Ｉ／Ｏポートロジックは常時電源に接続
されたままなので、その動作および信号出力状態は、マ
イクロコントローラコアロジックがパワーダウンされた
場合でも保持される。インターフェースロジックの選択
された部分はまた、常時パワーが与えられたままであり
得る。インターフェースおよび／またはＩ／Ｏポートロ
ジックは、パワーダウンされる前にマイクロコントロー
ラコアロジックから受信した信号の最後のロジック状態
を保持するためにラッチまたは格納レジスタを含み得
る。アイソレーションゲートを使用して、インターフェ
ースおよび／またはＩ／Ｏポートロジックに対するクロ
ック回路の偽トリガリング、誤信号情報などを防止し得
る。
【００２９】本発明の他の実施形態において、マイクロ
コントローラコアロジックのパワー入力ノードは、その
出力信号ノードのすべてが一定のロジックレベル（ロジ
ックＬＯＷ、すなわち接地電位）にあるように接地され
る。インターフェースおよびＩ／Ｏポートロジックは、
クロック入力がロジックＬＯＷの場合にデータ転送が起
こらないような正エッジトリガクロック入力を有する格
納レジスタまたはラッチを使用し得る。マイクロコント
ローラコアロジックのパワーダウンの間は、出力信号ノ
ードがロジックＬＯＷに十分保たれる。マイクロコント
ローラコアロジックにパワーを印加する間は、インター
フェースおよびＩ／Ｏポートロジックのクロック入力
は、クロックアンロック信号がマイクロコントローラコ
アロジックから受信されるまでディセーブルされ得る。
クロック入力ディセーブル信号を使用して、マイクロコ
ントローラコアロジックをパワーダウンする直前にイン
ターフェースおよびＩ／Ｏポートロジックのクロック入
力をディセーブルし得る。
【００３０】本発明の実施形態において、Ｉ／Ｏポート
ロジックは、パワーオン／オフスイッチを制御し得る。
インターフェースおよび／またはＩ／Ｏポートロジック
は、パワーダウンされる直前にマイクロコントローラコ
アロジックからディセーブル信号を受信し、インターフ
ェースおよび／またはＩ／Ｏポートロジック（レジスタ
またはラッチ）のクロック入力ノードはディセーブルさ
れる（クロック信号の受信を禁止される）。このよう
に、クロック入力ノードのディセーブルは、マイクロコ
ントローラコアロジックからのデータを格納するレジス
タまたはラッチの内容がさらに変更されるのを防止す
る。クロック入力ノードは、例えば（しかし、それに限
定されない）マイクロコントローラコアロジックからの
イネーブル信号がマイクロコントローラコアロジックが
再びパワーアップした後でインターフェースおよび／ま
たはＩ／Ｏポートロジックによって受信されるまで、デ
ィセーブルのままである。マイクロコントローラコアロ
ジックのパワーアップは、セルフテストおよび診断ルー
チン、初期化ルーチンなどを含み得る。マイクロコント
ローラコアロジックは、パワーダウンシーケンスを開始
し得、そしてインターフェースおよび／またはＩ／Ｏポ
ートロジックは、パワーがマイクロコントローラコアロ
ジックに印加されることによってパワーアップシーケン
スを開始し得る。一旦パワーがマイクロコントローラコ
アロジックに印加（再印加）されると、マイクロコント
ローラプログラムは、クロックイネーブル信号を生成し
てマイクロコントローラコアロジックとインターフェー
スおよびＩ／Ｏポートロジックとの間の通常機能が確立
（再確立）される。
【００３１】本発明の特徴は、パワー消費の大きいマイ
クロコントローラコアロジックからパワーが取り除かれ
ることである。
【００３２】本発明の別の特徴は、Ｉ／Ｏポートロジッ
クがアクティブを維持してマイクロコントローラコアロ
ジックによってＩ／Ｏポートロジックに送信された最も
最近の情報を維持することである。
【００３３】本発明の利点は、バッテリを電源とするア
プリケーションにおいて一定の充電での動作時間を増加
させることであることである。
【００３４】別の利点は、本発明の実施形態によって消
費されるパワーの量が低減されることによって熱散逸が
低減されることである。
【００３５】さらに別の利点は、低パワー消費モードに
おいて制御および／またはステータスの指示が連続する
ことである。
【００３６】本発明の特徴および利点は、開示を目的と
し添付の図面を参照して以下に説明する現在好ましい実
施形態から明らかになる。
【００３７】
【発明の実施の形態】本発明は、マイクロコントローラ
コアロジックと、入出力（Ｉ／Ｏ）ポートロジックおよ
びインターフェースロジックと、パワー制御回路とを備
え、マイクロコントローラコアロジックをパワーダウン
（パワーを取り除く）しながら、Ｉ／Ｏポートロジック
は、マイクロコントローラコアロジックのパワーダウン
直前における状態を維持したままにしておくことができ
る、集積回路におけるパワー温存システム、方法および
装置である。Ｉ／Ｏポートロジックは、常に、電源に接
続された状態のままであるので、マイクロコントローラ
コアロジックがパワーダウンされてもその動作および信
号出力状態は維持される。
【００３８】以下、図面を参照しながら、本発明の好適
な実施形態の詳細を模式的に示す。図面中、同一の部材
には同一の参照番号を付し、類似する部材には、同一の
参照番号に異なる下付き文字を付して区別する。
【００３９】以下、図１を参照して、本発明の実施形態
を説明する。図１は、本発明の実施形態による、電子シ
ステムの模式ブロック図である。集積回路マイクロコン
トローラ等の電子システム全体を参照番号１００で示し
ている。集積回路マイクロコントローラは、マイクロコ
ントローラコアロジック１０２と、入出力（Ｉ／Ｏ）ポ
ートロジック１０６と、インターフェースロジック１０
４と、バッテリ（電源）１０８と、パワースイッチ１１
０とを備えている。Ｉ／Ｏポートロジック１０６および
パワースイッチ１１０は、バッテリ１０８に直接接続さ
れている。マイクロコントローラコアロジック１０２
は、パワースイッチ１１０を介してバッテリ１０８に接
続されており、インターフェースロジックは、マイクロ
コントローラコアロジック１０２およびＩ／Ｏポートロ
ジック１０６の一方または両方からパワーを得ることが
できる。パワースイッチ１１０は、例えば、金属酸化物
半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等であり
得るがこれらに限定はされない。
【００４０】さらに、パワースイッチ１１０は、接地ま
たは共通ノード１１２に接続されている。パワースイッ
チ１１０は、マイクロコントローラコアロジック１０２
をバッテリ１０８から切断し、マイクロコントローラコ
アロジック１０２のパワーノード１１４を接地または共
通ノード１１２に接続する。マイクロコントローラコア
ロジック１０２からの出力は、その後、接地または共通
ノード１１２と実質的に同じ電圧電位となる。
【００４１】マイクロコントローラコアロジック１０２
とＩ／Ｏポートロジック１０６との間においてクロック
および／または信号回路をそれぞれ禁止または切断する
ために、適切なゲーティングまたはアイソレーション回
路がさらにインターフェースロジック１０４に設けられ
得る。マイクロコントローラコアロジック１０２からパ
ワーを取り除く直前に、ゲーティングまたはアイソレー
ション回路（図示せず）をセットするために、禁止信号
が用いられ得る。マイクロコントローラコアロジック１
０２にパワーが印加（再印加）されて、マイクロコント
ローラコアロジック１０２が、インターフェースロジッ
ク１０４およびＩ／Ｏポートロジック１０６と適切に通
信する状態になった後に、ゲーティングまたはアイソレ
ーション回路をリセットするために、イネーブル信号が
用いられ得る。
【００４２】Ｉ／Ｏポートロジック１０６の出力１１８
のロジックレベルは、レジスタまたはラッチ１１６内に
格納され得る。従って、マイクロコントローラコアロジ
ック１０２からパワーが取り除かれたときに、Ｉ／Ｏポ
ートロジック１０６の出力１１８の最も最近の論理状態
は維持される。Ｉ／Ｏポートロジック１０６の外部入力
１２０は、マイクロコントローラコアロジック１０２に
よる処理についての情報を受信してもよく、さらに、入
力信号の変化を検出するように構成されていてもよい。
パワースイッチ１１０を起動して、マイクロコントロー
ラコアロジック１０２にパワーを再印加するために、入
力信号の変化を用いることができる。
【００４３】バッテリ以外の図１に開示されている全て
の回路および機能部が１つ以上の集積回路内に収められ
得ることは想起されており、本発明の範囲内である。説
明の便宜上、本発明の好適な実施形態を単一の集積回路
を備えたものとして説明するが、当業者であれば、（こ
れに限定はされないが、例えば、プリント配線または回
路基板等の）共通配線基板によって互いに接続された複
数の集積回路パッケージ内に製造された複数の回路の組
み合わせに対しても本発明の実施形態を同様に適用でき
ることを理解する。
【００４４】以下、図２を参照して、本発明の実施形態
を説明する。図２は、本発明の実施形態による、パワー
ダウンシーケンスを示す模式ロジックフロー図である。
ステップ２０２において、パワーシャットダウンシーケ
ンスは、例えば、マイクロコントローラコアロジック１
０２によって開始される。ステップ２０４において、マ
イクロコントローラコアロジック１０２は、インターフ
ェースロジック１０４および／またはＩ／Ｏポートロジ
ック１０６のクロック入力をディセーブルさせる。ステ
ップ２０６において、マイクロコントローラコアロジッ
ク１０２は、インターフェースロジック１０４および／
またはＩ／Ｏポートロジック１０６の信号線をマイクロ
コントローラコアロジック１０２の出力から切断し得
る。ステップ２０８において、Ｉ／Ｏポートロジック１
０６によって、パワースイッチ１１０は、バッテリ１０
８をマイクロコントローラコアロジック１０２から切断
する。
【００４５】以下、図３を参照して、本発明の実施形態
を説明する。図３は、本発明の実施形態による、パワー
アップシーケンスを示す模式ロジックフロー図である。
ステップ３０２において、パワーアップシーケンスは、
例えば、Ｉ／Ｏポートロジック１０６によって開始され
る。ステップ３０４において、マイクロコントローラコ
アロジック１０２にパワーが印加され、これにより、ス
テップ３０６において、マイクロコントローラコアロジ
ック１０２が、パワーアップセルフテストプログラムを
開始して、その動作プログラムを初期化する。ステップ
３０８において、インターフェースロジック１０４およ
び／またはＩ／Ｏポートロジック１０６間の信号線は、
マイクロコントローラコアロジック１０２の出力に接続
される。ステップ３１０において、インターフェースロ
ジック１０４およびＩ／Ｏポートロジック１０６に対す
るクロック入力がイネーブルされる。
【００４６】上述のように、本発明によって提供される
電子システムは、集積回路を使用する電子システムであ
って、その集積回路は、マイクロコントローラコアロジ
ック、入出力（Ｉ／Ｏ）ポートロジック、およびインタ
ーフェースロジックを含む。マイクロコントローラコア
ロジックは、Ｉ／Ｏポートロジックがマイクロコントロ
ーラコアロジックがパワーダウンされる直前にあった状
態を維持しつつ、パワーダウンされ得る（マイクロコン
トローラコアロジックからパワーが取り除かれる）。Ｉ
／Ｏポートロジックは常時電源に接続されたままなの
で、その動作および信号出力状態は、マイクロコントロ
ーラコアロジックがパワーダウンされた場合でも保持さ
れる。集積回路の主なパワー消費部分は、バッテリなど
の電源から切断され、従ってバッテリパワーを非常に温
存し、集積回路電子システムの有効なバッテリ動作時間
を延長する。
【００４７】従って、本発明によって、上記またはその
他本発明に本来備わっている目的、最終結果、および利
点が得られるようになっている。本発明を、本発明の特
定の好適な実施形態に関連して図示、説明および規定し
たが、これは、本発明を間接的に限定するものではな
い。また、推測によって本発明が限定されることもな
い。本発明は、当業者であれば可能な本発明に対する形
式的および機能的な改変例、変更例および均等物を含
む。図示および上記の本発明の好適な実施形態は例示的
なものに過ぎず、本発明の範囲を網羅するものではな
い。よって、本発明は、あらゆる側面における均等物を
完全に認識した上で、上掲の特許請求の範囲の趣旨およ
び範囲によってのみ限定されるものである。
【００４８】
【発明の効果】本発明によれば、集積回路マイクロコン
トローラにおいてパワーを温存しながら制御および／ま
たはステータス状態を維持するシステム、方法および装
置が提供される。
【図面の簡単な説明】
【図１】図１は、本発明の実施形態による、電子システ
ムを示す模式ブロック図である。
【図２】図２は、本発明の実施形態による、パワーダウ
ンシーケンスを示す模式ロジックフロー図である。
【図３】図３は、本発明の実施形態による、パワーアッ
プシーケンスを示す模式ロジックフロー図である。
【符号の説明】
１０２ マイクロコントローラコアロジック １０４ インターフェースロジック １０６ Ｉ／Ｏポートロジック １０８ バッテリ １１０ パワースイッチ １１６ ラッチ
フロントページの続き (72)発明者 ポール ホフヒン アメリカ合衆国 アリゾナ 85213， メ サ， イースト ドウニング サークル 2245 (72)発明者 ウィレム スミット アメリカ合衆国 アリゾナ 85248， チ ャンドラー， ウエスト オリオール ウ ェイ 1374 (72)発明者 グレゴリー シー． ビンハム アメリカ合衆国 アリゾナ 85233， ギ ルバート， エス． ベイ ショアー ブ ールバード 440

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 入出力ポート完全性を保持しつつ低パワ
    ースタンバイ機能を有するマイクロコントローラ集積回
    路であって、 マイクロコントローラコアロジックと、 出力ロジックレベルを格納することに適合した入出力ポ
    ートロジックと、 該マイクロコントローラコアロジックと該入出力ポート
    ロジックとの間に接続されたインターフェースロジック
    と、 該マイクロコントローラコアロジックに接続され、電源
    に接続することに適合したパワースイッチであって、該
    入出力ポートロジックによって制御される、パワースイ
    ッチとを含み、 該マイクロコントローラコアロジックは、該電源が該マ
    イクロコントローラコアロジックに接続された場合に、
    該入出力ポートロジックの出力ロジックレベルを制御
    し、そして該電源が該マイクロコントローラコアロジッ
    クから切断された場合に、該入出力ポートロジックの出
    力ロジックレベルは、該電源が該マイクロコントローラ
    コアロジックから切断される直前と同じ状態を維持す
    る、マイクロコントローラ集積回路。
  2. 【請求項２】 前記電源がバッテリである、請求項１の
    マイクロコントローラ集積回路。
  3. 【請求項３】 前記インターフェースロジックが信号ア
    イソレーションスイッチおよびクロック入力ディセーブ
    ル回路を含み、前記マイクロコントローラコアロジック
    から前記入出力ポートロジックへのロジック信号および
    クロック信号が、前記電源が該マイクロコントローラコ
    アロジックから切断される前にそれぞれ切断およびディ
    セーブルされる、請求項１に記載のマイクロコントロー
    ラ集積回路。
  4. 【請求項４】 前記入出力ポートの出力ロジックレベル
    が、クロック入力およびデータ入力を有するメモリ中に
    格納され、ロジックレベル遷移が該クロック入力におい
    て生じた場合にデータが該メモリ中に格納される、請求
    項１に記載のマイクロコントローラ集積回路。
  5. 【請求項５】 前記クロック入力がディセーブルされる
    ようにクロックディセーブル信号が前記マイクロコント
    ローラコアロジックによって前記インターフェースロジ
    ックに送信される、請求項４に記載されるマイクロコン
    トローラ集積回路。
  6. 【請求項６】 前記クロック入力がディセーブルされた
    後で前記入出力ロジックポートによって前記パワースイ
    ッチが前記電源を前記マイクロコントローラコアロジッ
    クから切断する、請求項５に記載のマイクロコントロー
    ラ集積回路。
  7. 【請求項７】 前記クロックディセーブル信号が送信さ
    れた場合に前記データ入力が切断される、請求項５に記
    載のマイクロコントローラ集積回路。
  8. 【請求項８】 前記クロック入力がディセーブルされ、
    かつ前記データ入力が切断された後で、前記入出力ロジ
    ックポートによって前記パワースイッチが前記電源を前
    記マイクロコントローラコアロジックから切断する、請
    求項７に記載のマイクロコントローラ集積回路。
  9. 【請求項９】 前記マイクロコントローラコアロジック
    を第１のモードで前記電源の第１の電圧に接続し、第２
    のモードで該電源の第２の電圧に接続することに適合し
    た前記パワースイッチをさらに含む、請求項１に記載の
    マイクロコントローラ集積回路。
  10. 【請求項１０】 前記第１の電圧が動作電圧であり、前
    記第２の電源が前記電源の共通または接地レベルであ
    る、請求項９に記載のマイクロコントローラ集積回路。
  11. 【請求項１１】 前記マイクロコントローラコアロジッ
    クは、前記パワースイッチが前記第１のモードである場
    合に動作し、該パワースイッチが前記第２のモードであ
    る場合にシャットダウンされ、前記電源から実質的に全
    く電源を引き出さない、請求項９に記載のマイクロコン
    トローラ集積回路。
  12. 【請求項１２】 前記マイクロコントローラコアロジッ
    クは、前記電源に接続された場合に診断セルフテストを
    行う、請求項４に記載のマイクロコントローラ集積回
    路。
  13. 【請求項１３】 前記入出力ポートロジックへの外部入
    力信号によって前記パワースイッチが前記電源を前記マ
    イクロコントローラコアロジックに接続する、請求項１
    に記載のマイクロコントローラ集積回路。
  14. 【請求項１４】 クロックイネーブル信号が前記マイク
    ロコントローラコアロジックによって送信されて前記ク
    ロック入力がイネーブルされる、請求項１２に記載のマ
    イクロコントローラ集積回路。
  15. 【請求項１５】 入出力ポート完全性を保持しつつ低パ
    ワースタンバイ機能を有するマイクロコントローラ集積
    回路における方法であって、 マイクロコントローラコアロジックを提供するステップ
    と、 出力ロジックレベルを格納することに適合した入出力ポ
    ートロジックを提供するステップと、 該マイクロコントローラコアロジックと該入出力ポート
    ロジックとの間に接続されたインターフェースロジック
    を提供するステップと、 該マイクロコントローラコアロジックに接続され、電源
    に接続することに適合したパワースイッチであって、該
    入出力ポートロジックによって制御される、パワースイ
    ッチを提供するステップとを包含し、それにより、 該電源が該マイクロコントローラコアロジックに接続さ
    れた場合に、該マイクロコントローラコアロジックによ
    り該入出力ポートロジックの出力ロジックレベルを制御
    するステップと、 該入出力ポートロジックの出力ロジックレベルを該電源
    が該マイクロコントローラコアロジックから切断される
    直前と同じ状態に維持しつつ、該電源を該マイクロコン
    トローラコアロジックから切断するステップとを行う、
    方法。
  16. 【請求項１６】 前記電源を前記マイクロコントローラ
    コアロジックから切断するステップは、 該マイクロコントローラコアロジックにおけるパワーシ
    ャットダウンを開始するステップと、 前記入出力ポートロジックにおけるメモリレジスタへの
    クロック入力をディセーブルするステップと、 該マイクロコントローラコアロジックを該電源から切断
    することによって該マイクロコントローラコアロジック
    をパワーダウンするステップとを包含する、請求項１５
    に記載の方法。
  17. 【請求項１７】 前記クロック入力をディセーブルする
    ステップの後で、前記マイクロコントローラコアロジッ
    クと前記入出力ポートロジックとの間の信号線を切断す
    るステップをさらに包含する、請求項１６に記載の方
    法。
JP2000336638A 1999-11-02 2000-11-02 入出力ポートの完全性を保持しつつコアロジックパワーシャットダウンを行うマイクロコントローラ Withdrawn JP2001184330A (ja)

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