JP2001176816A - Device and method for manufacturing semiconductor device - Google Patents

Device and method for manufacturing semiconductor device

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JP2001176816A
JP2001176816A JP35650299A JP35650299A JP2001176816A JP 2001176816 A JP2001176816 A JP 2001176816A JP 35650299 A JP35650299 A JP 35650299A JP 35650299 A JP35650299 A JP 35650299A JP 2001176816 A JP2001176816 A JP 2001176816A
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JP
Japan
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film
alloy
interlayer insulating
insulating film
forming
Prior art date
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Withdrawn
Application number
JP35650299A
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Japanese (ja)
Inventor
Kazumi Matsumoto
和己 松本
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device and its manufacturing method which an suppress an increase in the contact resistance of an Al alloy wire in a connection hole, by preventing products of reaction on Al from being formed, when etching for forming the connection hole in an interlayer insulating film is carried out. SOLUTION: This manufacturing method for a semiconductor device has a stage for forming an amorphous TiOX film 18 on a 1st Al-Cu alloy film 15, a stage for forming a 1st Al alloy wire by patterning the amorphous TiOX film 18 and 1st Al-C alloy film 15, a stage for forming a 2nd interlayer insulating film 19 on the 1st Al alloy wire 15, a stage for forming a via hole 19a positioned on the 1st Al alloy wire 15 in the 2nd interlayer insulating film 19, a stage for forming a via hole 19a positioned on the 1st Al alloy wire 15 in the interlayer insulating film 19 by etching the interlayer insulating film 19, and a stage for forming a 2nd Al alloy wire in the via hole 19a and on the interlayer insulating film 19.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係わり、特に、接続孔内におけるAl合金
配線のコンタクト抵抗の増加を抑制できる半導体装置及
びその製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device capable of suppressing an increase in contact resistance of an Al alloy wiring in a connection hole and a method of manufacturing the same.

【0002】[0002]

【従来の技術】図6及び図8は、従来の半導体装置の製
造方法を説明するための断面図である。図7は、図6に
示す層間絶縁膜におけるビアホールを上から視た平面図
である。
2. Description of the Related Art FIGS. 6 and 8 are sectional views for explaining a conventional method of manufacturing a semiconductor device. FIG. 7 is a plan view of a via hole in the interlayer insulating film shown in FIG. 6 as viewed from above.

【0003】まず、図6に示すように、シリコン基板1
01上に熱酸化法によりゲート酸化膜103を形成し、
このゲート酸化膜103上にゲート電極105を形成す
る。この後、このゲート電極105をマスクとしてイオ
ン注入することにより、シリコン基板101にはソース
/ドレイン領域の拡散層107,108が形成される。
次に、ゲート電極105及びゲート酸化膜103の上に
第1の層間絶縁膜109を形成し、第1の層間絶縁膜1
09にコンタクトホール(接続孔)109aを形成す
る。
[0003] First, as shown in FIG.
01, a gate oxide film 103 is formed by a thermal oxidation method,
A gate electrode 105 is formed on the gate oxide film 103. Thereafter, ion implantation is performed using the gate electrode 105 as a mask to form diffusion layers 107 and 108 of source / drain regions on the silicon substrate 101.
Next, a first interlayer insulating film 109 is formed on the gate electrode 105 and the gate oxide film 103, and the first interlayer insulating film 1 is formed.
09, a contact hole (connection hole) 109a is formed.

【0004】この後、このコンタクトホール109a内
及び第1の層間絶縁膜109上にスパッタ法によりTi
膜111を成膜し、Ti膜111上にスパッタ法により
TiN膜113を成膜する。次に、TiN膜113上及
びコンタクトホール109a内にスパッタ法により第1
のAl−Cu合金膜115を堆積する。この後、第1の
Al−Cu合金膜115上にスパッタ法により反射防止
膜としてのTiN膜117を成膜する。次に、このTi
N膜117上に図示せぬレジスト膜を塗布し、そのレジ
スト膜を露光、現像することにより、TiN膜117上
にレジストパターン(図示せず)が形成される。このレ
ジストパターンをマスクとしてTiN膜117及び第1
のAl−Cu合金膜115をエッチングすることによ
り、第1の層間絶縁膜109上に第1のAl合金配線1
15が形成される。
Thereafter, Ti is deposited in the contact hole 109a and on the first interlayer insulating film 109 by sputtering.
A film 111 is formed, and a TiN film 113 is formed on the Ti film 111 by a sputtering method. Next, a first film is formed on the TiN film 113 and in the contact hole 109a by a sputtering method.
Al-Cu alloy film 115 is deposited. Thereafter, a TiN film 117 as an antireflection film is formed on the first Al-Cu alloy film 115 by a sputtering method. Next, this Ti
By applying a resist film (not shown) on the N film 117, exposing and developing the resist film, a resist pattern (not shown) is formed on the TiN film 117. Using this resist pattern as a mask, the TiN film 117 and the first
By etching the Al-Cu alloy film 115, the first Al alloy wiring 1 is formed on the first interlayer insulating film 109.
15 are formed.

【0005】次に、第1のAl合金配線115上に第2
の層間絶縁膜119を堆積し、第2の層間絶縁膜119
上にレジスト膜を塗布し、このレジスト膜を露光、現像
することにより、第2の層間絶縁膜119上にはレジス
トパターン121が形成される。この後、レジストパタ
ーン121をマスクとしてウエットエッチングした後に
ドライエッチングすることにより、第2の層間絶縁膜1
19にコンタクトホール(接続孔)119aが形成され
る。更に、レジストパターン121をマスクとしてCF
4系のエッチングガスによりドライエッチングを施すこ
とにより、ビアホール119a底部のTiN膜117を
除去する。
Next, the second Al alloy wiring 115 is
Of the second interlayer insulating film 119 is deposited.
By applying a resist film thereon, exposing and developing the resist film, a resist pattern 121 is formed on the second interlayer insulating film 119. Thereafter, the second interlayer insulating film 1 is subjected to wet etching using the resist pattern 121 as a mask and then to dry etching.
19, a contact hole (connection hole) 119a is formed. Further, using the resist pattern 121 as a mask, CF
The TiN film 117 at the bottom of the via hole 119a is removed by performing dry etching with a four- system etching gas.

【0006】この後、図8に示すように、レジストパタ
ーン121を剥離し、第2の層間絶縁膜119の表面を
洗浄(逆スパッタ)する。次に、ビアホール119a内
及び第2の層間絶縁膜119上にスパッタ法によりTi
膜125を成膜し、このTi膜125上にスパッタ法に
よりTiN膜127を成膜する。次に、TiN膜127
上及びビアホール119a内にスパッタ法により第2の
Al−Cu合金膜129を堆積する。この後、第2のA
l−Cu合金膜129上にスパッタ法により反射防止膜
としてのTiN膜131を成膜する。次に、このTiN
膜131上に図示せぬレジスト膜を塗布し、そのレジス
ト膜を露光、現像することにより、TiN膜131上に
レジストパターン(図示せず)が形成される。このレジ
ストパターンをマスクとしてTiN膜131及び第2の
Al−Cu合金膜129をエッチングすることにより、
第2の層間絶縁膜119上に第2のAl合金配線129
が形成される。
After that, as shown in FIG. 8, the resist pattern 121 is peeled off, and the surface of the second interlayer insulating film 119 is cleaned (reverse sputtering). Next, Ti is formed in the via hole 119a and on the second interlayer insulating film 119 by sputtering.
A film 125 is formed, and a TiN film 127 is formed on the Ti film 125 by a sputtering method. Next, the TiN film 127
A second Al-Cu alloy film 129 is deposited on the upper portion and in the via hole 119a by a sputtering method. After this, the second A
A TiN film 131 as an antireflection film is formed on the l-Cu alloy film 129 by a sputtering method. Next, this TiN
A resist pattern (not shown) is formed on the TiN film 131 by applying a resist film (not shown) on the film 131 and exposing and developing the resist film. By etching the TiN film 131 and the second Al-Cu alloy film 129 using this resist pattern as a mask,
Second Al alloy wiring 129 is formed on second interlayer insulating film 119.
Is formed.

【0007】[0007]

【発明が解決しようとする課題】ところで、上記従来の
半導体装置の製造方法では、接続孔119aを形成する
ために第2の層間絶縁膜119にドライエッチングを施
す際、その層間絶縁膜119の膜厚が所々で異なるた
め、オーバーエッチング時にTiN膜117がエッチン
グされ、更に、第1のAl−Cu合金膜115がエッチ
ング雰囲気に晒される。このとき、接続孔119aの底
部でAlとの反応生成物(Al23等)123が形成さ
れ、図6及び図7に示すように接続孔119a内に反応
生成物123が王冠状に付着する。その後、第2のAl
−Cu合金膜129を形成する前に第2の層間絶縁膜1
19の表面を洗浄(逆スパッタ)するが、反応生成物1
23が接続孔の底に残り、その結果、接続孔119a内
のコンタクト抵抗が増大してしまう。
In the above-described conventional method for manufacturing a semiconductor device, when dry etching is performed on the second interlayer insulating film 119 to form the connection hole 119a, the film of the interlayer insulating film 119 is formed. Since the thickness varies in some places, the TiN film 117 is etched during over-etching, and the first Al-Cu alloy film 115 is exposed to an etching atmosphere. At this time, a reaction product (eg, Al 2 O 3 ) 123 with Al is formed at the bottom of the connection hole 119a, and the reaction product 123 adheres to the inside of the connection hole 119a in a crown shape as shown in FIGS. I do. Then, the second Al
Before forming the Cu alloy film 129, the second interlayer insulating film 1
The surface of No. 19 is cleaned (reverse sputtering), but the reaction product 1
23 remains at the bottom of the connection hole, and as a result, the contact resistance in the connection hole 119a increases.

【0008】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、層間絶縁膜に接続孔を形
成するためのエッチングを施す際にAlとの反応生成物
の形成を防止することにより、接続孔内におけるAl合
金配線のコンタクト抵抗の増加を抑制できる半導体装置
及びその製造方法を提供することにある。
The present invention has been made in view of the above circumstances, and has as its object to form a reaction product with Al when etching for forming a connection hole in an interlayer insulating film. An object of the present invention is to provide a semiconductor device capable of suppressing an increase in contact resistance of an Al alloy wiring in a connection hole by preventing the same and a method for manufacturing the same.

【0009】[0009]

【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、Al合金膜上にアモルファスTiOX
を形成する工程と、このアモルファスTiOX膜及びA
l合金膜をパターニングすることにより第1のAl合金
配線を形成する工程と、第1のAl合金配線上に層間絶
縁膜を形成する工程と、この層間絶縁膜をエッチングす
ることにより、第1のAl合金配線上に位置する接続孔
を上記層間絶縁膜に形成する工程と、この接続孔内及び
層間絶縁膜上に第2のAl合金配線を形成する工程と、
を具備することを特徴とする。
The method of manufacturing a semiconductor device according to the present invention SUMMARY OF THE INVENTION includes the steps of forming an amorphous TiO X film on the Al alloy film, the amorphous TiO X film and A
forming a first Al alloy wiring by patterning the l-alloy film, forming an interlayer insulating film on the first Al alloy wiring, and etching the interlayer insulating film to form a first Al alloy wiring. Forming a connection hole located on the Al alloy wiring in the interlayer insulating film; forming a second Al alloy wiring in the connection hole and on the interlayer insulating film;
It is characterized by having.

【0010】なお、上記層間絶縁膜はSiO2膜である
ことが好ましい。
The interlayer insulating film is preferably a SiO 2 film.

【0011】上記半導体装置の製造方法によれば、Al
合金膜上にアモルファスTiOX膜を形成しているた
め、このアモルファスTiOX膜が層間絶縁膜をエッチ
ングする際のエッチングストッパーとして作用する。従
って、このエッチングの際、接続孔の底でAl合金配線
が露出することがないので、Alとの反応生成物が接続
孔の底で発生することを防止できる。その結果、接続孔
内におけるAl合金配線のコンタクト抵抗の増大を抑制
できる。
According to the method of manufacturing a semiconductor device described above,
Since forming the amorphous TiO X film on the alloy film, the amorphous TiO X film acts as an etching stopper when etching the interlayer insulating film. Therefore, at the time of this etching, the Al alloy wiring is not exposed at the bottom of the connection hole, so that a reaction product with Al can be prevented from being generated at the bottom of the connection hole. As a result, an increase in the contact resistance of the Al alloy wiring in the connection hole can be suppressed.

【0012】本発明に係る半導体装置の製造方法は、A
l合金膜表面に酸素を導入する工程と、その上にTiN
膜を形成する工程と、このTiN膜に窒素雰囲気で熱処
理を施すことにより、上記TiN膜を緻密な膜にし、及
びAl合金膜とTiN膜の界面にアモルファスTiOX
膜を形成する工程と、このTiN膜、アモルファスTi
X膜及びAl合金膜をパターニングすることにより第
1のAl合金配線を形成する工程と、第1のAl合金配
線上に層間絶縁膜を形成する工程と、この層間絶縁膜を
エッチングすることにより、第1のAl合金配線上に位
置する接続孔を上記層間絶縁膜に形成する工程と、この
接続孔内及び層間絶縁膜上に第2のAl合金配線を形成
する工程と、を具備することを特徴とする。
A method for manufacturing a semiconductor device according to the present invention
a step of introducing oxygen to the surface of the alloy film and TiN
The step of forming a film and the heat treatment of the TiN film in a nitrogen atmosphere make the TiN film a dense film and an amorphous TiO x film at the interface between the Al alloy film and the TiN film.
A step of forming a film, the TiN film and the amorphous Ti
Forming a O X film and the first Al alloy wiring by patterning the Al alloy film, a step of forming an interlayer insulating film on the first Al alloy wire, by etching the interlayer insulating film Forming a connection hole located on the first Al alloy wiring in the interlayer insulating film; and forming a second Al alloy wiring in the connection hole and on the interlayer insulating film. It is characterized by.

【0013】上記半導体装置の製造方法によれば、Al
合金膜上にアモルファスTiOX膜を形成しているた
め、このアモルファスTiOX膜が層間絶縁膜をエッチ
ングする際のエッチングストッパーとして作用する。こ
れと共に、アモルファスTiO X膜上にTiN膜を形成
した後、このTiN膜に窒素雰囲気で熱処理を施すこと
により、TiN膜を緻密な耐エッチング性の良好な膜に
しているため、このTiN膜もエッチングストッパーと
して十分に作用する。従って、このエッチングの際、接
続孔の底でAl合金配線が露出することがないので、A
lとの反応生成物が接続孔の底で発生することを防止で
きる。また、TiN膜を緻密な膜にすることにより、露
光光の反射率を下げることができる。また、TiN膜と
Al合金膜との間にアモルファスTiOX膜を形成する
ことにより、TiN膜とAl合金膜との密着性が向上す
る。このため、Al合金膜上からTiN膜が剥がれるこ
とを抑制できる。
According to the method of manufacturing a semiconductor device described above,
Amorphous TiO on alloy filmXForming a film
This amorphous TiOXFilm etch interlayer dielectric
Acts as an etching stopper when performing etching. This
At the same time, amorphous TiO XForm TiN film on film
And then subjecting the TiN film to a heat treatment in a nitrogen atmosphere.
Makes the TiN film a dense film with good etching resistance
Therefore, this TiN film also serves as an etching stopper.
Works well. Therefore, during this etching,
Since the Al alloy wiring is not exposed at the bottom of the continuous hole, A
to prevent reaction products from being generated at the bottom of the connection hole.
Wear. In addition, by making the TiN film a dense film,
Light reflectance can be reduced. Also, TiN film and
Amorphous TiO between Al alloy filmXForm a film
Thereby, the adhesion between the TiN film and the Al alloy film is improved.
You. As a result, the TiN film may come off from the Al alloy film.
And can be suppressed.

【0014】また、本発明に係る半導体装置の製造方法
において、アモルファスTiOX膜を形成するための酸
素を導入する工程は、Al合金膜に酸素雰囲気で450
℃以下の熱処理を施すことによりAl合金膜表面に酸素
を導入する工程、又は、Al合金膜の表面に酸素プラズ
マ処理を施す工程であることが好ましい。
In the method of manufacturing a semiconductor device according to the present invention, the step of introducing oxygen for forming the amorphous TiO x film is performed by adding 450% to the Al alloy film in an oxygen atmosphere.
Preferably, a step of introducing oxygen to the surface of the Al alloy film by performing a heat treatment at a temperature of not more than ° C or a step of performing oxygen plasma treatment on the surface of the Al alloy film is preferable.

【0015】また、本発明に係る半導体装置の製造方法
において、前記緻密な膜にし、及びAl合金膜とTiN
膜の界面にアモルファスTiOX膜を形成する工程は、
400℃以上450℃以下の温度で行うことが好まし
い。
Further, in the method of manufacturing a semiconductor device according to the present invention, the dense film, the Al alloy film and the TiN
The step of forming an amorphous TiO X film at the interface of the film
It is preferable to carry out at a temperature of 400 ° C. or more and 450 ° C. or less.

【0016】本発明に係る半導体装置は、第1のAl合
金配線上に形成されたアモルファスTiOX膜と、第1
のAl合金配線上に形成された層間絶縁膜と、この層間
絶縁膜に形成された、第1のAl合金配線上に位置する
接続孔と、この接続孔内及び層間絶縁膜上に形成された
第2のAl合金配線と、を具備することを特徴とする。
A semiconductor device according to the present invention comprises an amorphous TiO x film formed on a first Al alloy wiring,
An interlayer insulating film formed on the Al alloy wiring, a connection hole formed on the first Al alloy wiring formed on the interlayer insulating film, and formed in the connection hole and on the interlayer insulating film. And a second Al alloy wiring.

【0017】[0017]

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。
Embodiments of the present invention will be described below with reference to the drawings.

【0018】図1〜図5は、本発明の実施の形態による
半導体装置の製造方法を示す断面図である。
1 to 5 are sectional views showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.

【0019】まず、図1に示すように、シリコン基板1
上に熱酸化法によりゲート酸化膜3を形成し、このゲー
ト酸化膜3上にゲート電極5を形成する。この後、この
ゲート電極5をマスクとして不純物イオンを注入するこ
とにより、シリコン基板1にはソース/ドレイン領域の
拡散層7,8が形成される。次に、ゲート電極5及びゲ
ート酸化膜3の上にSiO2膜からなる第1の層間絶縁
膜9をCVD(Chemical Vapor Deposition)法により
堆積する。
First, as shown in FIG.
A gate oxide film 3 is formed thereon by a thermal oxidation method, and a gate electrode 5 is formed on the gate oxide film 3. Thereafter, impurity ions are implanted using the gate electrode 5 as a mask to form source / drain region diffusion layers 7 and 8 in the silicon substrate 1. Next, a first interlayer insulating film 9 made of a SiO 2 film is deposited on the gate electrode 5 and the gate oxide film 3 by a CVD (Chemical Vapor Deposition) method.

【0020】この後、第1の層間絶縁膜9上にレジスト
膜(図示せず)を塗布し、このレジスト膜を露光、現像
することにより、第1の層間絶縁膜9上にレジストパタ
ーン(図示せず)が形成される。次に、このレジストパ
ターンをマスクとして層間絶縁膜9をウエットエッチン
グした後にドライエッチングすることにより、第1の層
間絶縁膜9にコンタクトホール(接続孔)9aが形成さ
れる。
Thereafter, a resist film (not shown) is applied on the first interlayer insulating film 9, and the resist film is exposed and developed to form a resist pattern (FIG. 5) on the first interlayer insulating film 9. (Not shown). Next, using this resist pattern as a mask, the interlayer insulating film 9 is wet-etched and then dry-etched to form a contact hole (connection hole) 9a in the first interlayer insulating film 9.

【0021】次に、このコンタクトホール9a内及び第
1の層間絶縁膜9上にスパッタ法によりTi膜11を成
膜し、このTi膜11上にスパッタ法によりTiN膜1
3を成膜する。なお、Ti膜11及びTiN膜13はバ
リアメタルとして作用する。次に、TiN膜13上及び
コンタクトホール9a内にスパッタ法により第1のAl
−Cu合金膜15を堆積する。
Next, a Ti film 11 is formed by sputtering in the contact hole 9a and on the first interlayer insulating film 9, and a TiN film 1 is formed on the Ti film 11 by sputtering.
3 is formed. Note that the Ti film 11 and the TiN film 13 function as barrier metals. Next, the first Al is formed on the TiN film 13 and in the contact hole 9a by sputtering.
-Deposit a Cu alloy film 15;

【0022】この後、図2に示すように、第1のAl−
Cu合金膜15にO2雰囲気中で450℃以下の熱処理
を行うことによりAl−Cu合金膜15の表面に酸素を
導入する。これは、後述する第1のAl−Cu合金膜1
5上にアモルファスTiOX膜18を形成する際にTi
N膜中のTiと酸化するための因子となる。この際の熱
処理条件は、処理時間が200〜1800秒程度、O2
雰囲気中の酸素濃度が10〜30%程度、圧力が常圧を
用いることが好ましい。このアモルファスTiOX膜1
8は、後述するビアホール19aを形成するために第2
の層間絶縁膜19をエッチングする際のエッチングスト
ッパーとして作用する。但し、アモルファスTiOX
18は絶縁膜であるため、ビアホール19a底のアモル
ファスTiOX膜18は後述する逆スパッタによる層間
絶縁膜19の表面洗浄によって除去できる程度の厚さと
するか、又は前記表面洗浄によって5nm以上30nm
以下にできる程度の厚さとすることが適当である。具体
的には、アモルファスTiOX膜18の厚さは0.00
1〜0.01μm程度が好ましい。
Thereafter, as shown in FIG.
By subjecting the Cu alloy film 15 to a heat treatment at 450 ° C. or lower in an O 2 atmosphere, oxygen is introduced to the surface of the Al—Cu alloy film 15. This is the first Al—Cu alloy film 1 described later.
When the amorphous TiO X film 18 is formed on
It becomes a factor for oxidizing Ti in the N film. The heat treatment conditions at this time include a treatment time of about 200 to 1800 seconds, O 2
It is preferable that the oxygen concentration in the atmosphere is about 10 to 30% and the pressure is normal pressure. This amorphous TiO X film 1
8 is a second hole for forming a via hole 19a to be described later.
Acts as an etching stopper when the interlayer insulating film 19 is etched. However, since the amorphous TiO X film 18 is an insulating film, the thickness of the amorphous TiO X film 18 at the bottom of the via hole 19a is set to a thickness that can be removed by cleaning the surface of the interlayer insulating film 19 by reverse sputtering, which will be described later. 5 nm or more and 30 nm
It is appropriate that the thickness is as small as possible. Specifically, the thickness of the amorphous TiO X film 18 is 0.00
About 1 to 0.01 μm is preferable.

【0023】なお、Al−Cu合金膜15の表面に酸素
を導入する方法としては、O2雰囲気中で450℃以下
の熱処理に限られず、他の方法を用いることも可能であ
り、例えば、O2プラズマを用いて酸素を導入する方法
を用いることも可能であり、また、第1のAl−Cu合
金膜15を大気に晒すことにより酸素を導入することも
可能である。
The method of introducing oxygen to the surface of the Al—Cu alloy film 15 is not limited to a heat treatment at 450 ° C. or lower in an O 2 atmosphere, and other methods can be used. 2 It is also possible to use a method of introducing oxygen using plasma, and it is also possible to introduce oxygen by exposing the first Al-Cu alloy film 15 to the atmosphere.

【0024】次に、表面が酸化されたAl−Cu合金膜
15の上にスパッタ法により厚さ0.05μm程度のT
iN膜17を形成する。この際のスパッタ条件は、圧力
が10〜50pa、Ar及び窒素雰囲気中、反応性DC
スパッタを用いることが好ましい。
Next, on the Al-Cu alloy film 15 whose surface is oxidized, a T
An iN film 17 is formed. The sputtering conditions at this time are as follows: a pressure of 10 to 50 pa, an atmosphere of Ar and nitrogen, and a reactive DC.
It is preferable to use sputtering.

【0025】この後、このTiN膜17にN2雰囲気で
熱処理を施す。この際の熱処理条件は、温度が400〜
450℃、時間が200〜1800秒、N2濃度が90
〜100%、圧力が常圧を用いることが好ましい。この
熱処理により、TiN膜17が緻密になり、その結果、
このTiN膜17は、耐エッチング性の良好な膜とな
り、露光光の反射率が低下する。これと同時に、前記熱
処理によってアモルファスTiOXが作成され、アモル
ファスTiOX膜18の膜厚が厚くなる。なお、TiN
膜17は反射防止膜として作用する。但し、上記TiN
膜17にN2雰囲気で熱処理を施す工程は、行う方が好
ましいが、必ずしも必要ではない。
Thereafter, the TiN film 17 is subjected to a heat treatment in an N 2 atmosphere. The heat treatment conditions at this time are as follows.
450 ° C., time 200-1800 seconds, N 2 concentration 90
It is preferable to use normal pressure at a pressure of 100%. This heat treatment makes the TiN film 17 dense, and as a result,
This TiN film 17 becomes a film having good etching resistance, and the reflectance of exposure light is reduced. At the same time, amorphous TiO X is formed by the heat treatment, and the thickness of the amorphous TiO X film 18 is increased. Note that TiN
The film 17 functions as an anti-reflection film. However, the above TiN
The step of subjecting the film 17 to heat treatment in an N 2 atmosphere is preferably performed, but is not always necessary.

【0026】次に、TiN膜17上に図示せぬレジスト
膜を塗布し、そのレジスト膜を露光、現像することによ
り、TiN膜17上にレジストパターン(図示せず)が
形成される。このレジストパターンをマスクとしてTi
N膜17、アモルファスTiOX膜18、第1のAl−
Cu合金膜15、TiN膜13及びTi膜11をエッチ
ングすることにより、第1の層間絶縁膜9上に第1のA
l合金配線15が形成される。
Next, a resist film (not shown) is applied on the TiN film 17, and the resist film is exposed and developed to form a resist pattern (not shown) on the TiN film 17. Using this resist pattern as a mask, Ti
N film 17, amorphous TiO x film 18, first Al—
By etching the Cu alloy film 15, the TiN film 13 and the Ti film 11, the first A film is formed on the first interlayer insulating film 9.
1 alloy wiring 15 is formed.

【0027】この後、図3に示すように、第1のAl合
金配線15上に厚さ0.5μm程度のSiO2膜からな
る第2の層間絶縁膜19をCVD法により堆積する。次
に、第2の層間絶縁膜19上にレジスト膜を塗布し、こ
のレジスト膜を露光、現像することにより、第2の層間
絶縁膜19上にはレジストパターン21が形成される。
Thereafter, as shown in FIG. 3, a second interlayer insulating film 19 made of a SiO 2 film having a thickness of about 0.5 μm is deposited on the first Al alloy wiring 15 by a CVD method. Next, a resist pattern is formed on the second interlayer insulating film 19 by applying a resist film on the second interlayer insulating film 19 and exposing and developing the resist film.

【0028】この後、図4に示すように、レジストパタ
ーン21をマスクとしてウエットエッチングした後にド
ライエッチングすることにより、第2の層間絶縁膜19
にビアホール(接続孔)19aが形成される。この際、
TiN膜17は、前述したように緻密な膜となっている
ため、第2の層間絶縁膜19に対するエッチング選択比
が高くなり、その結果、エッチングストッパーとして作
用する。また、TiN膜17の膜厚は、エッチングによ
り複数のビアホール19aを形成した時に、浅いビアホ
ール底でもTiN膜17が残る程度の厚さとなってい
る。また、TiN膜17を緻密な膜にする熱処理工程を
行わなかった場合でも、アモルファスTiOX膜18が
エッチングストッパーとして十分に作用するため、ビア
ホール19a形成時に第1のAl−Cu合金膜15の表
面が露出することはない。
Thereafter, as shown in FIG. 4, the second interlayer insulating film 19 is formed by wet etching using the resist pattern 21 as a mask and then dry etching.
Then, a via hole (connection hole) 19a is formed. On this occasion,
Since the TiN film 17 is a dense film as described above, the etching selectivity with respect to the second interlayer insulating film 19 is increased, and as a result, acts as an etching stopper. The thickness of the TiN film 17 is such that the TiN film 17 remains even at the bottom of the shallow via hole when the plurality of via holes 19a are formed by etching. Further, even when the heat treatment step for making the TiN film 17 dense is not performed, the amorphous TiO x film 18 sufficiently functions as an etching stopper, so that the surface of the first Al—Cu alloy film 15 is formed when the via hole 19a is formed. Will not be exposed.

【0029】尚、上記ウエットエッチングの条件は、H
F系の液にて処理を行う。また、上記ドライエッチング
の条件は、圧力が2〜50pa、CHF3とCF4を主ガ
スとする反応性イオンエッチャーにて異方性エッチング
を行うことが好ましい。
The wet etching conditions are H
The treatment is performed with the F type liquid. The conditions of the dry etching are preferably such that the pressure is 2 to 50 pa and the anisotropic etching is performed by using a reactive ion etcher whose main gas is CHF 3 and CF 4 .

【0030】次に、ビアホール19a内のTiN膜17
をエッチング除去する。この後、図5に示すように、レ
ジストパターン21を剥離し、第2の層間絶縁膜19の
表面を洗浄(逆スパッタ)する。次に、ビアホール19
a内及び第2の層間絶縁膜19上にスパッタ法によりT
i膜25を成膜し、このTi膜25上にスパッタ法によ
りTiN膜27を成膜する。なお、このTi膜25及び
TiN膜27はバリアメタルとして作用する。この後、
TiN膜27上及びビアホール19a内にスパッタ法に
より第2のAl−Cu合金膜29を堆積する。
Next, the TiN film 17 in the via hole 19a is
Is removed by etching. Thereafter, as shown in FIG. 5, the resist pattern 21 is peeled off, and the surface of the second interlayer insulating film 19 is cleaned (reverse sputtering). Next, the via hole 19
a on the second interlayer insulating film 19 by sputtering.
An i film 25 is formed, and a TiN film 27 is formed on the Ti film 25 by a sputtering method. Note that the Ti film 25 and the TiN film 27 function as a barrier metal. After this,
A second Al-Cu alloy film 29 is deposited on the TiN film 27 and in the via hole 19a by a sputtering method.

【0031】次に、第2のAl−Cu合金膜29上にス
パッタ法によりTiN膜31を成膜する。この後、この
TiN膜31上に図示せぬレジスト膜を塗布し、そのレ
ジスト膜を露光、現像することにより、TiN膜31上
にレジストパターン(図示せず)が形成される。このレ
ジストパターンをマスクとしてTiN膜31、第2のA
l−Cu合金膜29、TiN膜27及びTi膜25をエ
ッチングすることにより、第2の層間絶縁膜19上に第
2のAl合金配線29が形成される。
Next, a TiN film 31 is formed on the second Al-Cu alloy film 29 by a sputtering method. Thereafter, a resist film (not shown) is applied on the TiN film 31, and the resist film is exposed and developed, whereby a resist pattern (not shown) is formed on the TiN film 31. Using this resist pattern as a mask, the TiN film 31 and the second A
The second Al alloy wiring 29 is formed on the second interlayer insulating film 19 by etching the l-Cu alloy film 29, the TiN film 27, and the Ti film 25.

【0032】上記実施の形態によれば、第1のAl−C
u合金膜15上にアモルファスTiOX膜18を形成し
ているため、このアモルファスTiOX膜18が図4に
示す第2の層間絶縁膜19をエッチングする際のエッチ
ングストッパーとして作用する。従って、第2の層間絶
縁膜19の膜厚が所々で異なっていても、従来の半導体
装置の製造方法のようにビアホール底でAl−Cu合金
膜が露出することがないので、前記エッチングの際にA
23等のAlとの反応生成物がビアホール底で発生す
ることを防止できる。その結果、ビアホール内における
Al合金配線のコンタクト抵抗の増大を抑制でき、コン
タクト抵抗の低抵抗化を図ることができる。
According to the above embodiment, the first Al-C
Since forming the amorphous TiO X film 18 on u alloy film 15 acts as an etching stopper when the amorphous TiO X film 18 to etch the second interlayer insulating film 19 shown in FIG. Therefore, even when the thickness of the second interlayer insulating film 19 is different in some places, the Al-Cu alloy film is not exposed at the bottom of the via hole unlike the conventional method of manufacturing a semiconductor device. A
Reaction products with Al such as l 2 O 3 can be prevented from being generated at the bottom of the via hole. As a result, an increase in the contact resistance of the Al alloy wiring in the via hole can be suppressed, and the contact resistance can be reduced.

【0033】また、本実施の形態では、Al−Cu合金
膜15上にTiN膜17を形成した後、このTiN膜1
7にN2雰囲気で熱処理を施すことにより、TiN膜1
7を緻密な耐エッチング性の良好な膜にしている。つま
り、このTiN膜17は従来技術のTiN膜より第2の
層間絶縁膜19に対してエッチング選択比が高いため、
第2の層間絶縁膜19にビアホール19aを形成するた
めのエッチングの際にエッチングストッパーとして十分
に作用する。従って、ビアホール内におけるAl合金配
線のコンタクト抵抗の増大を抑制できる。
In this embodiment, after the TiN film 17 is formed on the Al--Cu alloy film 15, the TiN film 1
7 is subjected to a heat treatment in an N 2 atmosphere to obtain a TiN film 1.
7 is a dense film having good etching resistance. That is, since the TiN film 17 has a higher etching selectivity with respect to the second interlayer insulating film 19 than the TiN film of the prior art,
In etching for forming a via hole 19a in the second interlayer insulating film 19, it sufficiently functions as an etching stopper. Therefore, an increase in the contact resistance of the Al alloy wiring in the via hole can be suppressed.

【0034】また、本実施の形態では、上述したように
TiN膜17を緻密な膜にすることにより、従来の半導
体装置のTiN膜より露光光の反射率を下げることがで
きる。従って、TiN膜17の反射防止機能を向上させ
ることができ、その結果、第1のAl−Cu合金膜15
を正確にパターニングすることができる。
In the present embodiment, the reflectance of the exposure light can be made lower than that of the TiN film of the conventional semiconductor device by making the TiN film 17 dense as described above. Therefore, the anti-reflection function of the TiN film 17 can be improved, and as a result, the first Al—Cu alloy film 15
Can be accurately patterned.

【0035】また、本実施の形態では、TiN膜17と
第1のAl−Cu合金膜15との間にアモルファスTi
X膜18を形成することにより、TiN膜17と第1
のAl−Cu合金膜15との密着性が向上する。このた
め、第1のAl−Cu合金膜15上からTiN膜17が
剥がれることを抑制でき、TiN膜17の反射防止機能
が失われることを抑制できる。その結果、第1のAl−
Cu合金膜15を正確にパターニングすることができ、
精度の良い第1のAl合金配線15を形成することがで
きる。
In this embodiment, an amorphous TiN film is provided between the TiN film 17 and the first Al—Cu alloy film 15.
By forming the Ox film 18, the TiN film 17 and the first
Is improved with the Al—Cu alloy film 15. For this reason, it is possible to prevent the TiN film 17 from peeling off from the first Al—Cu alloy film 15 and to prevent the antireflection function of the TiN film 17 from being lost. As a result, the first Al-
The Cu alloy film 15 can be accurately patterned,
The highly accurate first Al alloy wiring 15 can be formed.

【0036】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。
The present invention is not limited to the above-described embodiment, but can be implemented with various modifications.

【0037】[0037]

【発明の効果】以上説明したように本発明によれば、層
間絶縁膜に接続孔を形成するためのエッチングを施す際
にAlとの反応生成物の形成を防止することにより、接
続孔内におけるAl合金配線のコンタクト抵抗の増加を
抑制できる半導体装置及びその製造方法を提供すること
ができる。
As described above, according to the present invention, the formation of a reaction product with Al during the etching for forming a connection hole in an interlayer insulating film is prevented, whereby the inside of the connection hole is prevented. A semiconductor device capable of suppressing an increase in contact resistance of an Al alloy wiring and a method for manufacturing the same can be provided.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施の形態による半導体装置の製造方
法を示す断面図である。
FIG. 1 is a sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.

【図2】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図1の次の工程を示す断面図であ
る。
FIG. 2 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the embodiment of the present invention, showing a step subsequent to FIG. 1;

【図3】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図2の次の工程を示す断面図であ
る。
FIG. 3 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the embodiment of the present invention, showing a step subsequent to FIG. 2;

【図4】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図3の次の工程を示す断面図であ
る。
FIG. 4 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the embodiment of the present invention, which shows the step subsequent to FIG. 3;

【図5】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図4の次の工程を示す断面図であ
る。
FIG. 5 is a cross-sectional view illustrating the method of manufacturing the semiconductor device according to the embodiment of the present invention, which shows the step subsequent to FIG. 4;

【図6】従来の半導体装置の製造方法を説明するための
断面図である。
FIG. 6 is a cross-sectional view for explaining a conventional method for manufacturing a semiconductor device.

【図7】図6に示す層間絶縁膜におけるビアホールを上
から視た平面図である。
FIG. 7 is a plan view of a via hole in the interlayer insulating film shown in FIG. 6, as viewed from above.

【図8】従来の半導体装置の製造方法を説明するもので
あり、図6の次の工程を示す断面図である。
FIG. 8 is a cross-sectional view for explaining the conventional method of manufacturing the semiconductor device and showing a step subsequent to FIG. 6;

【符号の説明】[Explanation of symbols]

1 シリコン基板 3 ゲート酸化膜 5 ゲート電極 7,8 ソース/ドレイン領域の拡散層 9 第1の層間絶縁膜 9a コンタクトホール(接続孔) 11 Ti膜 13 TiN膜 15 第1のAl−Cu合金膜(第1のAl合金配線) 17 TiN膜 18 アモルファスTiOX膜 19 第2の層間絶縁膜 19a ビアホール(接続孔) 21 レジストパターン 25 Ti膜 27 TiN膜 29 第2のAl−Cu合金膜(第2のAl合金配線) 31 TiN膜 101 シリコン基板 103 ゲート酸化膜 105 ゲート電極 107,108 ソース/ドレイン領域の拡散層 109 第1の層間絶縁膜 109a コンタクトホール(接続孔) 111 Ti膜 113 TiN膜 115 第1のAl−Cu合金膜(第1のAl合金配
線) 117 Tiシリサイド膜 119 第2の層間絶縁膜 119a ビアホール(接続孔) 121 レジストパターン 123 反応生成物(Al23等) 125 Ti膜 127 TiN膜 129 第2のAl−Cu合金膜(第2のAl合金配
線) 131 TiN膜
Reference Signs List 1 silicon substrate 3 gate oxide film 5 gate electrode 7, 8 diffusion layer of source / drain region 9 first interlayer insulating film 9a contact hole (connection hole) 11 Ti film 13 TiN film 15 first Al-Cu alloy film ( (First Al alloy wiring) 17 TiN film 18 Amorphous TiO X film 19 Second interlayer insulating film 19a Via hole (connection hole) 21 Resist pattern 25 Ti film 27 TiN film 29 Second Al-Cu alloy film (second Al alloy wiring) 31 TiN film 101 Silicon substrate 103 Gate oxide film 105 Gate electrode 107, 108 Diffusion layer of source / drain region 109 First interlayer insulating film 109a Contact hole (connection hole) 111 Ti film 113 TiN film 115 First Al-Cu alloy film (first Al alloy wiring) 117 Ti silicide film 11 9 second interlayer insulating film 119a via hole (connection hole) 121 resist pattern 123 reaction product (such as Al 2 O 3 ) 125 Ti film 127 TiN film 129 second Al—Cu alloy film (second Al alloy wiring) 131 TiN film

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 4M104 BB14 CC01 DD11 DD12 DD16 DD37 FF18 GG09 GG10 GG14 HH15 5F033 HH09 HH18 HH33 HH35 JJ01 JJ09 JJ18 JJ33 JJ35 KK01 KK09 KK18 KK33 KK35 MM05 MM08 MM13 MM15 NN06 NN07 PP15 PP16 QQ03 QQ11 QQ19 QQ22 QQ24 QQ37 QQ73 RR04 SS11 WW03 XX09  ──────────────────────────────────────────────────続 き Continued on the front page F-term (reference) 4M104 BB14 CC01 DD11 DD12 DD16 DD37 FF18 GG09 GG10 GG14 HH15 5F033 HH09 HH18 HH33 HH35 JJ01 JJ09 JJ18 JJ33 JJ35 KK01 KK09 KK18 KK33 KK15 Q13 MM15 MM15 MM15 MM08 MM08 QQ22 QQ24 QQ37 QQ73 RR04 SS11 WW03 XX09

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 Al合金膜上にアモルファスTiOX
を形成する工程と、 このアモルファスTiOX膜及びAl合金膜をパターニ
ングすることにより第1のAl合金配線を形成する工程
と、 第1のAl合金配線上に層間絶縁膜を形成する工程と、 この層間絶縁膜をエッチングすることにより、第1のA
l合金配線上に位置する接続孔を上記層間絶縁膜に形成
する工程と、 この接続孔内及び層間絶縁膜上に第2のAl合金配線を
形成する工程と、 を具備することを特徴とする半導体装置の製造方法。
A step of forming an amorphous TiO x film on the Al alloy film; a step of patterning the amorphous TiO x film and the Al alloy film to form a first Al alloy wiring; Forming a first interlayer insulating film on the alloy wiring; and etching the first interlayer insulating film by etching the interlayer insulating film.
forming a connection hole located on the alloy wiring in the interlayer insulating film; and forming a second Al alloy wiring in the connection hole and on the interlayer insulating film. A method for manufacturing a semiconductor device.
【請求項2】 Al合金膜表面に酸素を導入する工程
と、 その上にTiN膜を形成する工程と、 このTiN膜に窒素雰囲気で熱処理を施すことにより、
上記TiN膜を緻密な膜にし、及びAl合金膜とTiN
膜の界面にアモルファスTiOX膜を形成する工程と、 このTiN膜、アモルファスTiOX膜及びAl合金膜
をパターニングすることにより第1のAl合金配線を形
成する工程と、 第1のAl合金配線上に層間絶縁膜を形成する工程と、 この層間絶縁膜をエッチングすることにより、第1のA
l合金配線上に位置する接続孔を上記層間絶縁膜に形成
する工程と、 この接続孔内及び層間絶縁膜上に第2のAl合金配線を
形成する工程と、 を具備することを特徴とする半導体装置の製造方法。
2. A step of introducing oxygen to the surface of the Al alloy film, a step of forming a TiN film thereon, and performing a heat treatment on the TiN film in a nitrogen atmosphere.
The above-mentioned TiN film is made into a dense film, and an Al alloy film and TiN
Forming an amorphous TiO x film at the interface of the film; forming a first Al alloy wiring by patterning the TiN film, the amorphous TiO x film and the Al alloy film; Forming an interlayer insulating film on the substrate, and etching the interlayer insulating film to form a first A
forming a connection hole located on the alloy wiring in the interlayer insulating film; and forming a second Al alloy wiring in the connection hole and on the interlayer insulating film. A method for manufacturing a semiconductor device.
【請求項3】 前記Al合金膜表面に酸素を導入する工
程は、Al合金膜に酸素雰囲気で450℃以下の熱処理
を施すことによりAl合金膜表面に酸素を導入する工
程、又は、Al合金膜の表面に酸素プラズマ処理を施す
工程であることを特徴とする請求項2記載の半導体装置
の製造方法。
3. The step of introducing oxygen to the surface of the Al alloy film, wherein the step of introducing oxygen to the surface of the Al alloy film by subjecting the Al alloy film to a heat treatment at 450 ° C. or less in an oxygen atmosphere. 3. The method for manufacturing a semiconductor device according to claim 2, further comprising the step of performing an oxygen plasma treatment on the surface of the semiconductor device.
【請求項4】 前記緻密な膜にし、及びAl合金膜とT
iN膜の界面にアモルファスTiOX膜を形成する工程
は、400℃以上450℃以下の温度で行うことを特徴
とする請求項2記載の半導体装置の製造方法。
4. The method according to claim 1, wherein said dense film is formed, and an Al alloy film and T
3. The method according to claim 2, wherein the step of forming the amorphous TiO X film at the interface of the iN film is performed at a temperature of 400 ° C. or more and 450 ° C. or less.
【請求項5】 第1のAl合金配線上に形成されたアモ
ルファスTiOX膜と、 第1のAl合金配線上に形成された層間絶縁膜と、 この層間絶縁膜に形成された、第1のAl合金配線上に
位置する接続孔と、 この接続孔内及び層間絶縁膜上に形成された第2のAl
合金配線と、 を具備することを特徴とする半導体装置。
5. An amorphous TiO X film formed on a first Al alloy wiring, an interlayer insulating film formed on the first Al alloy wiring, and a first insulating film formed on the first Al alloy wiring. A connection hole located on the Al alloy wiring; and a second Al formed in the connection hole and on the interlayer insulating film.
A semiconductor device comprising: an alloy wiring;
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