JP2001175631A - Ｃｐｕカード及びデータ通信方法 - Google Patents

Abstract

(57)【要約】 【課題】 排他制御等の複雑なメモリ管理を必要とせ
ず、メモリ空間を効率良く活用することのできるＣＰＵ
カード及びデータ通信方法を提供する。 【解決手段】 ＣＰＵカード（Ａ）のホストＣＰＵ８
は、メモリ１０から必要なデータを読み込み、ホスト−
ローカルバスブリッジ９、ローカルバス１を介して、Ｐ
ＣＩインタフェース３にデータを渡す。ＰＣＩインタフ
ェース３は、データ送受信部４内のデータ送信部４１を
用いて、ＣＰＵカード（Ｂ）宛にデータを送信し、ＣＰ
Ｕカード（Ｂ）において、ＣＰＵカード（Ｂ）のＰＣＩ
インタフェース３は、データ受信部４２によりＣＰＵカ
ード（Ａ）から送信されたデータを受信する。ＰＣＩイ
ンタフェース３は、この受信したデータを、ローカルバ
ス１、ホスト−ローカルバスブリッジ９とを介して、Ｃ
ＰＵカード（Ｂ）におけるホストＣＰＵ８の管理の下で
書き込み可能な領域として確保しているメモリ１０上の
受信バッファに書き込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、送信元装置から
バスを介して接続されたメモリを有する宛先装置へデー
タを送信してデータ通信を行うＣＰＵカード及びデータ
通信方法に関するものである。

【０００２】

【従来の技術】図９は例えば、コンパクトＰＣＩバスあ
るいはＰＣＩバス上に複数のＣＰＵカードとＩ／Ｏが混
在したシステム構成の例を示すシステム構成図である。
図９では、複数のＣＰＵカード（Ａ）〜（Ｘ）とＩ／Ｏ
（ａ）及び（ｂ）がコンパクトＰＣＩバスを介して接続
されており、コンパクトＰＣＩバスを介し各ＣＰＵカー
ド内のメモリに対してお互いにデータの読み出し／書き
込みを行い、データをやり取りする。

【０００３】図１０は、例えば図９に示すようなシステ
ムにおいて、ＣＰＵカード（Ａ）とＣＰＵカード（Ｂ）
との間でデータ通信を行う場合の動作を示す説明図であ
る。図１０において、１０１及び１１１はＣＰＵ、１０
２及び１１２はＰＣＩインタフェース、１０３及び１１
３はメモリである。ＣＰＵカード（Ａ）からＣＰＵカー
ド（Ｂ）への通信は、従来ＣＰＵカード（Ａ）のＣＰＵ
１０１がＣＰＵカード（Ｂ）のメモリ１１３の通信領域
に対してメモリアドレスを直接指定することにより実現
していた。図１０に示すように、全てのＣＰＵカードの
メモリにおいて、各ＣＰＵカード毎のメモリ領域が予め
固定的に確保されている。ＣＰＵカード（Ａ）のＣＰＵ
１０１は、ＣＰＵカード（Ａ）のメモリ１０３内の「Ｃ
ＰＵカード（Ｂ）のメモリ領域」からデータを読み込
み、コンパクトＰＣＩバスを介して、ＣＰＵカード
（Ｂ）のメモリ１１３のメモリアドレス0x00000000を指
定してＣＰＵカード（Ｂ）のメモリ１１３の「ＣＰＵカ
ード（Ｂ）のメモリ領域」にデータを書き込む。

【０００４】

【発明が解決しようとする課題】しかし、従来のデータ
通信では、データ通信用の領域はコンパクトＰＣＩバス
に接続される全てのデバイス毎に固定的に確保している
ため、システム規模が大きくなると、メモリ空間の大き
さに対する制限が厳しくなるという問題点があった。

【０００５】また、ＣＰＵカード（Ａ）とＣＰＵカード
（Ｂ）とのデータ通信は、ＣＰＵカード（Ｂ）上のメモ
リを、ＣＰＵカード（Ａ）及び（Ｂ）両方のＣＰＵによ
り管理される共有メモリとして利用するものであるた
め、排他制御等の複雑なメモリ管理を行う必要があり、
システム設計が難しくなるという問題点があった。

【０００６】本発明は、上記のような問題点を解決する
ためになされたもので、排他制御等の複雑なメモリ管理
を必要とせず、メモリ空間を効率良く活用することので
きるＣＰＵカード及びデータ通信方法を提供することを
目的とする。

【０００７】

【課題を解決するための手段】本発明に係るＣＰＵカー
ドは、バスを介して接続されたメモリを有する他のＣＰ
Ｕカードとの間で通信を行うＣＰＵカードにおいて、通
信先である他のＣＰＵカード内のメモリに送信するため
の送信制御情報を自カード内のＣＰＵより得る送信制御
情報取得手段と、前記送信制御情報取得手段により取得
した送信制御情報に基づいて自カード内のメモリから送
信するデータを読み出すデータ読み出し手段と、前記デ
ータ読み出し手段により読み出したデータを前記送信制
御情報に基づき前記他のＣＰＵカードを宛先アドレスと
して指定して前記他のＣＰＵカード宛に送信するデータ
送信手段とを備えるものである。

【０００８】本発明に係るＣＰＵカードは、バスを介し
て接続されたメモリを有する他のＣＰＵカードとの間で
通信を行うＣＰＵカードにおいて、通信先である他のＣ
ＰＵカード内のメモリに送信するための送信制御情報を
自カード内のＣＰＵより得て、前記送信制御情報に基づ
いて自カード内のメモリから送信するデータを読み出
し、前記送信制御情報に基づき前記他のＣＰＵカードを
宛先アドレスとして指定して前記他のＣＰＵカード宛に
送信されたデータを、前記他のＣＰＵカードにおいて受
信するデータ受信手段と、前記データ受信手段により受
信したデータを前記他のＣＰＵカード内のメモリに書き
込むための受信制御情報を前記受信したデータより抽出
する受信制御情報抽出手段と、前記受信制御情報抽出手
段により抽出した受信制御情報に基づいて受信したデー
タを書き込む前記他のＣＰＵカード内のメモリアドレス
を決定するメモリアドレス決定手段と、前記メモリアド
レス決定手段により決定したメモリアドレスに基づいて
前記他のＣＰＵカード内のメモリアドレスに前記受信し
たデータを書き込むデータ書き込み手段とを備えるもの
である。

【０００９】また、前記データ送信手段は、データを複
数のデータ・パケットに分割して送信する場合、分割さ
れたそれぞれのデータ・パケットに、後続に一連の分割
されたデータ・パケットが存在するか否かを示す分割情
報を付加するものである。

【００１０】また、前記メモリアドレス決定手段は、後
続に一連の分割されたデータ・パケットが存在するか否
かを示す分割情報を、それぞれのデータ・パケットに付
加して送信されたデータ・パケットを受信した場合、前
記分割情報に基づいて、一連のデータ・パケットを受信
したことを認識するものである。

【００１１】本発明に係るデータ通信方法は、送信元装
置からバスを介して接続されたメモリを有する宛先装置
へデータを送信してデータ通信を行うデータ通信方法に
おいて、前記宛先装置に送信するための送信制御情報を
前記送信元装置内で得て、送信するデータを前記送信制
御情報に基づき前記宛先装置を宛先アドレスとして指定
して前記宛先装置宛に送信するものである。

【００１２】本発明に係るデータ通信方法は、送信元装
置からバスを介して接続されたメモリを有する宛先装置
へデータを送信してデータ通信を行うデータ通信方法に
おいて、前記宛先装置に送信するための送信制御情報を
前記送信元装置内で得て、送信するデータを前記送信制
御情報に基づき前記宛先装置を宛先アドレスとして指定
して前記宛先装置宛に送信されたデータを、前記宛先装
置において受信し、受信したデータを前記宛先装置内の
メモリに書き込むための受信制御情報を前記受信したデ
ータより抽出し、前記抽出した受信制御情報に基づいて
受信したデータを前記メモリに書き込むものである。

【００１３】また、前記データ通信方法において、デー
タを複数のデータ・パケットに分割して送信する場合、
分割されたそれぞれのデータ・パケットに、後続に一連
の分割されたデータ・パケットが存在するか否かを示す
分割情報を付加するものである。

【００１４】また、前記データ通信方法において、後続
に一連の分割されたデータ・パケットが存在するか否か
を示す分割情報を、それぞれのデータ・パケットに付加
して送信されたデータ・パケットを受信した場合、前記
分割情報に基づいて、一連のデータ・パケットを受信し
たことを認識するものである。

【００１５】また、ＰＣＩトランザクションを用いたデ
ータ通信方法において、メモリアドレス空間と別に、ノ
ードアドレス空間を定義するものである。

【００１６】

【発明の実施の形態】実施の形態１．図１は、本発明に
係るデータ通信方法を用いたＣＰＵカード内部の構成の
例を示す機能構成図である。図１において、１はＣＰＵ
カード内部のローカルバス、２は自ＣＰＵカードと他の
ＣＰＵカードとを接続するＰＣＩバス、３はローカルバ
ス１等の内部バスとＰＣＩバス２とのインタフェースで
あるＰＣＩインタフェース、４はデータの送受信を行う
データ送受信部、５はＰＣＩインタフェース３内のＰＣ
ＩバスＩ／Ｆ、６はＰＣＩインタフェース３内のローカ
ルバスＩ／Ｆ、７はＰＣＩインタフェース３内のローカ
ルバス１とＰＣＩバス２とを接続するローカル−ＰＣＩ
ブリッジ部、８はホストＣＰＵ、９はホストＣＰＵ８と
ローカルバス１とを接続するホスト−ローカルバスブリ
ッジ、１０はメモリ、１１、１２はＩ／Ｏである。そし
て、４１はデータ送受信部４内のデータ送信部、４２は
データ送受信部４内のデータ受信部である。また、シス
テム構成図は従来の図９と同様であるため説明は省略す
る。

【００１７】従来の技術と同様に、図９におけるＣＰＵ
カード（Ａ）とＣＰＵカード（Ｂ）との間でデータ通信
を行う場合の動作について、以下に説明する。ＣＰＵカ
ード（Ａ）のホストＣＰＵ８は、メモリ１０から必要な
データを読み込み、ホスト−ローカルバスブリッジ９、
ローカルバス１を介して、ＰＣＩインタフェース３にデ
ータを渡す。ＰＣＩインタフェース３は、データ送受信
部４内のデータ送信部４１を用いて、ＣＰＵカード
（Ｂ）宛にデータを送信する。

【００１８】ＣＰＵカード（Ｂ）において、ＣＰＵカー
ド（Ｂ）のＰＣＩインタフェース３は、データ受信部４
２によりＣＰＵカード（Ａ）から送信されたデータを受
信する。ＰＣＩインタフェース３は、この受信したデー
タを、ローカルバス１、ホスト−ローカルバスブリッジ
９とを介して、ＣＰＵカード（Ｂ）におけるホストＣＰ
Ｕ８の管理の下で書き込み可能な領域として確保してい
るメモリ１０上の受信バッファに書き込む。

【００１９】次にデータ送信部４１及びデータ受信部４
２の詳細な動作について、動作毎に分けて以下に説明す
る。

【００２０】＜送信動作＞図２は、本発明に係るデータ
通信方法を用いたＣＰＵカードにおけるデータ送受信部
４内のデータ送信部４１の構成の例を示す機能構成図で
ある。４１１はメモリ１０から送信するデータを読み出
してくるデータ読み出し手段としてのデータ読み出し
部、４１２は送信するデータの宛先アドレス等の制御情
報をホストＣＰＵ８から得る送信制御情報取得手段とし
ての制御用ＣＰＵインタフェース部、４１３はデータ読
み出し部４１２により読み出されたデータを制御用ＣＰ
Ｕインタフェース部４１２からの制御情報に従って送信
するためのトランザクションを生成するデータ送信手段
としてのトランザクション生成部、４１４はエラー等の
ステータスをホストＣＰＵ８に通知するステータス通知
用ＣＰＵインタフェース／割り込み発生部である。

【００２１】図３は、本実施の形態において使用するメ
モリマップの例を示した説明図である。各ＣＰＵカード
において、ＰＣＩバス上でノードとして応答するため
に、例えば１ＷＯＲＤすなわち４バイト分のサイズを持
つメモリ領域を割り当てる。図３の例では、ベースアド
レスにノードアドレスを割り当てている。ノードアドレ
スの割当ては、ＰＣＩのコンフィグレーション・レジス
タのベース・アドレス・レジスタの１つを用いて、通常
のＰＣＩコンフィグレーションと同様の方式で行う。

【００２２】ＣＰＵカード（Ａ）のホストＣＰＵ８が、
例えばノードアドレス0x00000004のＣＰＵカード（Ｂ）
に対してＣＰＵカード（Ａ）のメモリ１０のメモリアド
レス0x100番地に置かれる１２８バイトの長さを持つデ
ータを、データフェーズで最大１０ＷＯＲＤのバースト
転送長を持つＰＣＩバスのメモリ・ライト・トランザク
ションによって送信する場合のＣＰＵカード（Ａ）にお
けるデータ送信部４１の動作について説明する。

【００２３】まず、制御用ＣＰＵインタフェース部４１
２は、送信するデータの制御情報をホストＣＰＵ８から
得る。ここで、制御情報とは送信するデータの位置を示
すメモリ１０上のアドレス、送信するデータの長さ、送
信するデータの宛先ノードアドレス等である。上述の例
では、それぞれメモリ１０上のアドレスが0x100、送信
するデータ長１２８バイト、宛先ノードアドレス0x0000
0004となる。そして、制御用ＣＰＵインタフェース部４
１２は、ホストＣＰＵ８から得た制御情報である送信す
るデータの位置を示すメモリ１０上のアドレス0x100、
送信するデータの長さ１２８バイト、宛先ノードアドレ
ス0x00000004を、トランザクション生成部４１３に通知
する。

【００２４】図２において、制御用ＣＰＵインタフェー
ス部４１２はデータ送信部４１内に設けているが、送信
データ管理テーブルとしてメモリ１０に、もしくはデー
タ送信部が持つ制御レジスタによって実現してもよい。
また、例えば、制御用ＣＰＵインタフェース部にデータ
・パケットの送信を開始するタイミングを指示するため
の送信開始ビットをその送信データ管理テーブルや制御
レジスタに設けて、送信したいタイミングでホストＣＰ
Ｕ８がその送信開始ビットのフラグを立てるようにする
ことにより、データ・パケットの送信タイミングをＣＰ
Ｕから制御することができる。

【００２５】次に、トランザクション生成部４１３が生
成するトランザクションについて説明する。図４は、ト
ランザクション生成部４１３により生成されるトランザ
クションの例を示す説明図である。制御用ＣＰＵインタ
フェース部４１２からの制御情報の通知を受けたトラン
ザクション生成部４１３は、その制御情報に基づいて、
パケット読み出し部４１１経由で送信するデータ・パケ
ットを得てトランザクションを生成する。上述の例で
は、送信するデータ長は１２８バイト、すなわち３２Ｗ
ＯＲＤであり、最大バースト転送長が１０ＷＯＲＤであ
るため、８ＷＯＲＤずつ４つのトランザクションを生成
する。

【００２６】第二回目のトランザクションでは、トラン
ザクション生成部４１３は、前記制御情報に基づき、メ
モリ１０上のアドレス0x100から８ＷＯＲＤのデータを
読み出すようパケット読み出し部４１１にパケット読み
出し要求を行う。パケット読み出し部４１１は、その要
求に従ってメモリ１０よりデータ・パケットを読み出
し、トランザクション生成部４１３に渡す。８ＷＯＲＤ
のデータ・パケットを受け取ったトランザクション生成
部４１３は、図４に示すように、前記制御情報に基づ
き、宛先ノードアドレス0x00000004を指定したアドレス
フェーズ１ＷＯＲＤと、パケット識別子と送信するデー
タ長１２８バイトという情報とデータ・パケット８ＷＯ
ＲＤからなるデータフェーズ１０ＷＯＲＤのトランザク
ション＃０を生成する。ここで、パケット識別子とは、
複数のＣＰＵカードから同じＣＰＵカードに同時にデー
タ・パケットが送信された場合、受信側のＣＰＵカード
でどのＣＰＵカードからのデータ・パケットであるかを
識別するためのものである。

【００２７】従って、例えばこのパケット識別子に送信
元ノードアドレスを使用することにより識別が可能であ
るが、１つのＣＰＵカードから同時に複数の異なるデー
タ・パケットを同じＣＰＵカードに送信する場合は、そ
れらが異なるデータ・パケットであることが受信側ＣＰ
Ｕカードで識別することができるパケット識別子にする
必要がある。また、データフェーズにおいてデータ長を
付加するのは第一回目のトランザクションのみである。

【００２８】第二回目以降のトランザクションでは、ト
ランザクション生成部４１３は、パケット読み出し部４
１１を介してメモリ１０上のアドレス0x100からデータ
・パケットＷＯＲＤ８以降のデータを順次読み出し、図
４に示すように、宛先ノードアドレス0x00000004を指定
したアドレスフェーズ１ＷＯＲＤと、パケット識別子と
パケット・データ８ＷＯＲＤからなるデータフェーズ９
ＷＯＲＤのトランザクション＃１〜＃３を生成する。

【００２９】以上のようにしてデータ・パケットの送信
が完了すると、ステータス通知用ＣＰＵインタフェース
／割り込み発生部４１４は、割り込み機能を用いてデー
タ・パケットの送信が完了したことをホストＣＰＵ８に
通知する。また、ステータス通知用ＣＰＵインタフェー
ス／割り込み発生部４１４に、ステータスレジスタを設
け、割り込み機能と同時に用いることにより、パケット
の正常送信やエラー等のステータスをホストＣＰＵ８に
通知することができる。

【００３０】＜受信動作＞図５は、データ送受信部４内
のデータ受信部４２の構成の例を示す機能構成図であ
る。４２１は他のＣＰＵカードから送られてきたとトラ
ンザクションを処理してデータを抽出するトランザクシ
ョン処理部、４２２はパケット識別子毎に受信データの
データ長や受信バッファ・アドレスを管理するデータ管
理部、４２３は受信データの受信バッファ・アドレスや
受信バッファ・サイズを指定する制御用ＣＰＵインタフ
ェース部、４２４はエラー等のステータスをホストＣＰ
Ｕ８に通知するステータス通知用ＣＰＵインタフェース
／割り込み発生部である。ここで、データ受信手段、受
信制御情報抽出手段、データ書き込み手段に相当するの
はトランザクション処理部であり、メモリアドレス決定
手段に相当するのはデータ管理部及び制御用ＣＰＵイン
タフェース部である。

【００３１】送信動作で説明した場合と同様に、ＣＰＵ
カード（Ａ）のホストＣＰＵ８から、ノードアドレス0x
00000004のＣＰＵカード（Ｂ）に対して１２８バイトの
長さを持つデータを、例えばデータフェーズで最大１０
ＷＯＲＤのバースト転送長を持つＰＣＩバスのメモリ・
ライト・トランザクションによって送信し、ＣＰＵカー
ド（Ｂ）のメモリ１０の受信バッファ・アドレス0x200
番地に格納する場合のＣＰＵカード（Ｂ）におけるデー
タ受信部４２の動作について説明する。受信するトラン
ザクションは、送信動作の場合と同様に図４のトランザ
クションである場合について説明する。ここで受信バッ
ファとは、ＣＰＵカード（Ｂ）のメモリ１０上の領域で
あり、例えば、図３における0x0000000nと0xm0000000と
の間の領域である。受信バッファは各カードにおいてど
のように割り当ててもよく、各カード内で管理するもの
である。

【００３２】まず、ＣＰＵカード（Ｂ）のホストＣＰＵ
８は、制御用ＣＰＵインタフェース部４２３を用いて、
受信したデータを書き込む受信バッファのアドレスやサ
イズを予め指示しておく。例えば、データ・パケットの
最大サイズが定義されていれば、受信バッファのサイズ
としてデータ・パケットの最大サイズを指示しておく。
また、データ・パケットの最大サイズが定義されていな
い場合、複数のバッファをチェーンするようにしてもよ
い。

【００３３】制御用ＣＰＵインタフェース部４２３は、
ホストＣＰＵ８により指示されたバッファを準備する。
図５において、制御用ＣＰＵインタフェース部４２３は
データ受信部４２内に設けているが、受信データ管理テ
ーブルとしてメモリ１０に、もしくはデータ受信部が持
つ制御レジスタによって実現してもよい。制御用ＣＰＵ
インタフェース部４２３において、複数のデータ、例え
ば異なるＣＰＵカードからの受信データを同時に処理す
るには、複数のバッファを準備しておく必要がある。複
数のバッファを常に準備しておくことでメモリの使用効
率は低下するが、受信データの処理能力は向上する。一
方、単一のデータしか処理しない場合、単一のバッファ
を準備すればよい。単一のバッファしか準備する必要が
ないためメモリの使用効率は向上するが、受信データの
処理能力は低下する。ただし、複数の受信データが発生
しても、そのうち１つのデータだけを処理し、他のデー
タは廃棄して、廃棄したデータについてＰＣＩのリトラ
イプロトコルを用いて再送要求を行うことにより、メモ
リの使用効率は高いまま、処理できずに廃棄するデータ
を抑えることができる。

【００３４】次に、受信したトランザクションを処理す
る動作について説明する。トランザクション処理部４２
１は、図４に示すようなトランザクションを受信する
と、トランザクションに含まれる制御情報をデータ管理
部４２２に渡す。データ管理部４２２は、トランザクシ
ョン処理部４２１から渡された制御情報と制御用ＣＰＵ
インタフェース部４２３からのバッファに関する情報に
基づいて、どのバッファに受信データを書き込むべきか
をトランザクション処理部４２１に指示する。トランザ
クション処理部４２１は、データ管理部４２２による指
示に基づいて、受信したトランザクションからデータを
抽出し、指定された受信バッファにデータを書き込む。
トランザクション処理動作について、第一回目のトラン
ザクションと第二回目以降のトランザクションとに分け
て以下に説明する。

【００３５】（第一回目のトランザクション処理）第一
回目のトランザクションでは、トランザクション処理部
４２１は、トランザクション＃０における第一データフ
ェーズのパケット識別子をデータ管理部４２２に通知す
る。

【００３６】データ管理部４２２は、例えばデータ管理
テーブルを設けて、データ・パケットをパケット識別子
で管理しており、トランザクション処理部４２１から通
知されたパケット識別子により、同一のパケット識別子
を持つデータ・パケットを既に処理しているか否かを判
断し、書き込みを行う受信バッファ・アドレスをトラン
ザクション処理部４２１に通知する。ここで、データ管
理テーブルとは、パケット識別子毎に受信したデータ・
パケットをどこの受信バッファに書き込めばよいかとい
う情報を管理するものであり、受信バッファ・アドレ
ス、データ長等が保存される。

【００３７】第一回目のトランザクションでは、トラン
ザクション処理部４２１から通知されたパケット識別子
は初めてのパケット識別子となるため、受信したトラン
ザクションがそのデータ・パケットに関する最初のトラ
ンザクションであることが分かる。このため、データ管
理部４２２は、制御用ＣＰＵインタフェース部４２３よ
り書き込みを行う受信バッファ・アドレスの情報0x200
を受け取る。そして、データ管理部４２２は、トランザ
クション処理部４２１に対して、受け取った受信バッフ
ァ・アドレス0x200を通知するとともに、受信したトラ
ンザクションが第一回目のトランザクションであること
を通知する。

【００３８】データ管理部４２２から受信バッファ・ア
ドレス0x200及び受信したトランザクションが第一回目
のトランザクションであることを通知されたトランザク
ション処理部４２１は、受信したトランザクションの第
二データフェーズをデータ長であると認識し、データ・
パケットのデータ長0x80を得る。そして、トランザクシ
ョン処理部４２１は、受信したトランザクションの第三
データフェーズから第十データフェーズがデータ・パケ
ットであると認識し、データ管理部４２２から受け取っ
た受信バッファ・アドレス0x200にデータを書き込む。
このとき、それぞれのデータフェーズを処理する度に、
受信バッファ・アドレスをインクリメントし、データ長
をデクリメントする。トランザクション処理部４２１
は、第一回目のトランザクションの処理が完了したら、
インクリメントした受信バッファ・アドレス0x220とデ
クリメントしたデータ長0x60とを、データ管理部４２２
に通知する。

【００３９】トランザクション処理部４２１よりインク
リメントした受信バッファ・アドレス0x220とデクリメ
ントしたデータ長0x60とを通知されたデータ管理部４２
２は、これらの情報を、例えばデータ管理テーブルに保
存する。

【００４０】（第二回目以降のトランザクション処理）
第二回目のトランザクションでは、トランザクション処
理部４２１は、トランザクション＃１における第一デー
タフェーズのパケット識別子をデータ管理部４２２に通
知する。

【００４１】データ管理部４２２は、トランザクション
処理部４２１から通知されたパケット識別子により、同
一のパケット識別子を持つデータ・パケットを既に処理
しているか否かを判断し、書き込みを行う受信バッファ
・アドレスをトランザクション処理部４２１に通知す
る。第二回目のトランザクションでは、データ管理テー
ブルを参照して、トランザクション処理部４２１から通
知されたパケット識別子は同一のパケット識別子を持つ
データ・パケットを既に処理していることを認識する。
そして、データ管理部４２２は、トランザクション処理
部４２１に対して、データ管理テーブルに保存された受
信バッファ・アドレス0x220とデータ長0x60とをトラン
ザクション処理部４２１に通知する。

【００４２】データ管理部４２２から受信バッファ・ア
ドレス0x220及びデータ長0x60を通知されたトランザク
ション処理部４２１は、受信したトランザクションの第
二データフェーズから第九データフェーズがデータ・パ
ケットであると認識し、データ管理部４２２から受け取
った受信バッファ・アドレス0x220にデータを書き込
む。このとき、それぞれのデータフェーズを処理する度
に、受信バッファ・アドレスをインクリメントし、デー
タ長をデクリメントする。トランザクション処理部４２
１は、第二回目のトランザクションの処理が完了した
ら、インクリメントした受信バッファ・アドレス0x240
とデクリメントしたデータ長0x40とを、データ管理部４
２２に通知する。

【００４３】トランザクション処理部４２１よりインク
リメントした受信バッファ・アドレス0x240とデクリメ
ントしたデータ長0x40とを通知されたデータ管理部４２
２は、これらの情報を、例えばデータ管理テーブルに保
存する。

【００４４】同様の処理を第三回目、第四回目のトラン
ザクションについても行い、第四回目のトランザクショ
ンの処理が完了し、トランザクション処理部４２１より
インクリメントした受信バッファ・アドレス0x280とデ
クリメントしたデータ長0x00とを通知されたデータ管理
部４２２は、同一のパケット識別子を持つデータ・パケ
ットについての処理が完了したものと判断し、ステータ
ス通知用ＣＰＵインタフェース／割り込み発生部４２４
にデータ受信処理の完了を通知するとともに、データ管
理テーブルに保存していた情報を開放する。データ管理
部４２２よりデータ受信処理の完了を通知されたステー
タス通知用ＣＰＵインタフェース／割り込み発生部４２
４は、ホストＣＰＵ８に対して、割り込み機能を用い
て、データ受信処理の完了を通知するとともに、受信デ
ータにおけるエラーの有無等の受信ステータス、受信デ
ータ長、受信バッファ・アドレス等を通知する。

【００４５】また、データ受信の処理中にＰＣＩバスで
エラーが発生した場合、トランザクション処理部４２１
は、データ管理部４２２を介して、ステータス通知用Ｃ
ＰＵインタフェース／割り込み発生部４２４に対して、
エラーが発生したこと、エラーの種類、エラーの発生し
たパケット識別子等を通知する。ステータス通知用ＣＰ
Ｕインタフェース／割り込み発生部４２４は、ステータ
スレジスタを設け、割り込み機能と同時に用いることに
より、データ・パケットの正常送信やエラーの発生、エ
ラーの種類、エラーの発生したパケット識別子等のステ
ータスをホストＣＰＵ８に通知することができる。

【００４６】以上説明したように、バスを介して接続さ
れたメモリを有する他のＣＰＵカードとの間で通信を行
うＣＰＵカードにおいて、通信先である他のＣＰＵカー
ド内のメモリに送信するための送信制御情報を自カード
内のＣＰＵより得て、前記送信制御情報に基づいて自カ
ード内のメモリから送信するデータを読み出し、前記送
信制御情報に基づき前記他のＣＰＵカードを宛先アドレ
スとして指定して前記他のＣＰＵカード宛に送信された
データを、前記他のＣＰＵカードにおいて受信するデー
タ受信手段と、前記データ受信手段により受信したデー
タを前記他のＣＰＵカード内のメモリに書き込むための
受信制御情報を前記受信したデータより抽出する受信制
御情報抽出手段と、前記受信制御情報抽出手段により抽
出した受信制御情報に基づいて受信したデータを書き込
む前記他のＣＰＵカード内のメモリアドレスを決定する
メモリアドレス決定手段と、前記メモリアドレス決定手
段により決定したメモリアドレスに基づいて前記他のＣ
ＰＵカード内のメモリアドレスに前記受信したデータを
書き込むデータ書き込み手段とを備えることにより、受
信するためのメモリ領域を各デバイス毎に固定的に確保
する必要がなくなり、排他制御も必要ないため、メモリ
空間を効率良く活用することができ、機能を簡易化する
ことができる。

【００４７】また、本実施の形態１では、装置としてＣ
ＰＵカードを用い、各ＣＰＵカードのノードアドレスを
宛先アドレスとして指定してＣＰＵカードのデータ通信
を行う場合について説明したが、通信先のメモリのメモ
リアドレスを直接指定して通信するのではなく、通信先
のメモリを有する装置或いはメモリ自体をノードとして
宛先ノードアドレスを指定して行うデータ通信であれば
これに限られず、バスに接続された他の装置をノードと
して宛先ノードアドレスを指定して行うデータ通信であ
っても同様の効果を得ることができる。

【００４８】また、本実施の形態１では、メモリとして
主メモリを用いて説明したが、データを保持できればこ
れに限られず、バッファやＦＩＦＯ等、他のメモリを用
いても同様の効果を得ることができる。

【００４９】また、本実施の形態１では、送信動作にお
いて、メモリから送信データを読み出して、読み出した
データを送信する場合について説明したが、送信データ
を指定できればこれに限られず、ＣＰＵが直接送信デー
タを指定する等、他の方法で送信データを指定しても同
様の効果を得ることができる。

【００５０】また、本実施の形態１では、図１に示すよ
うなデータ送信部４１とデータ受信部４２との両方が同
一のＣＰＵカード内に存在する場合について説明した
が、１つのＣＰＵカード内にどちらか一方だけが存在す
る場合も同様の効果を得ることができる。

【００５１】また、本実施の形態１では、図３に示すよ
うなメモリマップを使用する場合について説明したが、
ノードアドレスが割り当てることができればこれに限ら
れず、他のメモリマップを用いても同様の効果を得るこ
とができる。

【００５２】また、本実施の形態１では、受信バッファ
として図３における0x0000000nと0xm0000000との間の領
域を割り当てた場合の例を説明したが、各カード内で管
理された領域を割り当てていればこれに限られず、他の
領域を割り当てても同様の効果を得ることができる。

【００５３】実施の形態２．実施の形態１では、第一回
目のトランザクションの第二データフェーズにおいてデ
ータ長を付加しているが、本実施の形態ではデータ長を
付加しない場合について説明する。

【００５４】図６は、本実施の形態２におけるトランザ
クションの例を示す説明図である。図４に示されるよう
に第一回目のトランザクションにおいてデータ長を付加
する代わりに、図６では、データ長を付加せず、パケッ
ト識別子に後続のトランザクションがあるか否かを示す
後続有りビットをパケット識別子に付加している。これ
により、受信側ＣＰＵカードにおけるトランザクション
処理部４２１は、パケット識別子において後続無しと示
されたトランザクションを処理した時点で、同一のパケ
ット識別子を持つデータ・パケットについての処理が完
了したものと認識することができ、トランザクション処
理部４２１は残りのデータ長を計算する必要はなく、デ
ータ管理部４２２もデータ長を管理する必要はなく、機
能を簡易化することができる。また、送信側ＣＰＵカー
ドにおけるトランザクション生成部４１３は、第一回目
のトランザクションの第二データフェーズにデータ長を
付加する必要がなくなるため、機能を簡易化することが
できるとともに、ＰＣＩバス上のオーバーヘッドを削減
することができる。

【００５５】以上説明したように、前記メモリアドレス
決定手段は、後続に一連の分割されたデータ・パケット
が存在するか否かを示す分割情報を、それぞれのデータ
・パケットに付加して送信されたデータ・パケットを受
信した場合、前記分割情報に基づいて、一連のデータ・
パケットを受信したことを認識することにより、データ
長を付加する必要がないため、機能を簡易化することが
できるとともに、ＰＣＩバス上のオーバーヘッドを削減
することができる。

【００５６】また、本実施の形態２では、図６に示すよ
うな位置に後続有りビットを設けているが、位置はこれ
に限られず、どの位置に後続有りビットを設けても同様
の効果を得ることができる。

【００５７】実施の形態３．実施の形態１では、ノード
アドレスの割り当てにＰＣＩのメモリアドレス空間を用
いているが、本実施の形態３では、メモリアドレス空間
とは別に、新たにノードアドレス空間を定義するように
した場合について説明する。

【００５８】図７は、ＰＣＩに新たなアドレス空間とし
て、例えば１２ビットのノードアドレス空間を定義した
場合のアドレスマップを示した説明図である。ノードア
ドレス空間へのトランザクションとしては、新たにノー
ドトランザクションを定義する。図８はＰＣＩバストラ
ンザクションのアドレスフェーズで、ノードアドレスと
パケット識別子とを通知する場合のビットアサインの例
を示した説明図である。ノードアドレスの割り当てに通
常のＰＣＩのメモリアドレス空間を用いると、宛先ノー
ドアドレスはメモリアドレス空間の大きさに依存するた
め、図３の例ではアドレスフェーズ３２ビット全てを宛
先ノードアドレスの指定に使用しなくてはならない。こ
れに対して、例えば１２ビットのノードアドレス空間を
定義することにより、図８に示すように、アドレスフェ
ーズ３２ビットで、宛先アドレスとパケット識別子とを
通知できる。これにより、データ・パケットを全てのト
ランザクションの第一データフェーズから送出すること
ができ、より効率良くデータを送信することが可能とな
る。

【００５９】以上説明したように、ＰＣＩトランザクシ
ョンを用いた前記データ通信方法において、メモリアド
レス空間と別に、ノードアドレス空間を定義することに
より、宛先ノードアドレスに使用するビット数を少なく
することができるため、データ・パケットを全てのトラ
ンザクションの第一データフェーズから送出することが
でき、より効率良くデータを送信することが可能とな
る。

【００６０】また、本実施の形態３では、図７に示すよ
うなノードアドレスマップを使用する場合について説明
したが、宛先ノードアドレスに使用するビット数を少な
くしてノードアドレス空間を定義すればこれに限られ
ず、他のノードアドレス空間を用いても同様の効果を得
ることができる。

【００６１】

【発明の効果】

【００６２】以上のように、本発明に係るＣＰＵカード
は、バスを介して接続されたメモリを有する他のＣＰＵ
カードとの間で通信を行うＣＰＵカードにおいて、通信
先である他のＣＰＵカード内のメモリに送信するための
送信制御情報を自カード内のＣＰＵより得る送信制御情
報取得手段と、前記送信制御情報取得手段により取得し
た送信制御情報に基づいて自カード内のメモリから送信
するデータを読み出すデータ読み出し手段と、前記デー
タ読み出し手段により読み出したデータを前記送信制御
情報に基づき前記他のＣＰＵカードを宛先アドレスとし
て指定して前記他のＣＰＵカード宛に送信するデータ送
信手段とを備えることにより、受信するためのメモリ領
域を各デバイス毎に固定的に確保する必要がなくなり、
排他制御も必要ないため、メモリ空間を効率良く活用す
ることができ、機能を簡易化することができる。

【００６３】本発明に係るＣＰＵカードは、バスを介し
て接続されたメモリを有する他のＣＰＵカードとの間で
通信を行うＣＰＵカードにおいて、通信先である他のＣ
ＰＵカード内のメモリに送信するための送信制御情報を
自カード内のＣＰＵより得て、前記送信制御情報に基づ
いて自カード内のメモリから送信するデータを読み出
し、前記送信制御情報に基づき前記他のＣＰＵカードを
宛先アドレスとして指定して前記他のＣＰＵカード宛に
送信されたデータを、前記他のＣＰＵカードにおいて受
信するデータ受信手段と、前記データ受信手段により受
信したデータを前記他のＣＰＵカード内のメモリに書き
込むための受信制御情報を前記受信したデータより抽出
する受信制御情報抽出手段と、前記受信制御情報抽出手
段により抽出した受信制御情報に基づいて受信したデー
タを書き込む前記他のＣＰＵカード内のメモリアドレス
を決定するメモリアドレス決定手段と、前記メモリアド
レス決定手段により決定したメモリアドレスに基づいて
前記他のＣＰＵカード内のメモリアドレスに前記受信し
たデータを書き込むデータ書き込み手段とを備えること
により、受信するためのメモリ領域を各デバイス毎に固
定的に確保する必要がなくなり、排他制御も必要ないた
め、メモリ空間を効率良く活用することができ、機能を
簡易化することができる。

【００６４】また、前記データ送信手段は、データを複
数のデータ・パケットに分割して送信する場合、分割さ
れたそれぞれのデータ・パケットに、後続に一連の分割
されたデータ・パケットが存在するか否かを示す分割情
報を付加することにより、データ長を付加する必要がな
いため、機能を簡易化することができるとともに、ＰＣ
Ｉバス上のオーバーヘッドを削減することができる。

【００６５】また、前記メモリアドレス決定手段は、後
続に一連の分割されたデータ・パケットが存在するか否
かを示す分割情報を、それぞれのデータ・パケットに付
加して送信されたデータ・パケットを受信した場合、前
記分割情報に基づいて、一連のデータ・パケットを受信
したことを認識することにより、データ長を付加する必
要がないため、機能を簡易化することができるととも
に、ＰＣＩバス上のオーバーヘッドを削減することがで
きる。

【００６６】本発明に係るデータ通信方法は、送信元装
置からバスを介して接続されたメモリを有する宛先装置
へデータを送信してデータ通信を行うデータ通信方法に
おいて、前記宛先装置に送信するための送信制御情報を
前記送信元装置内で得て、送信するデータを前記送信制
御情報に基づき前記宛先装置を宛先アドレスとして指定
して前記宛先装置宛に送信することにより、受信するた
めのメモリ領域を各デバイス毎に固定的に確保する必要
がなくなり、排他制御も必要ないため、メモリ空間を効
率良く活用することができ、機能を簡易化することがで
きる。

【００６７】本発明に係るデータ通信方法は、送信元装
置からバスを介して接続されたメモリを有する宛先装置
へデータを送信してデータ通信を行うデータ通信方法に
おいて、前記宛先装置に送信するための送信制御情報を
前記送信元装置内で得て、送信するデータを前記送信制
御情報に基づき前記宛先装置を宛先アドレスとして指定
して前記宛先装置宛に送信されたデータを、前記宛先装
置において受信し、受信したデータを前記宛先装置内の
メモリに書き込むための受信制御情報を前記受信したデ
ータより抽出し、前記抽出した受信制御情報に基づいて
受信したデータを前記メモリに書き込むことにより、受
信するためのメモリ領域を各デバイス毎に固定的に確保
する必要がなくなり、排他制御も必要ないため、メモリ
空間を効率良く活用することができ、機能を簡易化する
ことができる。

【００６８】また、前記データ通信方法において、デー
タを複数のデータ・パケットに分割して送信する場合、
分割されたそれぞれのデータ・パケットに、後続に一連
の分割されたデータ・パケットが存在するか否かを示す
分割情報を付加することにより、データ長を付加する必
要がないため、機能を簡易化することができるととも
に、ＰＣＩバス上のオーバーヘッドを削減することがで
きる。

【００６９】また、前記データ通信方法において、後続
に一連の分割されたデータ・パケットが存在するか否か
を示す分割情報を、それぞれのデータ・パケットに付加
して送信されたデータ・パケットを受信した場合、前記
分割情報に基づいて、一連のデータ・パケットを受信し
たことを認識することにより、データ長を付加する必要
がないため、機能を簡易化することができるとともに、
ＰＣＩバス上のオーバーヘッドを削減することができ
る。

【００７０】また、ＰＣＩトランザクションを用いた前
記データ通信方法において、メモリアドレス空間と別
に、ノードアドレス空間を定義することにより、宛先ノ
ードアドレスに使用するビット数を少なくすることがで
きるため、データ・パケットを全てのトランザクション
の第一データフェーズから送出することができ、より効
率良くデータを送信することが可能となる。

【図面の簡単な説明】

【図１】 本願発明に係るデータ通信方法を用いたＣＰ
Ｕカード内部の構成の例を示す機能構成図

【図２】 データ送受信部４内のデータ送信部４１の構
成の例を示す機能構成図

【図３】 実施の形態１において使用するメモリマップ
の例を示した説明図

【図４】 トランザクション生成部４１３により生成さ
れるトランザクションの例を示す説明図

【図５】 データ送受信部４内のデータ受信部４２の構
成の例を示す機能構成図

【図６】 実施の形態２におけるトランザクションの例
を示す説明図

【図７】 ノードアドレス空間を定義した場合のアドレ
スマップを示した説明図

【図８】 ＰＣＩバストランザクションのアドレスフェ
ーズで、ノードアドレスとパケット識別子とを通知する
場合のビットアサインの例を示した説明図

【図９】 従来及び本発明におけるシステム構成の例を
示すシステム構成図

【図１０】 従来のデータ通信を行う場合の動作を示す
説明図

【符号の説明】

１ ローカルバス ２ （コンパクト）ＰＣＩバス ３ ＰＣＩインタフェース ４ データ送受信部 ５ ＰＣＩバスＩ／Ｆ ６ ローカルバスＩ／Ｆ ７ ローカル−ＰＣＩブリッジ部 ８ ホストＣＰＵ ９ ホスト−ローカルバス・ブリッジ １０ メモリ １１，１２ Ｉ／Ｏ ４１ データ送信部 ４２ データ受信部 １０１，１１１ ＣＰＵ １０２，１１２ ＰＣＩ Ｉ／Ｆ １０３，１１３ メモリ ４１１ データ読み出し部 ４１２ 制御用ＣＰＵインタフェース部 ４１３ トランザクション生成部 ４１４ ステータス通知用ＣＰＵインタフェース／割り
込み発生部 ４２１ トランザクション処理部 ４２２ データ管理部 ４２３ 制御用ＣＰＵインタフェース部 ４２４ ステータス通知用ＣＰＵインタフェース／割り
込み発生部

Claims (9)

【特許請求の範囲】
1. 【請求項１】 バスを介して接続されたメモリを有する
   他のＣＰＵカードとの間で通信を行うＣＰＵカードにお
   いて、 通信先である他のＣＰＵカード内のメモリに送信するた
   めの送信制御情報を自カード内のＣＰＵより得る送信制
   御情報取得手段と、 前記送信制御情報取得手段により取得した送信制御情報
   に基づいて自カード内のメモリから送信するデータを読
   み出すデータ読み出し手段と、 前記データ読み出し手段により読み出したデータを前記
   送信制御情報に基づき前記他のＣＰＵカードを宛先アド
   レスとして指定して前記他のＣＰＵカード宛に送信する
   データ送信手段とを備えたことを特徴とするＣＰＵカー
   ド。
2. 【請求項２】 バスを介して接続されたメモリを有する
   他のＣＰＵカードとの間で通信を行うＣＰＵカードにお
   いて、 通信先である他のＣＰＵカード内のメモリに送信するた
   めの送信制御情報を自カード内のＣＰＵより得て、 前記送信制御情報に基づいて自カード内のメモリから送
   信するデータを読み出し、 前記送信制御情報に基づき前記他のＣＰＵカードを宛先
   アドレスとして指定して前記他のＣＰＵカード宛に送信
   されたデータを、前記他のＣＰＵカードにおいて受信す
   るデータ受信手段と、 前記データ受信手段により受信したデータを前記他のＣ
   ＰＵカード内のメモリに書き込むための受信制御情報を
   前記受信したデータより抽出する受信制御情報抽出手段
   と、 前記受信制御情報抽出手段により抽出した受信制御情報
   に基づいて受信したデータを書き込む前記他のＣＰＵカ
   ード内のメモリアドレスを決定するメモリアドレス決定
   手段と、 前記メモリアドレス決定手段により決定したメモリアド
   レスに基づいて前記他のＣＰＵカード内のメモリアドレ
   スに前記受信したデータを書き込むデータ書き込み手段
   とを備えたことを特徴とするＣＰＵカード。
3. 【請求項３】 請求項１記載のＣＰＵカードにおいて、 前記データ送信手段は、データを複数のデータ・パケッ
   トに分割して送信する場合、分割されたそれぞれのデー
   タ・パケットに、後続に一連の分割されたデータ・パケ
   ットが存在するか否かを示す分割情報を付加することを
   特徴とするＣＰＵカード。
4. 【請求項４】 請求項２記載のＣＰＵカードにおいて、 前記メモリアドレス決定手段は、後続に一連の分割され
   たデータ・パケットが存在するか否かを示す分割情報
   を、それぞれのデータ・パケットに付加して送信された
   データ・パケットを受信した場合、前記分割情報に基づ
   いて、一連のデータ・パケットを受信したことを認識す
   ることを特徴とするＣＰＵカード。
5. 【請求項５】 送信元装置からバスを介して接続された
   メモリを有する宛先装置へデータを送信してデータ通信
   を行うデータ通信方法において、 前記宛先装置に送信するための送信制御情報を前記送信
   元装置内で得て、 送信するデータを前記送信制御情報に基づき前記宛先装
   置を宛先アドレスとして指定して前記宛先装置宛に送信
   することを特徴とするデータ通信方法。
6. 【請求項６】 送信元装置からバスを介して接続された
   メモリを有する宛先装置へデータを送信してデータ通信
   を行うデータ通信方法において、 前記宛先装置に送信するための送信制御情報を前記送信
   元装置内で得て、 送信するデータを前記送信制御情報に基づき前記宛先装
   置を宛先アドレスとして指定して前記宛先装置宛に送信
   されたデータを、前記宛先装置において受信し、 受信したデータを前記宛先装置内のメモリに書き込むた
   めの受信制御情報を前記受信したデータより抽出し、 前記抽出した受信制御情報に基づいて受信したデータを
   前記メモリに書き込むことを特徴とするデータ通信方
   法。
7. 【請求項７】 請求項５記載のデータ通信方法におい
   て、 データを複数のデータ・パケットに分割して送信する場
   合、分割されたそれぞれのデータ・パケットに、後続に
   一連の分割されたデータ・パケットが存在するか否かを
   示す分割情報を付加することを特徴とするデータ通信方
   法。
8. 【請求項８】 請求項６記載のデータ通信方法におい
   て、後続に一連の分割されたデータ・パケットが存在す
   るか否かを示す分割情報を、それぞれのデータ・パケッ
   トに付加して送信されたデータ・パケットを受信した場
   合、前記分割情報に基づいて、一連のデータ・パケット
   を受信したことを認識することを特徴とするデータ通信
   方法。
9. 【請求項９】 請求項５ないし８記載のＰＣＩトランザ
   クションを用いたデータ通信方法において、 メモリアドレス空間と別に、ノードアドレス空間を定義
   することを特徴とするデータ通信方法。