JP2001167974A - Circuit board and circuit module using the same and electronic device using the module - Google Patents

Circuit board and circuit module using the same and electronic device using the module

Info

Publication number
JP2001167974A
JP2001167974A JP34744399A JP34744399A JP2001167974A JP 2001167974 A JP2001167974 A JP 2001167974A JP 34744399 A JP34744399 A JP 34744399A JP 34744399 A JP34744399 A JP 34744399A JP 2001167974 A JP2001167974 A JP 2001167974A
Authority
JP
Japan
Prior art keywords
circuit
circuit board
main surface
substrate
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP34744399A
Other languages
Japanese (ja)
Inventor
Tsutomu Iegi
勉 家木
Mitsuo Ariga
光夫 有家
Yasutaka Sugimoto
泰崇 杉本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP34744399A priority Critical patent/JP2001167974A/en
Publication of JP2001167974A publication Critical patent/JP2001167974A/en
Pending legal-status Critical Current

Links

Landscapes

  • Parts Printed On Printed Circuit Boards (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a circuit board, that has a passive element built-in and further has general-purpose properties, a circuit module using it and an electronic device using it. SOLUTION: A first dielectric material layer 12 of low dielectric constant, a second dielectric material layer 13 of high dielectric constant and a third dielectric material layer 14 of low dielectric constant are laminated in this order to constitute a board 11, and a plurality of capacity elements 15 and 16 are provided in the second dielectric material layer 13. Two terminals of the capacity element 15 are led out to one principal surface 11a, and two terminals of the capacity element 16 are led out to both principal surfaces, to be connected to a connection terminal 17. Thereby, another circuit board is formed by forming a circuit wiring in another process, on the principal surface of the board constituting the circuit board, or circuit modules and electronic devices having various functions are formed using a kind of circuit board, by mounting an active element and the passive element on the circuit wiring.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、回路基板およびそ
れを用いた回路モジュールおよびそれを用いた電子装
置、特に容量素子や誘導素子を内蔵し、短期間で設計の
可能な回路基板およびそれを用いた回路モジュールおよ
びそれを用いた電子装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit board, a circuit module using the same, and an electronic device using the same, in particular, a circuit board having a built-in capacitive element and an inductive element and capable of being designed in a short time. The present invention relates to a circuit module used and an electronic device using the same.

【0002】[0002]

【従来の技術】図9に、従来の回路モジュールを示す。
図9において、回路モジュール1は高誘電率の誘電体基
板2と半導体素子6を有している。誘電体基板2は多層
構造となっており、内部に複数の容量素子3および誘導
素子4が設けられ、誘電体基板2の上面には接続端子5
が設けられている。ここで、容量素子3は、複数の所定
面積の電極を誘電体材料を介して重ねたMIM(Met
al Insulator Metal)構造に形成さ
れている。また、誘導素子4は、誘電体材料内にミアン
ダ状やスパイラル状に形成された線路電極からなってい
る。そして、容量素子3や誘導素子4の2つの端子はビ
アホールなどを介して誘電体基板2の上面に引き出さ
れ、接続端子5に接続されている。
2. Description of the Related Art FIG. 9 shows a conventional circuit module.
In FIG. 9, the circuit module 1 has a dielectric substrate 2 having a high dielectric constant and a semiconductor element 6. The dielectric substrate 2 has a multilayer structure, in which a plurality of capacitive elements 3 and an inductive element 4 are provided, and connection terminals 5 are provided on the upper surface of the dielectric substrate 2.
Is provided. Here, the capacitance element 3 is a MIM (Met) in which a plurality of electrodes having a predetermined area are stacked via a dielectric material.
al Insulator Metal) structure. The inductive element 4 is formed of a line electrode formed in a meandering or spiral shape in a dielectric material. The two terminals of the capacitive element 3 and the inductive element 4 are led out to the upper surface of the dielectric substrate 2 via via holes and the like, and are connected to the connection terminals 5.

【0003】半導体素子6は誘電体基板2の上面に搭載
されている。そして、半導体素子6はワイヤー7を介し
て接続端子5に接続されている。
The semiconductor element 6 is mounted on the upper surface of the dielectric substrate 2. The semiconductor element 6 is connected to the connection terminal 5 via a wire 7.

【0004】このように構成された回路モジュール1に
おいては、誘電体基板2内に容量素子3や誘導素子4が
形成されているために、半導体素子内6に形成された能
動素子と接続されることによって、能動素子と受動素子
を有する回路として所定の機能を実現することができ
る。
In the circuit module 1 configured as described above, since the capacitive element 3 and the inductive element 4 are formed in the dielectric substrate 2, they are connected to the active elements formed in the semiconductor element 6. Thereby, a predetermined function can be realized as a circuit having an active element and a passive element.

【0005】[0005]

【発明が解決しようとする課題】ところで、図9に示し
た回路モジュール1においては、誘電体基板2内に設け
られた容量素子3や誘導素子4は、あらかじめ所定の容
量値やインダクタンス値に設定されている。そのため、
誘電体基板2に汎用性がなく、回路モジュールの用途に
応じてその都度容量値やインダクタンス値を変えて再設
計する必要があり、誘電体基板の低価格化や回路モジュ
ールの設計時間短縮の妨げになっていた。
By the way, in the circuit module 1 shown in FIG. 9, the capacitance element 3 and the inductive element 4 provided in the dielectric substrate 2 are set to predetermined capacitance values and inductance values in advance. Have been. for that reason,
Since the dielectric substrate 2 is not versatile, it is necessary to redesign by changing the capacitance value and the inductance value each time according to the use of the circuit module, which hinders the cost reduction of the dielectric substrate and the shortening of the circuit module design time. Had become.

【0006】そこで、本発明においては、受動素子を内
蔵するとともに汎用性をも有する回路基板およびそれを
用いた回路モジュールおよびそれを用いた電子装置を提
供することを目的とする。
Accordingly, it is an object of the present invention to provide a circuit board having a built-in passive element and having versatility, a circuit module using the same, and an electronic device using the same.

【0007】[0007]

【課題を解決するための手段】上記目的を達成するため
に、本発明の回路基板は、第1、第2および第3の誘電
体層を順に積層してなる基板と、該基板の少なくとも一
方の主面に設けられた複数の独立した接続端子と、前記
第2の誘電体層に設けられた複数の独立した容量素子と
を備え、前記複数の容量素子の各端子は、前記基板の主
面に引き出されて互いに異なる前記接続端子に接続され
ていることを特徴とする。
In order to achieve the above-mentioned object, a circuit board according to the present invention comprises a substrate having first, second and third dielectric layers laminated in order, and at least one of the substrates. A plurality of independent connection terminals provided on the main surface of the substrate, and a plurality of independent capacitance elements provided on the second dielectric layer. Each terminal of the plurality of capacitance elements is It is characterized by being drawn out to a surface and connected to the connection terminals different from each other.

【0008】また、本発明の回路基板は、前記容量素子
は、各端子をともに前記基板の一方の主面に引き出す第
1の容量素子と、各端子を前記基板の一方および他方の
主面にそれぞれ引き出す第2の容量素子からなることを
特徴とする。
Further, in the circuit board according to the present invention, the capacitive element includes a first capacitive element for leading each terminal to one main surface of the substrate, and each terminal on one and the other main surface of the substrate. It is characterized by comprising second capacitance elements to be drawn out.

【0009】また、本発明の回路基板は、前記第2の誘
電体層内で前記第1の容量素子と前記第2の容量素子と
が平面方向に交互に配列されてなることを特徴とする。
The circuit board according to the present invention is characterized in that the first capacitance element and the second capacitance element are alternately arranged in a plane direction in the second dielectric layer. .

【0010】また、本発明の回路基板は、前記第1およ
び第3の誘電体層の少なくとも一方に設けられた複数の
独立した誘導素子を備え、前記複数の誘導素子の各端子
は、前記基板の主面に引き出されて互いに異なる前記接
続端子に接続されていることを特徴とする。
The circuit board of the present invention includes a plurality of independent inductive elements provided on at least one of the first and third dielectric layers, and each terminal of the plurality of inductive elements is And are connected to the connection terminals different from each other.

【0011】また、本発明の回路基板は、前記第1およ
び第3の誘電体層は低誘電率の誘電体からなり、前記第
2の誘電体層は高誘電率の誘電体からなることを特徴と
する。
Further, in the circuit board according to the present invention, the first and third dielectric layers are made of a dielectric having a low dielectric constant, and the second dielectric layer is made of a dielectric having a high dielectric constant. Features.

【0012】また、本発明の回路基板は、前記第1もし
くは第3の誘電体層の、前記基体のいずれかの主面に近
い内層に、面状もしくは網状の導体層を設けてなること
を特徴とする。
Further, the circuit board according to the present invention is characterized in that a planar or net-shaped conductor layer is provided on an inner layer of the first or third dielectric layer near any one of the main surfaces of the base. Features.

【0013】また、本発明の回路基板は、前記容量素子
もしくは前記誘導素子の2つの端子の一方が前記導体層
に接続されていることを特徴とする。
Further, the circuit board of the present invention is characterized in that one of the two terminals of the capacitive element or the inductive element is connected to the conductor layer.

【0014】また、本発明の回路基板は、上記の受動素
子内蔵基板の少なくとも一方の主面において、前記複数
の接続端子を接続する回路配線が形成されていることを
特徴とする。
Further, the circuit board of the present invention is characterized in that a circuit wiring for connecting the plurality of connection terminals is formed on at least one main surface of the above-mentioned substrate with a built-in passive element.

【0015】また、本発明の回路基板は、前記回路配線
が薄膜電極からなることを特徴とする。
Further, the circuit board of the present invention is characterized in that the circuit wiring comprises a thin film electrode.

【0016】また、本発明の回路モジュールは、上記の
回路基板の前記回路配線上に、1つ以上の能動素子を搭
載してなることを特徴とする。
Further, a circuit module according to the present invention is characterized in that one or more active elements are mounted on the circuit wiring of the circuit board.

【0017】また、本発明の回路モジュールは、前記回
路配線上に1つ以上の受動素子を搭載してなることを特
徴とする。
Further, the circuit module of the present invention is characterized in that one or more passive elements are mounted on the circuit wiring.

【0018】また、本発明の回路モジュールは、前記回
路配線上に、片面もしくは両面に受動回路を形成した高
誘電率セラミックチップを搭載してなることを特徴とす
る。
The circuit module according to the present invention is characterized in that a high dielectric constant ceramic chip having a passive circuit formed on one or both sides is mounted on the circuit wiring.

【0019】また、本発明の回路モジュールは、前記高
誘電率セラミックチップに形成された前記受動回路が薄
膜電極からなることを特徴とする。
Further, the circuit module of the present invention is characterized in that the passive circuit formed on the high dielectric constant ceramic chip comprises a thin film electrode.

【0020】そして、本発明の電子装置は、上記の回路
モジュールを用いたことを特徴とする。
The electronic device according to the present invention is characterized by using the above-mentioned circuit module.

【0021】このように構成することにより、本発明の
回路基板においては、1つの回路基板を複数の目的の回
路に適用することができる。
With this configuration, in the circuit board of the present invention, one circuit board can be applied to a plurality of circuits.

【0022】また、本発明の回路モジュールにおいて
は、本発明の回路基板を用いることによって、小型化と
低価格化を図ることができる。
Further, in the circuit module of the present invention, by using the circuit board of the present invention, miniaturization and cost reduction can be achieved.

【0023】また、本発明の電子装置においては、本発
明の回路モジュールを用いることによって、小型化と低
価格化を図ることができる。
Further, in the electronic device of the present invention, by using the circuit module of the present invention, downsizing and cost reduction can be achieved.

【0024】[0024]

【発明の実施の形態】図1および図2に、本発明の回路
基板の一実施例を示す。ここで、図1は回路基板10の
平面図を、図2はそのA−A断面図を示している。
1 and 2 show an embodiment of a circuit board according to the present invention. Here, FIG. 1 is a plan view of the circuit board 10, and FIG.

【0025】図1および図2において、回路基板10
は、低誘電率の第1の誘電体層12、高誘電率の第2の
誘電体層13、低誘電率の第3の誘電体層14を順に積
層して構成した基板11から構成されている。このう
ち、第2の誘電体層13は、さらに薄い複数の誘電体層
を重ねて形成されており、その内部には複数のMIM構
造の容量素子15および16が設けられている。また、
基板11の一方主面11a(第1の誘電体層12側の主
面)および他方主面11b(第3の誘電体層14側の主
面)には複数の互いに独立した接続端子17が設けられ
ている。ここで、容量素子15は、その2つの端子がい
ずれも基板11の一方主面11a側に引き出されて、そ
れぞれ異なる接続端子17に接続されている。一方、容
量素子16は、その2つの端子が基板11の一方主面1
1a側と他方主面11b側の両方にそれぞれ引き出され
て、接続端子17に接続されている。そして、図1に示
した平面図より分かるように、容量素子15と16は第
2の誘電体層13内で平面方向に、縦横いずれの方向に
おいても交互に配列されている。
Referring to FIG. 1 and FIG.
Is composed of a substrate 11 formed by sequentially stacking a first dielectric layer 12 having a low dielectric constant, a second dielectric layer 13 having a high dielectric constant, and a third dielectric layer 14 having a low dielectric constant. I have. The second dielectric layer 13 is formed by laminating a plurality of thinner dielectric layers, and a plurality of MIM-structured capacitance elements 15 and 16 are provided inside the second dielectric layer 13. Also,
A plurality of independent connection terminals 17 are provided on one main surface 11a (the main surface on the first dielectric layer 12 side) and the other main surface 11b (the main surface on the third dielectric layer 14 side) of the substrate 11. Have been. Here, each of the two terminals of the capacitive element 15 is drawn out to the one main surface 11 a side of the substrate 11 and connected to different connection terminals 17. On the other hand, the capacitor 16 has two terminals connected to one main surface 1 of the substrate 11.
It is drawn out to both the 1a side and the other main surface 11b side, and is connected to the connection terminal 17. As can be seen from the plan view shown in FIG. 1, the capacitance elements 15 and 16 are alternately arranged in the plane direction in the second dielectric layer 13 in both the vertical and horizontal directions.

【0026】このように構成された回路基板10におい
て、高誘電率の第2の誘電体層13の内部に複数の互い
に独立した容量素子15および16を有しているため、
大きな容量値の容量素子を内蔵することができる。逆に
言えば、各容量素子の専有面積を小さくできるために、
多数の容量素子を内蔵することができる。
In the circuit board 10 configured as described above, since the plurality of independent capacitance elements 15 and 16 are provided inside the second dielectric layer 13 having a high dielectric constant,
A capacitance element having a large capacitance value can be incorporated. Conversely, to reduce the occupied area of each capacitive element,
Many capacitance elements can be built in.

【0027】また、この回路基板10を用いて、別工程
として基板11の一方主面11aあるいは他方主面11
bに回路配線を形成して、接続端子17同士を適宜接続
することによって、複数の容量素子を有する回路モジュ
ールを実現することができる。そして、基板11の2つ
の主面には接続端子17が設けられているだけなので、
回路配線は比較的自由に設計することができ、回路基板
10をベースとして、さまざまな回路モジュールを作る
ことができる。
Using this circuit board 10, as a separate step, one main surface 11 a or the other main surface 11
A circuit module having a plurality of capacitors can be realized by forming a circuit wiring in b and connecting the connection terminals 17 appropriately. Since the connection terminals 17 are only provided on the two main surfaces of the substrate 11,
Circuit wiring can be designed relatively freely, and various circuit modules can be made based on the circuit board 10.

【0028】また、基板11の一方主面11aあるいは
他方主面11bに形成した回路配線上に半導体素子や、
チップ抵抗やチップインダクタのようなディスクリート
タイプの受動素子を搭載して回路モジュールとすること
もでき、回路基板10をベースとして実現できる回路モ
ジュールのバリエーションを大幅に広げることができ
る。その場合、基板11の一方主面11aには信号用の
回路配線を形成し、他方主面11bには電源などのDC
用の回路配線を形成することもでき、信号用の回路配線
だけが一方の主面に集中することによって、回路基板の
小型化や配線が短くなることによる低損失化を図ること
ができる。
Further, a semiconductor element or a semiconductor element is provided on the circuit wiring formed on one main surface 11a or the other main surface 11b of the substrate 11.
It is also possible to mount a discrete type passive element such as a chip resistor or a chip inductor to form a circuit module, thereby greatly expanding the variety of circuit modules that can be realized based on the circuit board 10. In this case, a circuit wiring for signals is formed on one main surface 11a of the substrate 11, and a DC power source or the like is formed on the other main surface 11b.
Circuit wiring can be formed, and only the signal circuit wiring is concentrated on one main surface, thereby reducing the size of the circuit board and reducing the loss due to the shortened wiring.

【0029】なお、回路基板10においては、容量素子
15および16をMIM構造としたが、同一平面上で2
つの電極を対向させる構成や、さらにはその対向面を櫛
歯状にするものなど、異なる構成の容量素子であっても
構わないものである。
In the circuit board 10, the capacitance elements 15 and 16 have the MIM structure.
The capacitive element may have a different configuration, such as a configuration in which two electrodes are opposed to each other, or a configuration in which the opposed surfaces are comb-shaped.

【0030】また、容量素子15と16は第2の誘電体
層13内で縦横いずれの方向においても交互に配列され
ている必要はなく、例えば縦方向は容量素子15や16
のみがそれぞれ並び、横方向は交互に配列されていても
構わないものである。さらには、容量素子15と16の
数の比率が異なるように配置されていても、あるいは、
端子の引き出し方向が同じで容量値の異なる複数の種類
の容量素子を適宜配列したものであっても構わないもの
である。
The capacitors 15 and 16 do not need to be alternately arranged in the vertical and horizontal directions in the second dielectric layer 13; for example, the capacitors 15 and 16 are arranged in the vertical direction.
And the horizontal direction may be alternately arranged. Furthermore, even if the capacitors 15 and 16 are arranged so that the ratio of the numbers is different, or
A plurality of types of capacitive elements having the same lead-out direction and different capacitance values may be appropriately arranged.

【0031】また、容量素子15や16を形成するため
に、第2の誘電体層13を高誘電率の誘電体層とした
が、必要に応じて第1の誘電体層12や第3の誘電体層
14と同じ低誘電率の誘電体層としても構わないもので
ある。また、場合によっては、逆に第1の誘電体層12
や第3の誘電体層14も高誘電率の誘電体層としても構
わないものである。
Although the second dielectric layer 13 is a high dielectric constant dielectric layer for forming the capacitive elements 15 and 16, the first dielectric layer 12 and the third dielectric layer The dielectric layer having the same low dielectric constant as the dielectric layer 14 may be used. In some cases, the first dielectric layer 12
Alternatively, the third dielectric layer 14 may be a high dielectric constant dielectric layer.

【0032】次に、図3および図4に、本発明の回路基
板の別の実施例を示す。ここで、図3は回路基板20の
平面図を、図4はそのB−B断面図を示している。な
お、図3および図4において、図1および図2と同一も
しくは同等の部分には同じ記号を付し、その説明を省略
する。また、図3および図4において、容量素子15、
16、およびそれに接続された接続端子17について
は、図面が煩雑になるために、一部を残してその表示を
省略している。
Next, FIGS. 3 and 4 show another embodiment of the circuit board of the present invention. Here, FIG. 3 is a plan view of the circuit board 20, and FIG. In FIGS. 3 and 4, the same or equivalent parts as those in FIGS. 1 and 2 are denoted by the same reference numerals, and description thereof will be omitted. 3 and 4, the capacitance element 15,
16 and the connection terminals 17 connected thereto are not shown except for a part of the drawing in order to complicate the drawing.

【0033】図3および図4において、回路基板20の
低誘電率の第1の誘電体層12は薄い誘電体層を重ねて
形成されており、その内部には複数のスパイラル構造の
誘導素子21および22が設けられている。また、低誘
電率の第3の誘電体層14も薄い誘電体層を重ねて形成
されており、その内部にはほぼ全面に渡って面状の導体
層23が形成されている。そして、基板11の一方主面
11aには複数の互いに独立した接続端子17が設けら
れている。ここで、容量素子15および誘導素子21
は、その2つの端子がいずれも基板11の一方主面11
a側に引き出されて、それぞれ異なる接続端子17に接
続されている。一方、容量素子16および誘導素子22
は、その2つの端子が基板11の一方主面11a側と他
方主面11b側の両方にそれぞれ引き出されて、一方主
面11aにおいて接続端子17に接続され、他方主面1
1b側においては導体層23に接続されている。そし
て、図3に示した平面図より分かるように、誘導素子2
1と22は第1の誘電体層12内で平面方向に交互に配
列されている。
3 and 4, the low dielectric constant first dielectric layer 12 of the circuit board 20 is formed by laminating thin dielectric layers, and a plurality of inductive elements 21 having a spiral structure are provided therein. And 22 are provided. Further, the third dielectric layer 14 having a low dielectric constant is also formed by laminating thin dielectric layers, and a planar conductor layer 23 is formed substantially over the entire inside thereof. A plurality of mutually independent connection terminals 17 are provided on one main surface 11 a of the substrate 11. Here, the capacitive element 15 and the inductive element 21
Indicates that both of the two terminals are on one main surface 11 of the substrate 11.
It is drawn out to the side a and connected to different connection terminals 17 respectively. On the other hand, the capacitive element 16 and the inductive element 22
Are connected to the connection terminal 17 at one main surface 11a, and are drawn out to both the one main surface 11a side and the other main surface 11b side of the substrate 11, respectively.
On the 1b side, it is connected to the conductor layer 23. Then, as can be seen from the plan view shown in FIG.
1 and 22 are alternately arranged in the planar direction in the first dielectric layer 12.

【0034】このように構成された回路基板20におい
て、低誘電率の第1の誘電体層12の内部に複数の独立
した誘導素子21および22を有しているため、寄生容
量が少なく、自己共振周波数が高く、しかも大きなイン
ダクタンス値を有する誘導素子を内蔵することができ
る。
In the circuit board 20 thus configured, since the plurality of independent inductive elements 21 and 22 are provided inside the first dielectric layer 12 having a low dielectric constant, the parasitic capacitance is small, and An inductive element having a high resonance frequency and a large inductance value can be incorporated.

【0035】また、第2の誘電体層13に設けられた容
量素子15および16に加えて、第1の誘電体層12の
内部に複数の互いに独立した誘導素子21および22を
有しているため、この回路基板20を用いて、別工程と
して基板11の一方主面11aあるいは他方主面11b
に回路配線を形成して、接続端子17同士を適宜接続す
ることによって、複数の容量素子と誘導素子を有する例
えばフィルタのような回路モジュールを実現することが
できる。そして、基板11の2つの主面には接続端子1
7が設けられているだけなので、回路配線は比較的自由
に設計することができ、回路基板20をベースとして、
さまざまな回路モジュールを作ることができる。さら
に、第3の誘電体層14の内部に面状の導体層23が形
成されているために、導体層23をグランド電極とする
ことができ、回路モジュール全体の電気的な安定化を図
ることができる。
Further, in addition to the capacitance elements 15 and 16 provided on the second dielectric layer 13, a plurality of independent inductive elements 21 and 22 are provided inside the first dielectric layer 12. Therefore, using the circuit board 20 as a separate process, one main surface 11a or the other main surface 11b of the substrate 11 is used.
By forming a circuit wiring on the substrate and connecting the connection terminals 17 appropriately, a circuit module such as a filter having a plurality of capacitors and an inductive element can be realized. The connection terminals 1 are provided on the two main surfaces of the substrate 11.
7, the circuit wiring can be designed relatively freely, and based on the circuit board 20,
Various circuit modules can be made. Further, since the planar conductor layer 23 is formed inside the third dielectric layer 14, the conductor layer 23 can be used as a ground electrode, and electrical stabilization of the entire circuit module can be achieved. Can be.

【0036】また、回路基板10の場合と同様に、基板
11の一方主面11aあるいは他方主面11bに形成し
た回路配線上に半導体素子や、チップ抵抗のようなディ
スクリートタイプの受動素子を搭載することもでき、回
路基板20をベースとして実現できる回路モジュールの
バリエーションをさらに広げることができる。
As in the case of the circuit board 10, a semiconductor element or a discrete passive element such as a chip resistor is mounted on a circuit wiring formed on one main surface 11a or the other main surface 11b of the substrate 11. It is also possible to further expand the variations of the circuit module that can be realized based on the circuit board 20.

【0037】なお、回路基板20においては、誘導素子
21、22をスパイラル状としたが、ミアンダ状や単な
る直線状など、どのような形状であっても構わないもの
である。
In the circuit board 20, the inductive elements 21 and 22 are formed in a spiral shape, but may be formed in any shape such as a meander shape or a simple linear shape.

【0038】また、回路基板20においては、誘導素子
21と22も容量素子15、16と同様に、第1の誘電
体層12内で縦横いずれの方向においても交互に配列さ
れている必要はなく、必要に応じて適宜配列したもので
あっても構わないものである。
In the circuit board 20, the inductive elements 21 and 22 need not be alternately arranged in the vertical and horizontal directions in the first dielectric layer 12 like the capacitive elements 15 and 16. Alternatively, they may be appropriately arranged as needed.

【0039】また、回路基板20においては、第1の誘
電体層12に誘導素子21、22を設けたが、第3の誘
電体層14に誘導素子を設けても構わず、第1の誘電体
層12と第3の誘電体層14の両方に誘導素子を設けて
も構わないものである。
In the circuit board 20, the inductive elements 21 and 22 are provided on the first dielectric layer 12, but the inductive element may be provided on the third dielectric layer 14; Inductive elements may be provided on both the body layer 12 and the third dielectric layer 14.

【0040】また、回路基板20においては、第3の誘
電体層14に導体層23を設けたが、導体層を設けなく
ても、あるいは第1の誘電体層12に導体層を設けても
構わないものである。また、第1の誘電体層12と第3
の誘電体層14の両方に導体層を設けても構わないもの
で、その場合には2つの導体層の間に形成された容量素
子や誘導素子と基体11の表面に設けられた回路配線と
の間を電磁的にシールドする機能を持つこともできるも
のである。そして、回路基板20においては導体層23
を面状としたが、必要に応じて網状としても構わないも
のである。
In the circuit board 20, the conductor layer 23 is provided on the third dielectric layer 14. However, the conductor layer may be provided without the conductor layer, or the conductor layer may be provided on the first dielectric layer 12. It doesn't matter. Further, the first dielectric layer 12 and the third
A conductor layer may be provided on both of the dielectric layers 14. In this case, a capacitor element or an inductive element formed between the two conductor layers and the circuit wiring provided on the surface of the base 11 may be used. It can also have the function of electromagnetically shielding the space between them. Then, in the circuit board 20, the conductor layer 23
Is a plane shape, but may be a net shape if necessary.

【0041】また、回路基板20においては、容量素子
16および誘導素子22の、基板11の他方主面11b
側に引き出された端子は導体層23に接続されている
が、導体層23を突き抜けて他方主面11bに達して、
他方主面11bに形成された接続電極に接続されていて
も構わないものである。その場合には、容量素子や誘導
素子の1つの端子を他方主面11bに引き出すためのビ
アホールなどと導体層23とは、導体層23の一部を除
去するなどして絶縁されることになる。
In the circuit board 20, the other main surface 11b of the substrate 11 of the capacitive element 16 and the inductive element 22 is provided.
The terminal drawn to the side is connected to the conductor layer 23, but penetrates the conductor layer 23 to reach the other main surface 11b,
On the other hand, it may be connected to the connection electrode formed on the main surface 11b. In this case, the conductor layer 23 is insulated from the via layer for drawing one terminal of the capacitive element or the inductive element to the other main surface 11b by removing a part of the conductor layer 23 or the like. .

【0042】そして、回路基板10の場合と同様に、第
2の誘電体層13を必要に応じて第1の誘電体層12や
第3の誘電体層14と同じ低誘電率の誘電体層としても
構わないものである。また、場合によっては、逆に第1
の誘電体層12や第3の誘電体層14も高誘電率の誘電
体層としても構わないものである。
As in the case of the circuit board 10, the second dielectric layer 13 may be replaced with a dielectric layer having the same low dielectric constant as the first dielectric layer 12 or the third dielectric layer 14, if necessary. It does not matter. In some cases, conversely, the first
The dielectric layer 12 and the third dielectric layer 14 may also be high dielectric constant dielectric layers.

【0043】次に、図5に、本発明の回路基板のさらに
別の実施例を示す。図5において、図3と同一もしくは
同等の部分には同じ記号を付し、その説明を省略する。
なお、図5は平面図を示しており、基板11の内部およ
び他方主面11bに設けられている構成要素について
は、図面が煩雑になるために省略している。
Next, FIG. 5 shows still another embodiment of the circuit board of the present invention. 5, the same or equivalent parts as those in FIG. 3 are denoted by the same reference numerals, and the description thereof will be omitted.
FIG. 5 is a plan view, and the components provided inside the substrate 11 and on the other main surface 11b are omitted because the drawing is complicated.

【0044】図5において、回路基板30は、基板11
の一方主面11aに、接続端子17を接続するように回
路配線31が形成されている。ここで、回路配線31
は、あらかじめ用意されていた本発明の回路基板20に
対して、別工程として薄膜プロセスを用いて形成された
ものである。したがって、回路配線31を形成する電極
は薄膜電極となっている。
In FIG. 5, the circuit board 30 is
A circuit wiring 31 is formed on one main surface 11a so as to connect the connection terminal 17. Here, the circuit wiring 31
Is formed by using a thin film process as a separate step on the circuit board 20 of the present invention prepared in advance. Therefore, the electrodes forming the circuit wiring 31 are thin-film electrodes.

【0045】このように構成された回路基板30におい
ては、図3および図4に示した回路基板20に回路配線
31を形成したものであるため、回路基板20の場合と
同様の作用効果を奏するものである。
In the circuit board 30 thus configured, since the circuit wiring 31 is formed on the circuit board 20 shown in FIGS. 3 and 4, the same operation and effect as in the case of the circuit board 20 can be obtained. Things.

【0046】なお、回路基板30においては、回路配線
31を薄膜プロセスで形成するとしたが、薄膜プロセス
に限定されるものではなく、厚膜印刷などによって形成
されたものであっても構わないものである。
Although the circuit wiring 31 is formed on the circuit board 30 by the thin film process, it is not limited to the thin film process, but may be formed by thick film printing or the like. is there.

【0047】また、基板11の一方主面11aだけでな
く、他方主面11bや、一方主面11aと他方主面11
bの両方に回路配線が形成されていても構わないもので
ある。
In addition to the one main surface 11a of the substrate 11, the other main surface 11b and the one main surface 11a and the other main surface 11a
The circuit wiring may be formed on both of b.

【0048】図6に、本発明の回路モジュールの一実施
例を示す。図6において、図4および図5と同一もしく
は同等の部分には同じ記号を付し、その説明を省略す
る。なお、図6は図4と同様に断面図を示している。
FIG. 6 shows an embodiment of the circuit module of the present invention. 6, the same or equivalent parts as those in FIGS. 4 and 5 are denoted by the same reference numerals, and description thereof will be omitted. FIG. 6 is a sectional view similar to FIG.

【0049】図6において、回路モジュール40は、図
5に示した回路基板30を構成する基板11の一方主面
11aに形成された回路配線31上に、能動素子である
半導体チップ41と受動素子であるチップ抵抗43が搭
載されて構成されている。半導体チップ41と基板11
の一方主面11aに形成された接続電極17とはワイヤ
ー42を介して接続されている。
In FIG. 6, a circuit module 40 includes a semiconductor chip 41 as an active element and a passive element on a circuit wiring 31 formed on one main surface 11a of the substrate 11 constituting the circuit board 30 shown in FIG. Is mounted. Semiconductor chip 41 and substrate 11
The connection electrode 17 formed on one main surface 11a is connected via a wire 42.

【0050】このように構成された回路モジュール40
においては、図5に示した回路基板30に能動素子や受
動素子を搭載して回路モジュールとしたものであるた
め、回路基板30の場合と同様の作用効果を奏するもの
である。
The circuit module 40 thus configured
Since the circuit module shown in FIG. 5 is obtained by mounting an active element or a passive element on the circuit board 30 shown in FIG. 5 to form a circuit module, the same operation and effect as in the case of the circuit board 30 can be obtained.

【0051】なお、回路モジュール40においては、回
路基板30と半導体チップ41との接続はワイヤー42
を介しているが、半田付けやフリップチップ実装などの
別の実装方法を用いても構わないものである。
In the circuit module 40, the connection between the circuit board 30 and the semiconductor chip 41 is made by a wire 42.
However, another mounting method such as soldering or flip chip mounting may be used.

【0052】図7に、本発明の回路モジュールの別の実
施例を示す。図7において、図6と同一もしくは同等の
部分には同じ記号を付し、その説明を省略する。
FIG. 7 shows another embodiment of the circuit module of the present invention. 7, the same or equivalent parts as those in FIG. 6 are denoted by the same reference numerals, and description thereof will be omitted.

【0053】図7において、回路モジュール50は、半
導体チップ41の1つに代えて、回路配線31上に高誘
電率セラミックチップ51を有している。高誘電率セラ
ミックチップ51と基板11の一方主面11aに形成さ
れた接続電極17とはワイヤー42を介して接続されて
いる。
In FIG. 7, the circuit module 50 has a high dielectric constant ceramic chip 51 on the circuit wiring 31 instead of one of the semiconductor chips 41. The high-permittivity ceramic chip 51 and the connection electrode 17 formed on one main surface 11 a of the substrate 11 are connected via a wire 42.

【0054】ここで、高誘電率セラミックチップ51
は、高誘電率のセラミック基板の一方主面の略全面にグ
ランド電極を形成し、他方主面に分布定数線路による受
動回路を形成したものである。そして、この受動回路は
薄膜電極で形成されている。このように構成されたセラ
ミックチップ51においては、高誘電率による波長短縮
効果によって、他方主面に形成された受動回路を大幅に
小型化することができる。
Here, the high dielectric constant ceramic chip 51
Is one in which a ground electrode is formed on substantially the entirety of one main surface of a high dielectric constant ceramic substrate, and a passive circuit is formed on the other main surface by a distributed constant line. And this passive circuit is formed by a thin film electrode. In the ceramic chip 51 thus configured, the passive circuit formed on the other main surface can be significantly reduced in size due to the wavelength shortening effect due to the high dielectric constant.

【0055】このように構成された回路モジュール50
においては、受動回路を大幅に小型化することができる
ために、回路モジュール50全体のサイズの小型化を図
ることができる。
The circuit module 50 thus configured
In the above, since the size of the passive circuit can be significantly reduced, the size of the entire circuit module 50 can be reduced.

【0056】なお、高誘電率セラミックチップに形成さ
れる受動回路は、薄膜電極によって形成されたものに限
るものではなく、厚膜電極によって形成されたものであ
っても構わないものである。
The passive circuit formed on the high-permittivity ceramic chip is not limited to one formed by thin-film electrodes, but may be formed by thick-film electrodes.

【0057】図8に、本発明の電子装置の一実施例を示
す。図8は、電子装置の一種である通信装置のブロック
図である。
FIG. 8 shows an embodiment of the electronic device of the present invention. FIG. 8 is a block diagram of a communication device that is a type of electronic device.

【0058】図8において、通信装置60は、アンテナ
61と、本発明の回路モジュール62と、信号処理回路
63で構成されている。アンテナ61は回路モジュール
62を介して信号処理回路63に接続されている。この
うち、回路モジュール62は、内部に容量素子や誘導素
子を含んだ本発明の回路基板を用い、そこに半導体素子
や受動素子を搭載して構成したもので、送信用や受信用
の周波数変換回路やフィルタや増幅回路をそれぞれ含ん
でおり、いわゆるRFモジュールとして機能する。
Referring to FIG. 8, a communication device 60 includes an antenna 61, a circuit module 62 of the present invention, and a signal processing circuit 63. The antenna 61 is connected to the signal processing circuit 63 via the circuit module 62. The circuit module 62 includes a circuit board of the present invention including a capacitive element and an inductive element, and includes a semiconductor element and a passive element mounted thereon. The circuit includes a circuit, a filter, and an amplifier circuit, and functions as a so-called RF module.

【0059】通信装置60においては、信号処理回路6
3で作られた送信信号は、回路モジュール62でRF信
号に変換され、アンテナ61から放射される。また、ア
ンテナ61で受信したRF信号は回路モジュール62で
周波数変換などが行われ、信号処理回路63で復調され
るなどして受信される。
In the communication device 60, the signal processing circuit 6
The transmission signal generated in 3 is converted into an RF signal by the circuit module 62 and radiated from the antenna 61. Further, the RF signal received by the antenna 61 is subjected to frequency conversion and the like in the circuit module 62 and is received by being demodulated in the signal processing circuit 63 and the like.

【0060】このように構成された通信装置60におい
ては、本発明の回路モジュール62を備えているため
に、小型化や低価格化を図ることができる。
In the communication device 60 configured as described above, since the communication device 60 is provided with the circuit module 62 of the present invention, the size and the price can be reduced.

【0061】[0061]

【発明の効果】本発明の回路基板によれば、第1、第2
および第3の誘電体層を順に積層してなる基板の第2の
誘電体層に複数の独立した容量素子を備え、また、第1
や第2の誘電体層に複数の独立した誘導素子を備え、そ
れらの2つの端子を基板のいずれかの主面に形成された
接続端子まで引き出して構成し、さらに別工程として基
板の各主面に回路配線を構成することによって、1つの
回路基板を複数の目的に適用することができ、回路基板
の低価格化を図ることができる。また、容量素子や誘導
素子を内蔵しているために、回路基板の小型化を図るこ
とができる。
According to the circuit board of the present invention, the first and second circuit boards are provided.
And a plurality of independent capacitance elements in a second dielectric layer of a substrate formed by sequentially laminating a third dielectric layer and a first dielectric layer.
And the second dielectric layer are provided with a plurality of independent inductive elements, and these two terminals are drawn out to connection terminals formed on one of the main surfaces of the substrate. By configuring the circuit wiring on the surface, one circuit board can be used for a plurality of purposes, and the cost of the circuit board can be reduced. In addition, since the capacitor element and the inductive element are incorporated, the size of the circuit board can be reduced.

【0062】また、本発明の回路モジュールによれば、
本発明の回路基板の回路配線上に能動素子や受動素子や
高誘電率セラミックチップを搭載して構成することによ
って、小型化と低価格化を図ることができる。
According to the circuit module of the present invention,
By mounting and configuring an active element, a passive element, or a high dielectric constant ceramic chip on the circuit wiring of the circuit board of the present invention, it is possible to reduce the size and cost.

【0063】また、本発明の電子装置によれば、本発明
の回路モジュールを用いることによって、小型化と低価
格化を図ることができる。
Further, according to the electronic device of the present invention, by using the circuit module of the present invention, downsizing and cost reduction can be achieved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の回路基板の一実施例を示す平面図であ
る。
FIG. 1 is a plan view showing one embodiment of a circuit board of the present invention.

【図2】図1の回路基板のA−A断面図である。FIG. 2 is a sectional view of the circuit board of FIG. 1 taken along the line AA.

【図3】本発明の回路基板の別の実施例を示す平面図で
ある。
FIG. 3 is a plan view showing another embodiment of the circuit board of the present invention.

【図4】図3の回路基板のB−B断面図である。FIG. 4 is a cross-sectional view of the circuit board of FIG. 3 taken along line BB.

【図5】本発明の回路基板のさらに別の実施例を示す平
面図である。
FIG. 5 is a plan view showing still another embodiment of the circuit board of the present invention.

【図6】本発明の回路モジュールの一実施例を示す断面
図である。
FIG. 6 is a sectional view showing an embodiment of the circuit module of the present invention.

【図7】本発明の回路モジュールの別の実施例を示す断
面図である。
FIG. 7 is a sectional view showing another embodiment of the circuit module of the present invention.

【図8】本発明の電子装置の一実施例を示すブロック図
である。
FIG. 8 is a block diagram showing one embodiment of the electronic device of the present invention.

【図9】従来の回路モジュールを示す断面図である。FIG. 9 is a sectional view showing a conventional circuit module.

【符号の説明】[Explanation of symbols]

10、20、30…回路基板 11…基板 11a…一方主面 11b…他方主面 12…第1の誘電体層 13…第2の誘電体層 14…第3の誘電体層 15、16…容量素子 17…接続端子 21、22…誘導素子 31…回路配線 40、50…回路モジュール 41…半導体チップ 42…ワイヤー 43…チップ抵抗 51…高誘電率セラミックチップ 60…通信装置 10, 20, 30 ... circuit board 11 ... substrate 11a ... one main surface 11b ... other main surface 12 ... first dielectric layer 13 ... second dielectric layer 14 ... third dielectric layer 15, 16 ... capacitance Element 17 Connection terminal 21, 22 Inductive element 31 Circuit wiring 40, 50 Circuit module 41 Semiconductor chip 42 Wire 43 Chip resistance 51 High-permittivity ceramic chip 60 Communication device

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01G 4/40 321A Fターム(参考) 4E351 AA01 BB03 BB09 BB15 BB18 BB22 BB24 BB26 BB27 BB32 BB43 BB49 DD01 DD41 GG20 5E082 AA20 AB03 BC40 CC03 DD01 DD08 DD11 DD15 EE04 EE11 EE23 EE35 FF05 FG06 FG26 GG10 GG28 JJ03 KK01 KK07 KK08 LL13 LL15 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI theme coat ゛ (Reference) H01G 4/40 321A F-term (Reference) 4E351 AA01 BB03 BB09 BB15 BB18 BB22 BB24 BB26 BB27 BB32 BB43 BB49 DD01 DD41 GG20 5E082 AA20 AB03 BC40 CC03 DD01 DD08 DD11 DD15 EE04 EE11 EE23 EE35 FF05 FG06 FG26 GG10 GG28 JJ03 KK01 KK07 KK08 LL13 LL15

Claims (14)

【特許請求の範囲】[Claims] 【請求項1】 第1、第2および第3の誘電体層を順に
積層してなる基板と、該基板の少なくとも一方の主面に
設けられた複数の独立した接続端子と、前記第2の誘電
体層に設けられた複数の独立した容量素子とを備え、 前記複数の容量素子の各端子は、前記基板の主面に引き
出されて互いに異なる前記接続端子に接続されているこ
とを特徴とする回路基板。
A substrate having a first, a second, and a third dielectric layer laminated in order; a plurality of independent connection terminals provided on at least one main surface of the substrate; A plurality of independent capacitance elements provided in a dielectric layer, wherein each terminal of the plurality of capacitance elements is drawn out to a main surface of the substrate and connected to the connection terminals different from each other. Circuit board.
【請求項2】 前記容量素子は、各端子をともに前記基
板の一方の主面に引き出す第1の容量素子と、各端子を
前記基板の一方および他方の主面にそれぞれ引き出す第
2の容量素子からなることを特徴とする、請求項1に記
載の回路基板。
2. The capacitive element according to claim 1, wherein each of the terminals is a first capacitive element that leads each terminal to one main surface of the substrate, and a second capacitive element is each that leads each terminal to one and other principal surfaces of the substrate. The circuit board according to claim 1, comprising:
【請求項3】 前記第2の誘電体層内で前記第1の容量
素子と前記第2の容量素子とが平面方向に交互に配列さ
れてなることを特徴とする、請求項2に記載の回路基
板。
3. The device according to claim 2, wherein the first capacitance element and the second capacitance element are alternately arranged in a plane direction in the second dielectric layer. Circuit board.
【請求項4】 前記第1および第3の誘電体層の少なく
とも一方に設けられた複数の独立した誘導素子を備え、 前記複数の誘導素子の各端子は、前記基板の主面に引き
出されて互いに異なる前記接続端子に接続されているこ
とを特徴とする、請求項1ないし3のいずれかに記載の
回路基板。
4. A semiconductor device comprising: a plurality of independent inductive elements provided on at least one of the first and third dielectric layers; and terminals of the plurality of inductive elements are drawn out to a main surface of the substrate. 4. The circuit board according to claim 1, wherein the circuit boards are connected to the different connection terminals.
【請求項5】 前記第1および第3の誘電体層は低誘電
率の誘電体からなり、前記第2の誘電体層は高誘電率の
誘電体からなることを特徴とする、請求項1ないし4の
いずれかに記載の回路基板。
5. The semiconductor device according to claim 1, wherein the first and third dielectric layers are made of a low dielectric constant dielectric, and the second dielectric layer is made of a high dielectric constant dielectric. 5. The circuit board according to any one of claims 1 to 4.
【請求項6】 前記第1もしくは第3の誘電体層の、前
記基体のいずれかの主面に近い内層に、面状もしくは網
状の導体層を設けてなることを特徴とする、請求項1な
いし5のいずれかに記載の回路基板。
6. A planar or net-like conductor layer is provided on an inner layer of the first or third dielectric layer near any one of the main surfaces of the base. 6. The circuit board according to any one of claims 5 to 5.
【請求項7】 前記容量素子もしくは前記誘導素子の2
つの端子の一方が前記導体層に接続されていることを特
徴とする、請求項6に記載の回路基板。
7. The capacitive element or the inductive element 2
The circuit board according to claim 6, wherein one of the terminals is connected to the conductor layer.
【請求項8】 前記基板の少なくとも一方の主面に形成
された回路配線を有することを特徴とする、請求項1な
いし7のいずれかに記載の回路基板。
8. The circuit board according to claim 1, further comprising a circuit wiring formed on at least one main surface of the board.
【請求項9】 前記回路配線が薄膜電極からなることを
特徴とする、請求項8に記載の回路基板。
9. The circuit board according to claim 8, wherein said circuit wiring comprises a thin film electrode.
【請求項10】 請求項8または9に記載の回路基板の
前記回路配線上に、1つ以上の能動素子を搭載してなる
ことを特徴とする回路モジュール。
10. A circuit module comprising one or more active elements mounted on the circuit wiring of the circuit board according to claim 8.
【請求項11】 前記回路配線上に1つ以上の受動素子
を搭載してなることを特徴とする、請求項10に記載の
回路モジュール。
11. The circuit module according to claim 10, wherein one or more passive elements are mounted on the circuit wiring.
【請求項12】 前記回路配線上に、片面もしくは両面
に受動回路を形成した高誘電率セラミックチップを搭載
してなることを特徴とする、請求項9または11に記載
の回路モジュール。
12. The circuit module according to claim 9, wherein a high dielectric constant ceramic chip having a passive circuit formed on one or both surfaces is mounted on the circuit wiring.
【請求項13】 前記高誘電率セラミックチップに形成
された前記受動回路が薄膜電極からなることを特徴とす
る、請求項12に記載の回路モジュール。
13. The circuit module according to claim 12, wherein the passive circuit formed on the high dielectric constant ceramic chip comprises a thin film electrode.
【請求項14】 請求項8ないし13のいずれかに記載
の回路モジュールを用いたことを特徴とする電子装置。
14. An electronic device using the circuit module according to claim 8. Description:
JP34744399A 1999-12-07 1999-12-07 Circuit board and circuit module using the same and electronic device using the module Pending JP2001167974A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP34744399A JP2001167974A (en) 1999-12-07 1999-12-07 Circuit board and circuit module using the same and electronic device using the module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP34744399A JP2001167974A (en) 1999-12-07 1999-12-07 Circuit board and circuit module using the same and electronic device using the module

Publications (1)

Publication Number Publication Date
JP2001167974A true JP2001167974A (en) 2001-06-22

Family

ID=18390279

Family Applications (1)

Application Number Title Priority Date Filing Date
JP34744399A Pending JP2001167974A (en) 1999-12-07 1999-12-07 Circuit board and circuit module using the same and electronic device using the module

Country Status (1)

Country Link
JP (1) JP2001167974A (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6864526B2 (en) 2002-08-30 2005-03-08 Renesas Technology Corp. Capacitor with via plugs forming first and second electrodes in a multilayer wiring structure of a semiconductor device
JP2009513006A (en) * 2005-10-20 2009-03-26 エプコス アクチエンゲゼルシャフト Electrical module
JP2012142553A (en) * 2010-12-28 2012-07-26 Ind Technol Res Inst Decoupling device
JPWO2016067746A1 (en) * 2014-10-30 2017-08-03 日立オートモティブシステムズ株式会社 Multilayer capacitor and in-vehicle control device

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6864526B2 (en) 2002-08-30 2005-03-08 Renesas Technology Corp. Capacitor with via plugs forming first and second electrodes in a multilayer wiring structure of a semiconductor device
JP2009513006A (en) * 2005-10-20 2009-03-26 エプコス アクチエンゲゼルシャフト Electrical module
US8730648B2 (en) 2005-10-20 2014-05-20 Epcos Ag Electrical component
JP2012142553A (en) * 2010-12-28 2012-07-26 Ind Technol Res Inst Decoupling device
US8773844B2 (en) 2010-12-28 2014-07-08 Industrial Technology Research Institute Solid electrolytic capacitor
US9058933B2 (en) 2010-12-28 2015-06-16 Industrial Technology Research Institute Decoupling device including a plurality of capacitor unit arrayed in a same plane
JPWO2016067746A1 (en) * 2014-10-30 2017-08-03 日立オートモティブシステムズ株式会社 Multilayer capacitor and in-vehicle control device
US10446326B2 (en) 2014-10-30 2019-10-15 Hitachi Automotive Systems, Ltd. Laminated capacitor and in-vehicle control device

Similar Documents

Publication Publication Date Title
US8149565B2 (en) Circuit board device and integrated circuit device
US6985364B2 (en) Voltage converter module
US8237520B2 (en) Capacitor devices with a filter structure
KR100543853B1 (en) Capacitor with extended surface lands and method of fabrication therefor
JP2001168234A (en) Grounding plane for semiconductor chip
US9147513B2 (en) Series inductor array implemented as a single winding and filter including the same
KR100308872B1 (en) Multi-Layered Multi-chip Module
KR20010049422A (en) High Frequency Module
US20050134405A1 (en) Electronic device and semiconductor device
JP2001167974A (en) Circuit board and circuit module using the same and electronic device using the module
US7502218B2 (en) Multi-terminal capacitor
KR102667536B1 (en) Hybrid inductor
WO2021124623A1 (en) Rfic module and rfid tag
JP4458033B2 (en) Multilayer electronic circuit structure and manufacturing method thereof
JP2003086755A (en) Hybrid module
KR20090053584A (en) Printed circuit board embedded with passive elements and manufacturing method thereof
JP3322665B2 (en) High frequency module
JP2001155952A (en) Three-terminal laminated ceramic capacitor for three- dimensional mounting
JPH01216591A (en) Printed board
JP2001177434A (en) Front end module for mobile communication device
KR100514314B1 (en) Surface maunting type electronic circuit unit
JPS634662A (en) Electronic circuit device
JP2005191411A (en) High frequency integrated circuit device
JP2003142786A (en) Flexible printed wiring board
JP6136061B2 (en) Semiconductor device