JP2001159614A - パターン検査方法及びパターン検査装置 - Google Patents

Abstract

(57)【要約】 【課題】 被検査体のロットが変更された場合や、難し
いとされているＯＰＣパターンの検査でも、それぞれに
適切な検査アルゴリズムを選択することにより、被検査
体の欠陥を確実に検出できるようにしたパターン検査方
法と装置を提供すること。 【解決手段】 被検査体に形成されたパターンとそのパ
ターンの設計データとを検査アルゴリズム３ａ、３ｂ…
３ｎ、３３ａ、３３ｂ…３３ｎにより比較して、パター
ンの欠陥検査をおこなうに際し、検査アルゴリズムは、
記憶手段に複数個格納されているものから選択されてタ
ーゲット基板２、３２に伝送して用いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体ウエハにパ
ターンを形成する際に用いるマスクやレチクル等の被検
査体の欠陥検査技術に係わり、特に、検査に用いる複数
のアルゴリズム回路を任意に切り替えることができる被
検査体の欠陥検査技術に関する。

【０００２】

【従来の技術】半導体ウエハのパターンを形成する際に
用いるマスクやレチクルの欠陥検査に用いるパターン欠
陥検査装置は、例えば、特開平６−３４１９５９号公報
に開示されている装置が用いられている。すなわち、パ
ターン欠陥検査装置の概略構成について図５を参照して
説明すると、同図において、５１は磁気テープを示し、
半導体集積回路の製造工程等で用いられるマスクの設計
パターンは、個々の形状と位置とが数値で表現される細
かな単位図形の集合（図形データ）として現わされて、
通常、磁気テープ５１などの媒体を介して供給される。

【０００３】供給された図形データは、磁気ディスク５
２に記憶され、ＣＰＵ（中央処理装置）５３もしくはＣ
ＰＵ５３によって制御される図示しないＤＭＡ装置等の
周辺装置を介してビット展開回路５４に送られ、このビ
ット展開回路５４でビットデータに変換された後にビッ
トマップメモリ５５に記憶される。

【０００４】ビットマップメモリ５５に記憶された設計
パターンデーダは、後述するリサイズ処理回路５６を介
して読出し回路５７によって読み出された後に分布関数
回路５８に入力される。なお、リサイズ処理回路５６
は、リアルタイムのリサイズ機能を有している。

【０００５】分布関数回路５８は、後述する検出光学系
６５の解像性能を示す点広がり関数を用いて設計パター
ンデータを重み付け加算し、多値化して基準データを作
り出し、これを比較回路５９に供給する。

【０００６】一方、被検査パターンを走査して画像情報
を得るための画像情報取得装置６０が設けられている。
この画像情報取得装置６０は、パターンの描かれた被検
査マスク６１を支持するＸ−Ｙステージ６２と、このＸ
−Ｙステージ６２上の被検査マスク６１を照明する照明
光源６３および照明光学系６４と、被検査マスク６１を
透過した光を検出光学系６５を介して受光する一次元セ
ンサアレイ６６とで構成されている。

【０００７】Ｘ−Ｙステージ６２は、ステージ駆動回路
６７を介してＣＰＵ５３の指令にしたがって駆動され
る。また、ステージ駆動回路６７は、その実際の移動量
を検出する。そして、この位置情報に基いてタイミング
回路６８が各部の動作を規定するタイミング信号を作成
する。一次元センサアレイ６６の出力は、タイミング回
路６８から与えられたタイミング信号で読み出される。
この読み出された信号は、センサ信号処理回路６９でデ
ジタル化され、観測データとして比較回路５９に供給さ
れる。

【０００８】比較回路５９は、分布関数回路５８から供
給された設計パターンデータ（実際にはリサイズ処理回
路５６でリサイズ処理されたパターンデータ）とセンサ
信号処理回路６９から与えられた観測テータとを、所定
のさまざまなアルゴリズムにしたがって比較照合して差
異を検出し、予め設定されている閾値を越えた差異を発
見した場合には、これを欠陥としてＣＰＵ５３に入力す
る。ＣＰＵ５３に入力された欠陥情報は記憶される。こ
の欠陥情報は、後にその座標位置が表示されたり、たと
えばマスク修正装置へ入力されたりして各種の形態で利
用される。

【０００９】なお、比較回路で用いられているアルゴリ
ズムは、既知の微分処理、パターンの膨張・縮退および
特定微分方向以外の線分検出等が用いられる。また、こ
れらのアルゴリズムを応用して高速に処理するために、
ハードウエア回路で実現している。そのためにアルゴリ
ズムは固定された回路で実現されている。

【００１０】

【発明が解決しようとする課題】一般に、被検査体であ
るレチクルやマスクの欠陥の種類は図６に示すように、
パターンの切断（断線）７１、橋かけ（短絡）７２、凹
み７３、突起７４、白点（ピンホール）７５および黒点
７６等が知られている。また、場合によってはパターン
の太りや細りも検査することもある。これらの欠陥は、
設計された回路パターンのパターン形状によって発生の
状況が異なる。

【００１１】これらの欠陥の検出に際しては、検出部の
走査によって位置情報を時間情報に変え、面情報を線情
報に変えて検出して処理部（不図示）に伝達して処理し
ている。この場合、微細な欠陥を検出しようとすると検
出する画素サイズを小さくしなければならない。しか
し、画素サイズが小さくなると、その二乗に反比例して
検出すべき情報量が増加する。さらに、画素サイズが小
さくなると、その二乗に比例して検出に利用できる単位
時間当りの光または電子の量が少なくなる。

【００１２】それらによる情報量の増加は、情報の伝達
速度および処理速度を上げることで、また、単位時間の
光または電子の量の減少は、それぞれのスポットの輝度
を上げることである程度は解決することが可能である
が、情報量が二乗に比例して変化するため、実際問題と
して回路パターンの全域に亘って全ての欠陥を検出する
ことは極めて困難である。

【００１３】そのため、回路パターンに応じて、例え
ば、着目パターン等を定めてそれぞれそれに対応した検
査項目を行う場合があるが、この場合も、検査項目毎に
固定された検査アルゴリズムによって行っているため、
被検査体のロットが変わる度に検査アルゴリズムを交換
する必要がある。そのため、様々なロットが混在して流
されてくる場合の、実際の検査工程では極めて検査効率
が悪い。

【００１４】また、年々、半導体ウエハ上に転写される
回路パターンは微細化してきており、そのため、露光装
置の解像力の限界によって、転写された回路パターンの
コーナーやエッジ部では図７に示すように、丸く鈍った
ように焼き付けられてしまう場合が発生している。

【００１５】そこで、設計通りのパターンにするため
に、予め回路パターンに合わせた１つまたは複数の補助
パターンであるＯＰＣ（ＯＰＣ：Ｏｐｔｉｃａ１ Ｐｒ
ｏｘｉｍｔｙ Ｃｏｒｒｅｃｔｉｏｎ Ｐａｔｔｅｒ
ｎ）を設けるようになってきている。それらは例えば、
特開平１０−１８７９７７号公報に開示されているよう
に、矩形の回路パターンの周辺部であるコーナ部の近く
に、四辺形に近い補助パターンを追加して配置してい
る。

【００１６】しかしながら、これら補助パターンが形成
されているマスクやレチクルを検査するためには、極小
の位置合わせが必要になり、従来の検査アルゴリズで
は、特に、回路パターンのコーナーやエッジ部の欠陥検
出精度が低下する傾向にあることが知れており対応でき
ない。また、回路パターンを撮像して得た実パターンの
分解能もパターン幅に近づいてきているため、従来の固
定された検査アルゴリズムでは、それらに適切に対応で
きなくなってきている。

【００１７】本発明は上記課題を解決するためになされ
たものであり、被検査体のロットが変更された場合や、
難しいとされているＯＰＣパターンの検査でも、それぞ
れに適切な検査アルゴリズムを選択することにより、被
検査体の欠陥を確実に検出できるようにしたパターン検
査方法と装置を提供することを目的としている。

【００１８】

【課題を解決するための手段】請求項１の発明による手
段によれば、被検査体に形成されたパターンと該パター
ンの設計データとを検査アルゴリズムにより比較して前
記パターンの欠陥検査をおこなうパターン検査方法にお
いて、前記検査アルゴリズムは、記憶手段に複数個格納
されているものから選択されてターゲット基板に伝送さ
れて用いられることを特徴とするパターン検査方法であ
る。

【００１９】また請求項２の発明による手段によれば、
前記検査アルゴリズムは、前記被検査体を検査する際に
複数の前記検査アルゴリズムが切り替えられながら用い
られることを特徴とするパターン検査方法である。

【００２０】また前記検査アルゴリズムは、予め前記被
検査体に対して最適な検査アルゴリズムが設定されてい
る場合は、該検査アルゴリズムが用いられることを特徴
とするパターン検査方法である。

【００２１】また請求項３の発明による手段によれば、
装置の制御プログラムや被検査体の検査アルゴリズムが
格納されている上位コンピュータと、この上位コンピュ
ータに接続され前記上位コンピュータから伝送された検
査アルゴリズムにより前記被検査体のパターン検査を行
うターゲット基板とを有することを特徴とするパターン
検査装置である。

【００２２】また請求項４の発明による手段によれば、
前記ターゲット基板は、前記被検査体に応じて前記検査
アルゴリズムを選択する選択回路と、この選択回路に接
続し前記検査アルゴリズムにより前記被検査体に対して
欠陥検査を行う検査回路とを有することを特徴とするパ
ターン検査装置である。

【００２３】また請求項５の発明による手段によれば、
前記ターゲット基板は、前記被検査体に応じて前記検査
アルゴリズムを選択するロジック回路と、このロジック
回路に接続し再構築可能な可変論理集積回路とを有する
ことを特徴とするパターン検査装置である。

【００２４】また、前記可変論理集積回路は、相互に接
続されたＰＬＤ回路とスイッチマトリックス回路とを有
することを特徴とするパターン検査装置である。

【００２５】

【発明の実施の形態】以下、本発明の実施の形態をレチ
クル検査装置にて適用した一例を、図面を参照して説明
する。

【００２６】図１はレチクル検査装置の検査機能部の基
本構成を示すブロック図である。すなわち、検査機能部
は大別すると、上位コンピュータ１とターゲット基板２
に大別することができる。上位コンピュータ１には後述
するレチクル検査装置への被検査体（不図示）のローデ
ィングやアンローディングを制御するプログラム等と共
に、ファイルに被検査体のロット毎に対応した検査アル
ゴリズム３ａ、３ｂ…３ｎや、補助パターンであるＯＰ
Ｃに対応した検査アルゴリズム３ａ、３ｂ…３ｎ等が格
納されている。

【００２７】ターゲット基板２には、上位コンピュータ
１に接続された選択回路４とこの選択回路４に接続した
検査回路５が収納されている。選択回路４は被検査体毎
に入力手段（不図示）から入力され入力情報に応じて、
上位コンピュータ１に格納されている検査アルゴリズム
３ａ、３ｂ…３ｎを選択して検査回路５に伝達するする
機能を有している。また、検査回路５は選択回路４によ
り伝達された検査アルゴリズム３ａ、３ｂ…３ｎを実行
して被検査体に対しての所定の検査を行う機能を有して
いる。

【００２８】これらの構成で、被検査体が特定されると
入力手段（不図示）が被検査体の情報を選択回路４に入
力する。入力手段は例えば被検査体に予め設けられてい
る識別マークを光学的に読み取って被検査体を識別す
る。この識別結果に応じて入力手段から被検査体の識別
情報が入力された選択回路４は、予め被検査体に対応し
て定められている検査アルゴリズム３ａ、３ｂ…３ｎを
上位コンピュータ１に格納されている検査アルゴリズム
３ａ、３ｂ…３ｎの中から選択して検査回路５に伝達す
る。

【００２９】つまり、上位コンピュータ１はターゲット
基板２をホールド状態にして、ターゲット基板２がダウ
ンロードできる状態にする。この状態で上位コンピュー
タ１は格納している複数の検査アルゴリズム３ａ、３ｂ
…３ｎのファイルの中から被検査体に対応した検査アル
ゴリズム３ａ、３ｂ…３ｎのファイルをターゲット基板
２の検査回路５に転送する。転送にあたってのタイミン
グとコントロールは選択回路４が行う。転送が完了する
と検査回路５では検査アルゴリズム３ａ、３ｂ…３ｎに
したがって、検査アルゴリズム３ａ、３ｂ…３ｎを順
次、切換えながら被検査体に対して検査を行う。

【００３０】この場合、従来のようにターゲット基板２
内に固定の検査アルゴリズム３ａ、３ｂ…３ｎを収納し
たものに比べると、上述の実施の形態では、検査アルゴ
リズム３ａ、３ｂ…３ｎの格納に上位コンピュータ１の
メモリを用いている。上位コンピュータ１のメモリは、
その記憶容量が十分な大きさであるため、様々な検査ア
ルゴリズム３ａ、３ｂ…３ｎの全てを一括してファイル
に格納しておくことができる。

【００３１】したがって、被検査体のロットが変更した
場合でも、また、被検査体に補助パターン等が形成され
ているものの検査でも、それぞれに対応した検査アルゴ
リズム３ａ、３ｂ…３ｎによって、正確な検査を行うこ
とができる。

【００３２】次に、上述の検査機能部を有するレチクル
検査装置の実施の形態の一例を図２を参照して説明す
る。図２は本発明のレチクル検査装置の一例を示す構成
図である。

【００３３】すなわち、レチクル検査装置は、レチクル
に形成されている被検査パターンの画像データ（センサ
データ）と、この画像パターンを設計する際に用いる設
計データ等の参照データとを比較して、被検査パターン
の欠陥を検出している。

【００３４】したがってその構成は、センサデータ作成
のために、被検査体の被検査パターンを走査して画像情
報を得るための画像情報取得部１１と、この画像情報取
得部１１で取得した画像信号をＡ／Ｄ変換してセンサデ
ータを生成するＡ／Ｄ変換器１２を具備している。

【００３５】画像情報取得部１１は、パターンの描かれ
た被検査体１３を支持するＸ−Ｙステージ１４と、この
Ｘ−Ｙステージ１４上の被検査体１３を照明する照明光
源１５および照明光学系ｌ６と、被検査体１３を透過し
た光を検出光学系１７を介して受光する一次元センサア
レイ１８とで構成されている。

【００３６】Ｘ−Ｙステージ１４は、ステージ駆動回路
１９を介して上位コンピュータ１の指令にしたがって駆
動され、また、ステージ駆動回路１９によりその実際の
移動量を検出し位置情報を特定する。そして、その位置
情報に基づいてタイミング回路２０が各部の動作を規定
するタイミング信号を作成する。一次元センサアレイ１
８の出力は、タイミング回路２０から与えられたタイミ
ング信号で読み出される。この読み出された信号は、Ａ
／Ｄ変換器１２でデジタル化され、センサデータとして
後述する比較回路２１に供給される。

【００３７】また、参照データを生成するための、設計
データをビットパターンに展開し、かつ、画像情報取得
部１１による画像の取り込み位置に対応する位置データ
を入力し、この位置データを用いて検査するパターンに
対応する参照データを発生する参照データ発生回路２２
が設けられている。

【００３８】これらの、センサデータと参照データとは
比較回路２１で比較されて、被検査体１３のパターン欠
陥が検出される。

【００３９】比較回路２１は、参照データ発生回路２２
で生成された参照データを一定の領域で切出す領域切出
し回路２３と、この領域切出し回路２３に接続され、領
域切出し回路２３で切出された領域内の参照データの光
量を積算する光量積算回路２４と、この光量積算回路２
４に接続され、領域切出し回路２３で切出された領域内
の参照データの光量積算結果により、参照データのレべ
ルをレベル変換テーブル２５に収納されている変換デー
タを選択してレべル変換するレベル変換回路２６を具備
している。なお、レベル変換回路２６に接続されたレベ
ル変換テーブル２５に収納されている変換データは、予
め実験結果により作成されている。

【００４０】また、レベル変換回路２６の出力側にはレ
ベル比較回路２７が接続されている。なお、このレベル
比較回路２７にはＡ／Ｄ変換器１２の出力側も接続され
ている。したがって、レベル比較回路２７では、Ａ／Ｄ
変換器１２から入力されるセンサデータと、レベル変換
回路２６でレべル変換されて入力される参照データとが
比較されて、それらのレべル差を求める差演算が行われ
る。

【００４１】また、レベル比較回路２７の出力側には、
レベル比較回路２７の出力結果を、予め設定してある閾
値と比較して、欠陥部を検出する判定回路２８が設けら
れている。

【００４２】これらの構成により、参照データと設計デ
ータとは精密に比較されて、被検査体にパターンの欠陥
である切断（断線）、橋かけ（短絡）、凹み、突起、白
点（ピンホール）および黒点等が存在する場合には確実
に検出される。

【００４３】また、これらの検査により得られたコーナ
ーに補助パターンが設けられたレチクルを用いて半導体
ウエハにパターンを露光して焼き付けた結果、図３に示
すような良好な焼付けが得られた。

【００４４】次に、本発明の第２の実施の形態を図４を
参照して説明する。

【００４５】図４はレチクル検査装置の検査機能部の基
本構成を示すブロック図である。すなわち、検査機能部
は大別すると、上位コンピュータ３１とターゲット基板
３２に大別することができる。

【００４６】上位コンピュータ３１にはレチクル検査装
置への被検査体のローディングやアンローディングを制
御するプログラム等と共に、ファイルとして被検査体の
ロット毎に対応した検査アルゴリズム３３ａ、３３ｂ…
３３ｎや、補助パターンであるＯＰＣに対応した検査ア
ルゴリズム３３ａ、３３ｂ…３３ｎ等が格納されてい
る。これらのファイルはターゲット基板３２に転送でき
るようになっている。

【００４７】ターゲット基板３２には、上位コンピュー
タ３１に接続されたロジック回路部３４と、このロジッ
ク回路部３４にそれぞれ接続されている再構築可能なＰ
ＬＤ回路部３５とスイッチマトリックス回路部３６が設
けられている。また、ＰＬＤ回路部３５とスイッチマト
リックス回路部３６とは相互に接続されている。

【００４８】ロジック回路部３４は、ＰＬＤ回路部３５
とスイッチマトリックス回路部３６との２つの回路部に
上位コンピュータ１からダウンロードして検査アルゴリ
ズム３３ａ、３３ｂ…３３ｎの回路を再構築する機能を
有している。

【００４９】ＰＬＤ回路部３５とスイッチマトリックス
回路部３６とは相互に接続され、ＰＬＤ回路部３５には
プログラマブルロジックデバイス（ＰＬＤ）、例えばフ
イールドプログラマブルゲートアレイ（ＦＰＧＡ）を用
いて構成している。ＦＰＧＡでは、プログラマブルロジ
ックセルが格子状に配列され、プログラマブルロジック
セル間に縦及び横の配線が敷設され、この配線とプログ
ラマブルロジックアレイの入出力端とが接続され、これ
ら縦及び横の配線の交差部にスイッチマトリックス回路
部３６のマトリックススイッチが配設されている。ＳＲ
ＡＭ型ＦＰＧＡでは、プログラマブルロジックアレイの
機能及びマトリックススイッチのオン／オフを内蔵ＳＲ
ＡＭの内容で定めることが可能になっている。

【００５０】これらの構成により、上位コンピュータ３
１に保存されている複数の検査アルゴリズム３３ａ、３
３ｂ…３３ｎのファイルの中から一つのファイルを取り
出して、ターゲット基板３２にダウンロードする。

【００５１】それらの流れを詳細に説明すると、まず、
上位コンピュータ３１はターゲット基板３２をホールド
状態にして、ターゲット基板３２がダウンロードできる
状態にする。この状態で上位コンピュータ３１は、被検
査体に対応して保存されている複数の検査アルゴリズム
３３ａ、３３ｂ…３３ｎの路ファイルの中から任意のフ
ァイルをターゲット基板３２にダウンロードする。な
お、ファイルは１つの検査アルゴリズム３３ａ、３３ｂ
…３３ｎに対して、ＰＬＤ回路部３５とスイッチマトリ
ックス回路部３６との各回路部用に２個備えており、そ
れぞれの回路部３５、３６に転送される。転送にあたっ
てのタイミングとコントロールはロジック回路部３４が
行う。

【００５２】ＰＬＤ回路部３５とスイッチマトリックス
回路部３６へのファイルの転送が完了すると、スイッチ
マトリックス回路部３６とＰＬＤ回路部３５は上位コン
ピュータ３１からの指令でそれぞれの回路３５、３６が
作動し、被検査体（不図示）に対して検査アルゴリズム
３ａ、３ｂ３ｎを実行し、所定の処理を行ってレチクル
の欠陥の有無を判定する。

【００５３】それにより、検査精度が低い被検査体のコ
ーナーやエッジ部やＯＰＣでも確実に検査することがで
きる。

【００５４】なお、これらのレチクル検査装置の検査機
能部を用いたレチクル検査装置全体の構成は、上述の第
１の実施の形態で説明したレチクル検査装置の構成と同
様であるので、重複を避けるために説明は省略する。

【００５５】また、上記の各実施の形態では、被検査体
の検査中に複数の検査アルゴリズム順次切り替えるよう
にしたが、被検査体に対して最適な検査アルゴリズムが
決定している場合には、その最適な検査アルゴリズムで
被検査体の欠陥検査を行えばよく、その場合には、被検
査体の検査中に検査アルゴリズムを切り替えなくてよ
い。

【００５６】また、上述の実施の形態では、ファイルの
転送にあたってのタイミングとコントロールを選択回路
又はロジック回路部で行ったが、ターゲット基板にＥＥ
ＲＯＭを搭載して、上位コンピュータからＥＥＲＯＭに
転送した後、転送を受けたＥＥＲＯＭからスイッチマト
リックス回路部とＰＬＤ回路部に転送するようにしても
よい。

【００５７】

【発明の効果】本発明によれば、被検査体のロットが変
更された場合や、コーナーやエッジ部や画素分解能に近
い複数の形状で構成されたＯＰＣパターンの検査でも、
それぞれに適切な検査アルゴリズムを選択することによ
り、被検査体の欠陥を確実に検出できる。

【図面の簡単な説明】

【図１】レチクル検査装置の検査機能部の基本構成を示
すブロック図。

【図２】本発明のレチクル検査装置の一例を示す構成
図。

【図３】半導体ウエハにパターンを露光して焼き付けた
結果の説明図。

【図４】本発明の第２の実施の形態のレチクル検査装置
の検査機能部の基本構成を示すブロック図。

【図５】従来のパターン欠陥検査装置の概略構成図。

【図６】レチクルやマスクの欠陥の種類の説明図。

【図７】パターンのコーナーが焼付けで丸くなった説明
図。

【符号の説明】

１、３１…上位コンピュータ、２、３２…ターゲット基
板、３ａ、３ｂ…３ｎ、３３ａ、３３ｂ…３３ｎ…検査
アルゴリズム、４…選択回路、５…検査回路、３４…ロ
ジック回路部、３５…ＰＬＤ回路部、３６…スイッチマ
トリックス回路部

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2F065 AA49 BB18 BB27 CC18 CC19 DD03 FF01 HH04 JJ02 JJ25 LL04 MM03 PP12 PP22 QQ03 QQ25 RR05 2F069 AA60 BB15 BB40 GG04 GG07 GG45 GG72 GG77 JJ14 MM24 NN00 NN08 2G051 AA56 AB11 CA03 CB02 DA07 EA08 EA11 EA14 EA16 EB01 EB05 ED04

Claims (5)

【特許請求の範囲】
1. 【請求項１】 被検査体に形成されたパターンと該パタ
   ーンの設計データとを検査アルゴリズムにより比較して
   前記パターンの欠陥検査をおこなうパターン検査方法に
   おいて、 前記検査アルゴリズムは、記憶手段に複数個格納されて
   いるものから選択されてターゲット基板に伝送されて用
   いられることを特徴とするパターン検査方法。
2. 【請求項２】 前記検査アルゴリズムは、前記被検査体
   を検査する際に複数の前記検査アルゴリズムが切り替え
   られながら用いられることを特徴とする請求項１記載の
   パターン検査方法。
3. 【請求項３】 装置の制御プログラムや被検査体の検査
   アルゴリズムが格納されている上位コンピュータと、こ
   の上位コンピュータに接続され前記上位コンピュータか
   ら伝送された検査アルゴリズムにより前記被検査体のパ
   ターン検査を行うターゲット基板とを有することを特徴
   とするパターン検査装置。
4. 【請求項４】 前記ターゲット基板は、前記被検査体に
   応じて前記検査アルゴリズムを選択する選択回路と、こ
   の選択回路に接続し前記検査アルゴリズムにより前記被
   検査体に対して欠陥検査を行う検査回路とを有すること
   を特徴とする請求項３記載のパターン検査装置。
5. 【請求項５】 前記ターゲット基板は、前記被検査体に
   応じて前記検査アルゴリズムを選択するロジック回路
   と、このロジック回路に接続し再構築可能な可変論理集
   積回路とを有することを特徴とする請求項３記載のパタ
   ーン検査装置。