JP2001147954A - 半導体集積回路のフロアプラン作成方法 - Google Patents

Abstract

(57)【要約】 【課題】チップ上の一部の領域を対象としたフロアプラ
ンである部分フロアプランを順次作成しチップ全体のフ
ロアプランを作成することにより、後工程での回路ブロ
ックの詳細配置及び回路ブロック間の詳細配線が不具合
で、再度フロアプランをやり直すことの無い効率的かつ
精度が高いフロアプランを作成する。 【解決手段】ステップＳ１１で回路接続情報１０とレイ
アウト情報１１を基に、出発点となる初期フロアプラン
を作成する。ステップＳ１７で、チップ内部領域を回路
ブロックから構成される複数の部分フロアプラン領域に
分割し、これらの部分フロアプラン領域にソフトマクロ
ブロックが存在するか否かを判定し、ソフトマクロブロ
ックが存在する場合、ソフトマクロブロックの端子位置
を最適化して回路ブロックを配置する部分フロアプラン
を作成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路のレ
イアウト設計方法に関し、特に半導体集積回路のフロア
プラン作成方法に関する。

【０００２】

【従来の技術】近年、半導体集積回路の回路規模が急速
に増大してきており、半導体集積回路のフロアプランが
一層重要となってきている。すなわち、半導体集積回路
のレイアウト設計を進めるに当たって、フロアプランと
呼ばれる概略のレイアウト設計の適否が、その後のレイ
アウト設計の効率に重要な影響を与える。従って、レイ
アウト設計全体の設計効率を改善するには、詳細レイア
ウト設計で何回も修正を繰り返さなくても済むような、
精度が高いフロアプランを作成することが必要である。

【０００３】最初に半導体集積回路の一般的なレイアウ
ト設計フローについて、図１０を参照して説明する。

【０００４】システム設計Ｓ１で設計されたシステム
を、ステップＳ２で論理設計する。最近の半導体集積回
路の大規模化に伴って、システムすなわちチップは階層
的に設計されることが一般的である。

【０００５】図１１に示すように、チップ１００は、Ｃ
ＰＵ２１０、メモリブロック２２０、ＰＬＬ２３０など
からなるレイアウト的に固定されたハードマクロブロッ
ク２００と、設計者が自由にレイアウト設計することが
出来レイアウト的に変形可能なソフトマクロブロック３
００と、入出力バッファを含むＩ／Ｏブロック４００か
ら構成される。

【０００６】ソフトマクロブロック３００は、設計者が
特別の用途に設計したユーザ論理回路３１０，３２０・
・・などから構成され、これらの回路はさらに、ＮＡＮ
Ｄゲート、ＮＯＲゲート、フリップフロップ回路、加算
器などの基本論理回路３１１から構成される。

【０００７】図１０のステップＳ２において、設計者は
基本論理回路３１１を用いてユーザ論理回路３１０〜を
論理設計し、このユーザ論理回路３１０〜とハードマク
ロブロック２００とを用いて、チップ全体の論理設計を
行う。

【０００８】次にステップＳ３において、ハードマクロ
ブロック２００、ソフトマクロブロック３００などのチ
ップ上での配置領域を決定した後、ステップＳ４で基本
論理回路３１１とハードマクロブロック２１０〜の自動
配置が行われ、ステップＳ５で、ユーザ論理回路３１０
〜内及びユーザ論理回路３１０〜間あるいはユーザ論理
回路３１０〜とハードマクロブロック２１０〜間の自動
配線が行われる。

【０００９】次に、ステップＳ６において、レイアウト
設計に関する様々な検証が行われて問題が無いことが確
認された後、最後にマスクを作成するためのアートワー
クデータが作成される。

【００１０】上記に説明した設計フローに従ってレイア
ウトしたチップの例を図１２に示す。図１２を参照する
と、チップ１００の外周部にはボンディングパッド５０
０とＩ／Ｏブロック４００が配置され、チップ内部領域
６００にＣＰＵ２１０、ＲＡＭ２２１、ＲＯＭ２２２、
ＰＬＬ２３０、ユーザ論理回路３１０、３２０〜など多
数の回路が配置される。さらに、ユーザ論論理回路３１
０，３２０〜は、通常セルの高さが一定の基本論理回路
３１１を用いてレイアウトされる。

【００１１】上記に説明したフロアプランについては、
例えば特開平６−２６６８０１号公報に記載されてお
り、この公報によれば、熟練した設計者が長年の経験と
各回路ブロックの機能レベルの仕様から、各回路ブロッ
クに必要な形状や配置場所及び各回路ブロックの端子位
置を決定している。

【００１２】また、特開平６−２４４２８０号公報記載
のフロアプランは自動で行われ、初期フロアプランで各
回路ブロックの回路規模と配置を決定し、次にフロアプ
ラン評価部で、各回路ブロックの形状を決定し、各回路
ブロックの位置と各回路ブロック間の接続情報に基づい
て各回路ブロック間の配線長を予測して、フロアプラン
の妥当性に関する評価を行う。その後、フロアプランを
繰り返し更新し、フロアプランの最適化処理を行う。

【００１３】

【発明が解決しようとする課題】上述した特開平６−２
６６８０１号公報記載のフロアプラン作成方法は、熟練
した設計者の経験に基づいてフロアプランが作成される
ので、フロアプランの品質と設計効率が設計者のスキル
に強く依存するという問題がある。また、回路規模が大
きくなるにつれて設計の見通しが立ちにくくなるので、
マニュアル設計の手法では、フロアプランの設計効率が
低下すると共に、品質も低下するという問題がある。

【００１４】また特開平６−２４４２８０号公報記載の
フロアプラン作成方法においては、チップ全体に配置さ
れる回路ブロックを対象として、回路ブロックの配置、
併合と分割が行われ、チップ全体に対して処理されたフ
ロアプランに対してフロアプランの善し悪しを決める評
価が行われるので、目標とするフロアプランを達成する
まで、フロアプランの修正が何度も必要となり、設計期
間が長期化するという問題がある。

【００１５】また、回路ブロック間の配線長は、ソフト
マクロブロックの端子位置によって大きく変化するの
で、適切な端子位置を決定することは極めて重要である
が、ソフトマクロブロックの配置、分割と併合、さらに
ソフトマクロブロックの端子位置の変更を同時に行うこ
とは、処理時間が膨大となり現実的ではない。

【００１６】さらにバス配線のように、回路ブロック間
に大きな配線領域が必要な場合、フロアプラン後の自動
配置工程で、回路ブロック間をバス配線が通過できず、
再度フロアプランをやり直さなければならないという問
題がある。

【００１７】このため本発明の目的は、熟練者のスキル
に依らず、ソフトマクロブロックを含む半導体集積回路
を効率よくフロアプランを行うことが可能な半導体集積
回路のフロアプラン作成方法を提供することにある。

【００１８】また本発明の他の目的は、回路ブロック間
の配線領域が自動配線工程で配線を行う際に過不足無い
面積となるように、ソフトマクロブロックの端子位置を
初期設定から変更する半導体集積回路のフロアプラン作
成方法を提供することにある。

【００１９】さらに本発明の目的は、バス配線のような
大きな配線領域を必要とする配線が回路ブロック間に配
置される場合においても、バス配線を考慮したフロアプ
ランを作成し、このためフロアプランの修正が少ない半
導体集積回路のフロアプラン作成方法を提供することに
ある。

【００２０】また本発明の他の目的は、最終的なフロア
プランを得るために、チップ全体に対して１度に計算機
処理を実行するのではなく、チップ上の一部の領域を対
象としたフロアプランである部分フロアプランを作成す
ることにより、効率的にフロアプランを行うことが出来
る半導体集積回路のフロアプラン作成方法を提供するこ
とにある。

【００２１】

【課題を解決するための手段】このため本発明の半導体
集積回路のフロアプラン作成方法は、半導体集積回路の
回路接続情報と前記半導体集積回路のレイアウトに関す
るレイアウト情報を基に、前記半導体集積回路を構成す
る回路ブロックを初期的に配置して構成した初期フロア
プランを作成する第１のステップと、前記初期フロアプ
ランにおいて、前記複数の回路ブロックのうち入出力回
路を除く前記回路ブロックが配置されるチップ内部領域
を、前記回路ブロックから構成される複数の部分フロア
プラン領域に分割する第２のステップと、前記部分フロ
アプラン領域内のフロアプランである部分フロアプラン
を作成する際の優先順位を決定する第３のステップと、
前記第３のステップで決定された優先順位に従って、前
記部分フロアプラン領域内で、前記回路接続情報を基に
前記回路ブロック間の仮想的な配線を行う第４のステッ
プと、前記第４のステップで生成されたレイアウトの評
価結果が所定の評価基準を満足するか否かを判定し、前
記評価結果が所定の評価基準を満足する場合、前記第４
のステップで得られたレイアウトを最終的な部分フロア
プランとする第５のステップと、前記第５のステップに
おいて、前記所定の評価基準を満足しないと判定された
場合、前記部分フロアプラン領域内の前記回路ブロック
を再配置した部分フロアプランを作成した後、前記第４
のステップへ戻る第６のステップと、前記第５のステッ
プの処理結果を受けて、前記チップ内部領域内の全ての
前記部分フロアプラン領域に対して、前記最終的な部分
フロアプランが作成されたか否かを判定し、全ての前記
部分フロアプラン領域に対して前記最終的な部分フロア
プランが作成されていない場合は、前記第４のステップ
へ戻る第７のステップと、を備え、前記最終的な部分フ
ロアプランから前記チップ内部領域全体の最終的なフロ
アプランを作成することを特徴とする。

【００２２】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００２３】図１は、本発明の半導体集積回路のフロア
プラン作成方法を示すフローチャートである。回路接続
情報１０は、外部端子とチップ内部領域を構成する回路
ブロックとの接続情報、図１１の階層におけるハードマ
クロブロック２００を構成するＣＰＵ２１０、メモリブ
ロック２２０、ＰＬＬ２３０などのハードマクロブロッ
ク２００相互間の接続情報、ユーザ論理回路３１０，３
２０，３３０・・・等のソフトマクロブロック３００相
互間の接続情報及びハードマクロブロック２００とソフ
トマクロブロック３００間相互の接続情報、バス配線に
関する接続情報などを含んで構成される。

【００２４】またレイアウト情報１１は、自動レイアウ
トを行う際の配置格子、配線格子、配置禁止領域及び配
線禁止領域に関する規則、配線層の数と各配線層の優先
配線方向（水平方向か垂直方法かを定める）、ハードマ
クロブロックの名称、外形、配置をする際の基準点、端
子名と属性及び端子位置、ソフトマクロブロックの名
称、端子名と属性など様々なレイアウトに関する情報を
含んでいる。

【００２５】最初に、ステップＳ１１で上述した回路接
続情報１０とレイアウト情報１１を基に、回路ブロック
を初期的に配置して構成した本発明の半導体集積回路の
フロアプランの出発点となる初期フロアプランを作成す
る。この初期フロアプランは、チップ内部領域に配置さ
れる回路ブロックの概略的な相対位置を決める目的で行
われ、設計者がマニュアルで回路ブロックを配置しても
良いし、自動で配置しても良い。あるいは、一部の回路
ブロックはマニュアルで配置し、一部の回路ブロックは
自動で配置するというようにマニュアル配置と自動配置
を使い分けすることも可能である。

【００２６】いずれの場合も、回路ブロック間に配線さ
れる配線面積の大きいバス配線や、ソフトマクロブロッ
クの端子位置などは考慮しないで回路ブロックを配置す
るので、短い設計期間で初期フロアプランを作成するこ
とが出来る。

【００２７】次にステップＳ１２で、回路接続情報１０
に含まれるバス配線を検索し、バス配線が回路接続情報
１０に存在しない場合は、ステップＳ１７で部分フロア
プランの処理を実行し、バス配線が存在する場合は、ス
テップＳ１３で検索したバス配線の配線幅（バス配線
幅）を算出する。

【００２８】このバス配線幅Ｗｂｕｓは、バス配線の本
数をＮとし、配線ピッチをｄとすると、Ｗｂｕｓ＝Ｎ・
ｄで計算する。従って、バス配線の本数によって、バス
配線幅Ｗｂｕｓすなわちバス配線の配線領域（バス配線
領域）は変化する。

【００２９】次にステップＳ１４で、回路接続情報１０
と初期フロアプランを基に検索したバス配線の配線ルー
トを探索する。ここで、ステップＳ１３の工程とステッ
プＳ１４の工程とは、順序を入れ換えて処理しても同様
な処理結果が得られる。

【００３０】続いてステップ１５において、ステップＳ
１４で探索したバス配線ルートに沿って、ステップＳ１
３で算出したバス配線幅を有するバス配線領域を生成
し、ステップＳ１６でバス配線領域の生成によって必要
となった回路ブロックの配置を変更する。

【００３１】このようにして、ステップＳ１２からステ
ップＳ１６までの処理フローを、全てのバス配線につい
て繰り返して実行する。

【００３２】次に上記に説明したステップＳ１２からス
テップＳ１６までの処理を図２と図３を用いて説明す
る。図２は、チップ内部領域２０に配置された回路ブロ
ックＢ１〜Ｂ１０と、ステップＳ１２で検索されたバス
配線２１の接続関係と、ステップＳ１４で探索されたバ
ス配線ルート２２〜２５とを表している。また、チップ
内部領域２０の外側には、入出力バッファとボンディン
グパッドが配置されているが、本発明とは直接関係しな
いので、図２，３では省略している。

【００３３】図２において、バス配線２１は、回路ブロ
ックＢ１，Ｂ２，Ｂ６，Ｂ１０とを接続する配線であ
り、回路ブロックＢ１と回路ブロックＢ２とは６４ビッ
ト（６４本）、回路ブロックＢ１，Ｂ２と回路ブロック
Ｂ１０とは４８ビット（４８本）、回路ブロックＢ１，
Ｂ２と回路ブロックＢ６とは１６ビット（１６本）で接
続されているものとする。

【００３４】ステップＳ１３で回路ブロックＢ１の一辺
上の点Ｐ１と、回路ブロックＢ２の一辺上の点Ｐ２とを
接続するバス配線ルート２２が求められ、バス配線ルー
ト２２上の点ｔ１と、回路ブロックＢ１０と回路ブロッ
クＢ６とに分岐するバス配線の分岐点ｔ２とを接続する
バス配線ルート２３が求められ、分岐点ｔ２と回路ブロ
ックＢ１０の一辺上の点Ｐ１０とを接続するバス配線ル
ート２４が求められ、最後に分岐点ｔ２と回路ブロック
Ｂ６の一辺上の点Ｐ６とを接続するバス配線ルート２５
が求められる。

【００３５】図３は、ステップＳ１６で回路ブロックの
配置をバス配線領域の生成後に変更したフロアプランを
示し、バス配線ルート２２〜２５にそれぞれ対応するバ
ス配線領域３２〜３５が生成される。

【００３６】バス配線領域３２〜３５にそれぞれ対応す
るバス配線幅ｄ３２〜ｄ３５は、ｄ３２＝ｄ３３＝６４
ｄ，ｄ３４＝２４ｄ，ｄ３５＝１６ｄで計算される。回
路ブロックＢ２，Ｂ４，Ｂ５は、バス配線領域３２，３
３を確保するために右に移動し、回路ブロックＢ６は、
バス配線領域３３，３５を確保するために、向きを９０
度回転すると共に回路ブロックＢ１０の左に移動してい
る。

【００３７】ステップＳ１２からステップＳ１６のバス
配線に関するレイアウト処理を終了後、ステップＳ１７
の部分フロアプランの処理を行うが、この処理手順の詳
細について、図４〜図９を参照して説明する。

【００３８】図４は、部分フロアプランの作成手順を示
すフローチャートであり、ステップＳ１６１でチップ内
部領域を回路ブロックから構成される複数の部分フロア
プラン領域に分割する。部分フロアプランには、一般的
には複数の回路ブロックが含まれるが、ＣＰＵなどのよ
うに面積の大きな回路ブロックは、単体で一つの部分フ
ロアプラン領域を形成する場合もあり得る。

【００３９】図５は、ステップＳ１６１の処理後のフロ
アプランを示し、チップ内部領域５０は、４つの部分フ
ロアプラン領域Ａ１〜Ａ５に分割される。また、部分フ
ロアプラン領域Ａ１〜Ａ４は、それぞれ回路ブロックＢ
１１〜Ｂ１４，Ｂ１５〜Ｂ２０，Ｂ２１〜Ｂ２３，Ｂ２
４〜Ｂ２７とをそれぞれ含んでいる。

【００４０】チップ内部領域５０を部分フロアプラン領
域Ａ１１〜Ａ１４に分割するには、設計者が、初期フロ
アプラン又はバス配線を考慮して初期フロアプランを更
新したフロアプランを基に分割する方法と、自動で分割
する方法とがある。また、分割する方法としては、各部
分フロアプラン領域に含まれる回路ブロックの面積の合
計値がほぼ一定となるように、すなわち、着目している
部分フロアプラン領域に隣接する回路ブロックを、先に
着目した部分フロアプラン領域にグループ化する。この
ような手順を繰り返して、部分フロアプラン領域の面積
が、所定の面積の範囲に入るように、チップ内部領域５
０を複数の部分フロア領域に分割する。

【００４１】また、部分フロアプランの別の分割方法と
しては、部分フロアプラン領域に含まれる回路ブロック
の動作周波数が、部分フロアプラン領域にそれぞれ対応
して定められた所定の周波数範囲に入るように、分割す
る方法がある。

【００４２】すなわち、高速で動作する回路ブロック
と、中速で動作する回路ブロック及び低速で動作する回
路ブロックとが存在する場合、高速で動作する回路ブロ
ックを一つ又は複数の部分フロアプラン領域に配置し、
同様に中速又は低速で動作する回路ブロックをそれぞれ
一つ又は複数の部分フロアプラン領域に配置する。この
ように、動作周波数が近い回路ブロックをグループ化し
た上で、部分フロアプラン領域を生成すると、例えば高
速動作をしている回路ブロック同士の配線長が長くなっ
て、配線容量により動作速度が低下するというような問
題が解消する。

【００４３】次にステップＳ１６２で、部分フロアプラ
ン領域Ａ１〜Ａ４に対する部分フロアプランを作成する
際の優先順位を決定し、部分フロアプラン領域Ａ１〜Ａ
４の中から部分フロアプランを作成すべき部分フロアプ
ラン領域を選択する。図５の場合、部分フロアプラン領
域Ａ１→Ａ２→Ａ３→Ａ４の順に部分フロアプランを作
成する。また優先順位としては、Ａ３→Ａ１→Ａ２→Ａ
４の順でも良い。部分フロアプラン領域が隣接して配列
した配列順に従って、部分フロアプラン領域にそれぞれ
対応する優先順位が連続的に増加（又は減少）するよう
に決定する。

【００４４】ここで、部分フロアプランとは、部分フロ
アプラン領域内で作成されたフロアプランを意味してい
る。

【００４５】一般的には、チップ内部領域を定める境界
の２辺に接する部分フロアプラン領域、チップ内部領域
のコーナー部に位置する部分フロアプラン領域（図５の
場合は、部分フロアプラン領域Ａ１〜Ａ４のいずれもこ
の条件を満たす）の一つを最初に選択して部分フロアプ
ランを作成し、次に隣接する部分フロアプラン領域に対
して部分フロアプランを順次作成していく。

【００４６】次に、ステップＳ１６３で選択した部分フ
ロアプラン領域の中にソフトマクロブロックが存在する
か否かを判定し、存在しなければステップＳ１６５にお
いて、ステップＳ１２の処理結果である部分フロアプラ
ンを基に、この部分フロアプラン領域内で回路接続情報
を基に回路ブロック間の仮想的な配線である仮配線を行
う。この仮配線は、ステップＳ１６６における部分フロ
アプランの配線性に関する評価を行うために必要であ
り、評価の後は仮配線データを削除し、図１のステップ
Ｓ１９で最終的なマスク作成に必要な配線データを作成
する。

【００４７】図６（ａ）は、図５の部分フロアプラン領
域Ａ１に対して、回路ブロックＢ１１〜Ｂ１４間の仮配
線を行った部分フロアプランを表し、部分フロアプラン
領域Ａ１に含まれる回路ブロックＢ１１〜Ｂ１４は全て
ハードマクロブロックである。ここで、６１〜６６は、
回路ブロックＢ１１〜Ｂ１４間の仮配線である。

【００４８】次に、ステップＳ１６６において、ステッ
プＳ１６５で作成された部分フロアプランの仮配線結
果、ブロック占有面積比率などの評価を行う。すなわ
ち、仮配線が配置される配線領域幅が、その配線領域に
配置される仮配線の配線本数から定まる配線領域幅に対
して過不足ないか否か、また冗長配線が無いかどうかを
評価する。不足している場合は、フロアプランの後に実
行する詳細レイアウト工程における配線工程で未配線が
発生して、フロアプランを再度やり直さなければならな
い恐れがあり、一方、仮配線が配置される配線領域幅
が、その配線領域に配置される仮配線の配線本数から定
まる配線領域幅に対して大きすぎる場合は、半導体集積
回路の集積度が低下するという問題が発生する。

【００４９】また、ブロック占有面積比率αを、 α＝ΣＳＢｊ（ｉ）／Ａｉ ・・・（１） で表す。ここで、Ａｉはｉ番目の部分フロアプラン領域
の面積であり、ＳＢｊ（ｉ）は、ｉ番目の部分フロアプ
ラン領域に含まれる各回路ブロックの面積を表し、加算
はｉ番目の部分フロアプラン領域に含まれる全ての回路
ブロックに対して行う。このブロック占有面積比率α
が、評価基準値Ｋよりも小さい場合は評価結果は満足で
あり、ブロック占有面積比率αが評価基準値Ｋよりも大
きい場合は、評価結果は不満足とする。

【００５０】図６（ａ）の場合、仮配線結果は満足する
が、ブロック占有面積比率αが評価基準値Ｋよりも大き
い。

【００５１】次に、ステップＳ１６７は後に説明するよ
うにソフトマクロブロックに関する処理なのでこの処理
を飛ばして、ステップＳ１６８で回路ブロックＢ１１〜
Ｂ１４の再配置を行う。図６（ｂ）に、再配置を行った
後の部分フロアプランを示す。

【００５２】次にステップＳ１６５で、再度回路ブロッ
クＢ１１〜Ｂ１４の仮配線を行って、ステップＳ１６６
で部分フロアプランの評価を行う。この評価結果が満足
であれば、対象とした部分フロアプラン領域Ｂ１１の部
分フロアプランを完了し最終的な部分フロアプランとす
る。そして、ステップＳ１６３に戻って次の部分フロア
プランを実行する。

【００５３】このようにして、チップ内部領域を分割し
て作成された全ての部分フロアプラン領域に対して、ス
テップＳ１６３からステップＳ１６８までを、ステップ
Ｓ１６２で決定された優先順位に従って順に処理し、全
ての部分フロアプラン領域に対して処理が終了すると、
これらの最終的な部分フロアプランからチップ内部領域
全体の最終的なフロアプランが作成される。

【００５４】次に、図１に示すステップＳ１８の回路ブ
ロックの詳細配置及びステップＳ１９における回路ブロ
ックの詳細配線を行うが、これらの処理については通常
行われる従来技術を用いるので、説明を省略する。

【００５５】次にステップＳ１６３で、部分フロアプラ
ン領域にソフトマクロブロックが存在する場合について
説明する。

【００５６】ステップＳ１６３で選択された部分フロア
プラン領域にソフトマクロブロックが存在すると判定さ
れた場合、ステップＳ１６４でこの部分フロアプラン領
域に含まれるソフトマクロブロックの端子（入力端子、
出力端子、入出力端子）を初期化する。すなわち、ソフ
トマクロブロックの端子位置を初期的に決定して、端子
を配置する。ソフトマクロブロックの端子位置を初期的
に決定する方法は幾つかあるが、２つの方法について説
明する。

【００５７】第１の方法は、回路ブロックの辺上に均等
な長さで端子を配置する方法である。すなわち、回路ブ
ロックの辺の長さをａ，ｂとし、この回路ブロックの端
子数をＮとすると、ｌ＝２・（ａ＋ｂ）／Ｎの長さで４
つの辺を分割し、分割した分割点上に端子を配置する。

【００５８】次に第２の方法について、図８に示すフロ
ーチャート及び図９に示す模式的レイアウト図を参照し
て説明する。

【００５９】最初に図８のステップＳ８１で、部分フロ
アプラン領域に含まれるソフトマクロブロックを検索
し、ステップＳ８２において、ステップＳ８１で検索し
選択されたソフトマクロブロックと最も接続強度が強
い、例えば接続される配線本数が最も多い回路ブロック
である対回路ブロックを選択する。

【００６０】図９（ａ），（ｂ）で、ソフトマクロブロ
ックをＡとし、このソフトマクロブロックＡに対する対
回路ブロックをＢとする。ここでは、対回路ブロックＢ
をソフトマクロブロックとして説明する。図８のステッ
プＳ８３で、２つのソフトマクロブロックＡ，Ｂの頂点
同士を結ぶ直線のうちで、最短の直線を生成する頂点、
すなわち最短頂点を求める。図９（ａ），（ｂ）の場合
は、頂点ａ１，ｂ１が最短頂点に対応する。

【００６１】次にステップＳ８４で、最短頂点に隣接し
同一回路ブロックに属する２つの頂点、すなわち図９の
回路ブロックＡに属する頂点ａ２，ａ３と回路ブロック
Ｂに属する頂点ｂ２，ｂ３を選択し、最短頂点同士ａ
１，ｂ１を結ぶ直線で分割された同一平面上にそれぞれ
存在する頂点ａ２と頂点ｂ２、及び頂点ａ３と頂点ｂ３
とをそれぞれ直線で結ぶ。

【００６２】次に、ステップＳ８５において、ステップ
Ｓ８４で生成した２本の直線が回路ブロックの辺と交差
するか否かを判定し、交差しない場合はステップＳ８６
の処理を実行し、交差する場合はステップＳ８７の処理
を実行する。図９（ａ）の場合、頂点ａ２と頂点ｂ２と
を結ぶ直線が点Ｃで一辺と交差するが、図９（ｂ）の場
合は、頂点ａ２と頂点ｂ２とを結ぶ直線及び頂点ａ３と
頂点ｂ３とを結ぶ２本の直線は、共に回路ブロックのど
の辺とも交差しない。

【００６３】次にステップ８６において、最短頂点と同
一回路ブロックに属し、最短頂点とこれに隣接する各頂
点を結ぶ優先辺上に端子を重点的に配置する。図９
（ｂ）において、回路ブロックＡの頂点ａ１と頂点ａ２
とを結ぶ辺、頂点ａ１と頂点ａ３とを結ぶ辺、回路ブロ
ックＢの頂点ｂ１と頂点ｂ２とを結ぶ辺、頂点ｂ１と頂
点ｂ３とを結ぶ辺がそれぞれ優先辺である。

【００６４】優先辺上に配置する端子密度は、ソフトマ
クロブロックを構成する辺のうち優先辺と異なる辺上に
配置する端子密度よりも多くなるように、ソフトマクロ
ブロックの端子を配置する。すなわち、図９（ｂ）の場
合、太線で示した優先辺上の端子密度は、細線で示した
辺の端子密度よりも多い。

【００６５】ステップＳ８６を処理する場合は、回路ブ
ロックの辺と交差する直線を構成する両端の頂点を除
き、同一回路ブロックに属し最短頂点とこれに隣接する
頂点を結ぶ優先辺上に端子を重点的に配置する。図９
（ａ）において、回路ブロックＡの頂点ａ１と頂点ａ３
とを結ぶ辺、回路ブロックＢの頂点ｂ１と頂点ｂ３とを
結ぶ辺が優先辺となり、この各優先辺上の端子密度を他
の辺の端子密度よりも多くして端子を配置する。

【００６６】第２の端子位置を決定する方法において
は、接続強度が強い回路ブロックの辺の中で、対向する
辺に重点的に端子が配置されることになる。すなわち、
第１の端子の配置方法では、回路ブロックを構成する各
辺に均等な端子密度で端子が配置されるが、第２の端子
の配置方法では、対向するブロックの辺上に、対向しな
いブロックの辺上よりも大きな端子密度で端子が配置さ
れる。これにより、回路ブロック間を接続する配線長が
全体として短くなるという特徴がある。

【００６７】次に図４のステップＳ１６５に戻って、ス
テップＳ１２の処理結果である部分フロアプランを基
に、回路接続情報を基に回路ブロック間の仮想的な配線
である仮配線を行う。

【００６８】図７（ａ）は、図５の部分フロアプラン領
域Ａ２に対して、ステップＳ１６５の回路ブロック間の
仮配線処理を実行したレイアウト図であり、回路ブロッ
クＢ１５，Ｂ１７が共にソフトマクロブロック、他の回
路ブロックＢ１６，Ｂ１８〜Ｂ２０はハードマクロブロ
ックであるとしている。また、説明を簡略化するため
に、回路ブロックＢ１６，Ｂ１８〜Ｂ２０の配線は省略
して図示している。さらに、回路ブロックＢ１５，Ｂ１
７の初期端子配置は、ステップＳ１６４で説明した第１
の方法を用いたとして図示している。

【００６９】次に、ステップＳ１６６において、部分フ
ロアプランの仮配線結果、ブロック占有面積比率などの
評価を行う。図７（ａ）の仮配線結果は、ソフトマクロ
ブロックＢ１５とハードマクロブロックＢ１８との間の
配線領域幅が不足であり、かつ冗長配線が存在する。す
なわち、ソフトマクロブロックＢ１５とソフトマクロブ
ロックブロック１７間の配線は、初期端子の設定が適切
でないために迂回配線が発生している。このため、ステ
ップＳ１６６で部分フロアプランの評価は満足しない。

【００７０】従って、ステップＳ１６７でソフトマクロ
ブロックＢ１５，Ｂ１７の端子位置を変更し、引き続き
ステップＳ１６８で、部分フロアプラン領域内の回路ブ
ロックの配置を変更し、ステップＳ１６５で回路ブロッ
ク間の仮配線を行う。

【００７１】図７（ｂ）に、このときの仮配線が終了し
たときの模式的レイアウト図を図示する。図７（ｂ）に
示すように、ソフトマクロブロックＢ１５，Ｂ１７の端
子位置を変更することにより、大幅に配線性を改善する
ことが出来る。

【００７２】以上説明したように、部分フロアプラン領
域内にソフトマクロブロックが存在する場合も、ステッ
プＳ１６３からステップＳ１６８までの処理を全ての部
分フロアプラン領域に対する部分フロアプランを作成す
るまで繰り返し実行し、チップ内部領域全体のフロアプ
ランを生成する。

【００７３】なお、上記の説明において、評価基準値Ｋ
は部分フロアプラン領域に依らず一定値としたが、ハー
ドマクロブロックのみで構成される場合と、一部ソフト
マクロブロックを含む場合とで、値が異なるように設定
しても良い。

【００７４】

【発明の効果】以上説明したように、本発明による半導
体集積回路のフロアプラン作成方法は、回路規模が大き
くなっても、チップ内部領域を部分フロアプラン領域に
分割して、各部分フロアプラン領域内で部分フロアプラ
ンを実行し、この部分フロアプランからチップ内部領域
全体のフロアプランを作成するので、フロアプランの見
通しが立ちやすく、チップ内部領域全体に対するフロア
プランを作成する計算量が減少し、フロアプラン設計期
間を短縮することが出来ると共に、フロアプランの設計
品質を向上することが出来る。すなわち、詳細レイアウ
トで未配線が生じたり、回路ブロック密度が小さくチッ
プ面積が大きくなりすぎるため、再度フロアプランをや
り直さなければならなくなるという問題を改善すること
が出来る。

【００７５】また、回路ブロック間の配線領域が自動配
線工程で配線を行う際に過不足無く好適な面積となるよ
うに、ソフトマクロブロックの端子位置を初期設定から
変更することで、回路ブロック間の冗長配線や迂回配線
を低減することが出来る。すなわち、詳細レイアウトで
問題となる冗長配線や迂回配線による配線性の劣化の問
題を考慮して、フロアプランを生成するので、チップの
全体レイアウトを効率よく設計することが出来る。言い
換えると、詳細レイアウトの不具合によるフロアプラン
の再修正が少ないという特徴がある。

【００７６】さらに、バス配線を考慮したフロアプラン
を作成可能なので、バス配線のような大きな配線領域を
必要とする配線が回路ブロック間に配置される場合にお
いても、詳細レイアウトにおいて回路ブロックを大幅に
配置変更することなく、精度の高いフロアプランを作成
することが出来る。

【図面の簡単な説明】

【図１】本発明の半導体集積回路のフロアプラン作成方
法の実施の形態を示すフローチャートである。

【図２】バス配線が存在する場合において、本発明の半
導体集積回路のフロアプラン作成方法を説明するための
チップ内部領域の概略的説明図である。

【図３】図２を基に、図１のステップＳ１５，Ｓ１６の
各処理を説明するためのチップ内部領域の概略的説明図
である。

【図４】本発明の半導体集積回路のフロアプラン作成方
法における部分フロアプランの作成手順を示すフローチ
ャートである。

【図５】本発明の部分フロアプランを説明するためのチ
ップ内部領域の概略的説明図である。

【図６】本発明の部分フロアプランを説明するための部
分フロアプラン領域（ハードマクロブロックのみで構成
されている場合）の概略的説明図である。

【図７】本発明の部分フロアプランを説明するための部
分フロアプラン領域（ソフトマクロブロックが混在して
いる場合）の概略的説明図である。

【図８】本発明によるソフトマクロブロックの端子位置
を決定するための一実施例を示すフローチャートであ
る。

【図９】図８のフローチャートを具体的に説明するため
の説明図である。

【図１０】従来の半導体集積回路の設計方法を示すフロ
ーチャートである。

【図１１】半導体集積回路の階層構造を表す説明図であ
る。

【図１２】図１１に示した階層構造を有する半導体集積
回路をレイアウトしたチップの概略図である。

【符号の説明】

１０ 回路接続情報 １１ レイアウト情報 ２０，５０ チップ内部領域 ２１ バス配線 ２２〜２５ バス配線ルート ３２〜３５ バス配線領域 ６１〜６６ 回路ブロック間仮配線 １００ チップ ２００ ハードマクロブロック ２１０ ＣＰＵ ２２０ メモリブロック ２２１ ＲＡＭ ２２２ ＲＯＭ ２３０ ＰＬＬ ２４０ 乗算器 ３００ ソフトマクロブロック ３１０，３２０，３３０，３４０ ユーザ論理回路 ３１１ 基本論理回路 ４００ Ｉ／Ｏブロック ５００ ボンディングパッド Ａ，Ｂ 回路ブロック Ａ１〜Ａ４，Ａ１’，Ａ２’ 部分フロアプラン領域 Ｂ１〜Ｂ２７ 回路ブロック

Claims (11)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路の回路接続情報と前記半
   導体集積回路のレイアウトに関するレイアウト情報を基
   に、前記半導体集積回路を構成する回路ブロックを初期
   的に配置して構成した初期フロアプランを作成する第１
   のステップと、 前記初期フロアプランにおいて、前記複数の回路ブロッ
   クのうち入出力回路を除く前記回路ブロックが配置され
   るチップ内部領域を、前記回路ブロックから構成される
   複数の部分フロアプラン領域に分割する第２のステップ
   と、 前記部分フロアプラン領域内のフロアプランである部分
   フロアプランを作成する際の優先順位を決定する第３の
   ステップと、 前記第３のステップで決定された優先順位に従って、前
   記部分フロアプラン領域内で、前記回路接続情報を基に
   前記回路ブロック間の仮想的な配線を行う第４のステッ
   プと、 前記第４のステップで生成されたレイアウトの評価結果
   が所定の評価基準を満足するか否かを判定し、前記評価
   結果が所定の評価基準を満足する場合、前記第４のステ
   ップで得られたレイアウトを最終的な部分フロアプラン
   とする第５のステップと、 前記第５のステップにおいて、前記所定の評価基準を満
   足しないと判定された場合、前記部分フロアプラン領域
   内の前記回路ブロックを再配置した部分フロアプランを
   作成した後、前記第４のステップへ戻る第６のステップ
   と、 前記第５のステップの処理結果を受けて、前記チップ内
   部領域内の全ての前記部分フロアプラン領域に対して、
   前記最終的な部分フロアプランが作成されたか否かを判
   定し、全ての前記部分フロアプラン領域に対して前記最
   終的な部分フロアプランが作成されていない場合は、前
   記第４のステップへ戻る第７のステップと、を備え、前
   記最終的な部分フロアプランから前記チップ内部領域全
   体の最終的なフロアプランを作成する半導体集積回路の
   フロアプラン作成方法。
2. 【請求項２】 前記第３のステップにおいて、前記チッ
   プ内部領域のコーナー部に位置する前記部分フロアプラ
   ン領域の前記優先順位を最優先とすることを特徴とする
   請求項１記載の半導体集積回路のフロアプラン作成方
   法。
3. 【請求項３】 前記第３のステップにおいて、前記部分
   フロアプラン領域が隣接して配列した配列順に従って、
   前記部分フロアプラン領域にそれぞれ対応する前記優先
   順位が連続的に増加（又は減少）することを特徴とする
   請求項１記載の半導体集積回路のフロアプラン作成方
   法。
4. 【請求項４】 前記第２のステップにおいて、前記部分
   フロアプラン領域の面積が、所定の面積の範囲に入るよ
   うに、前記チップ内部領域が前記部分フロアプラン領域
   に分割されることを特徴とする請求項１記載の半導体集
   積回路のフロアプラン作成方法。
5. 【請求項５】 前記第２のステップにおいて、前記部分
   フロアプラン領域に含まれる前記回路ブロックの動作周
   波数が、前記部分フロアプラン領域にそれぞれ対応して
   定められた所定の周波数範囲に入るように、前記チップ
   内部領域が前記部分フロアプラン領域に分割されること
   を特徴とする請求項１記載の半導体集積回路のフロアプ
   ラン作成方法。
6. 【請求項６】 前記第５のステップにおいて、前記部分
   フロアプラン領域に含まれる前記回路ブロック面積の総
   和を前記部分フロアプラン領域の面積で除した値である
   ブロック占有面積比率を前記評価基準とし、このブロッ
   ク占有面積比率が所定値よりも小さい場合、前記評価基
   準を満足すると判定することを特徴とする請求項１記載
   の半導体集積回路のフロアプラン作成方法。
7. 【請求項７】 レイアウト的に固定されたハードマクロ
   ブロックとレイアウト的に変形可能なソフトマクロブロ
   ックを含む回路ブロックから構成された半導体集積回路
   の回路接続情報と前記半導体集積回路のレイアウトに関
   するレイアウト情報を基に、前記回路ブロックを初期的
   に配置して構成した初期フロアプランを作成する第１の
   ステップと、 前記初期フロアプランにおいて、前記複数の回路ブロッ
   クのうち入出力回路を除く前記回路ブロックが配置され
   るチップ内部領域を、前記回路ブロックから構成される
   複数の部分フロアプラン領域に分割する第２のステップ
   と、 前記部分フロアプラン領域内のフロアプランである部分
   フロアプランを作成する際の優先順位を決定する第３の
   ステップと、 前記部分フロアプラン領域に前記ソフトマクロブロック
   が存在するか否かを判定する第４のステップと、 前記第４のステップにおいて、前記ソフトマクロブロッ
   クが存在すると判定された場合、前記ソフトマクロブロ
   ックの端子を所定の規則に基づき、前記ソフトマクロの
   辺上に初期的に配置する第５のステップと、 前記第５のステップの処理に続いて前記第３のステップ
   で決定された優先順位に従い、前記部分フロアプラン領
   域内で、前記回路接続情報を基に前記回路ブロック間の
   仮想的な配線を行う第６のステップと、 前記第６のステップで生成されたレイアウトの評価結果
   が所定の評価基準を満足するか否かを判定し、前記評価
   結果が所定の評価基準を満足する場合、前記第６のステ
   ップで得られたレイアウトを最終的な部分フロアプラン
   とする第７のステップと、 前記第７のステップにおいて、前記所定の評価基準を満
   足しないと判定された場合、前記部分フロアプラン領域
   内の前記ソフトマクロブロックの端子位置を変更した部
   分フロアプランを作成した後、前記第６のステップへ戻
   る第８のステップと、 前記第７のステップの処理結果を受けて、前記チップ内
   部領域内の全ての前記部分フロアプラン領域に対して、
   前記最終的な部分フロアプランが作成されたか否かを判
   定し、全ての前記部分フロアプラン領域に対して前記最
   終的な部分フロアプランが作成されていない場合は、前
   記第４のステップへ戻る第９のステップと、を備え、前
   記最終的な部分フロアプランから前記チップ内部領域全
   体の最終的なフロアプランを作成する半導体集積回路の
   フロアプラン作成方法。
8. 【請求項８】 前記第５のステップにおいて、前記ソフ
   トマクロブロックの辺上に、均等な間隔で前記ソフトマ
   クロブロックの端子が配置されることを特徴とする請求
   項７記載の半導体集積回路のフロアプラン作成方法。
9. 【請求項９】 前記第５のステップは、前記部分フロア
   プラン領域に含まれる前記ソフトマクロブロックと、こ
   のソフトマクロブロックに対し最も多い配線本数で接続
   されている前記回路ブロックである対回路ブロックを選
   択する第１０のステップと、 前記ソフトマクロブロックの各頂点と、前記対回路ブロ
   ックの各頂点とを結ぶ直線のうち最短となる最短直線の
   両端を構成する２つの最短頂点を算出する第１１のステ
   ップと、 前記最短直線により分割された一平面上にあり、前記ソ
   フトマクロブロック及び前記対回路ブロックの各最短頂
   点の隣の頂点同士を結ぶ第１の直線と、前記最短直線に
   より分割された他の平面上にあり、前記ソフトマクロブ
   ロック及び前記対回路ブロックの各最短頂点の隣の頂点
   同士を結ぶ第２の直線とを生成する第１２のステップ
   と、 前記第１又は第２の直線が、前記ソフトマクロブロック
   の各辺又は前記対回路ブロックの各辺と交差するか否か
   を判定する第１３のステップと、 前記第１３のステップにおいて、前記第１又は第２の直
   線が、前記ソフトマクロブロックの各辺又は前記対回路
   ブロックの各辺と交差する場合は、交差する直線の両端
   を構成する各頂点を除き、かつ前記ソフトマクロブロッ
   クの前記最短頂点と、前記ソフトマクロブロックの前記
   最短頂点の隣の頂点とを結んで生成した優先辺上に配置
   する端子密度は、前記ソフトマクロブロックを構成する
   辺のうち前記優先辺と異なる辺上に配置する端子密度よ
   りも多くなるように、ソフトマクロブロックの端子を配
   置する第１４のステップと、 前記第１３のステップにおいて、前記第１又は第２の直
   線が、前記ソフトマクロブロックの各辺又は前記対回路
   ブロックの各辺と交差しない場合は、前記ソフトマクロ
   ブロックの前記最短頂点と、前記ソフトマクロブロック
   の前記最短頂点の隣の頂点とを結んで生成した優先辺上
   に配置する端子密度は、前記ソフトマクロブロックを構
   成する辺のうち前記優先辺と異なる辺上に配置する端子
   密度よりも多くなるように、ソフトマクロブロックの端
   子を配置する第１５のステップと、を含むことを特徴と
   する請求項７記載の半導体集積回路のフロアプラン作成
   方法。
10. 【請求項１０】 半導体集積回路の回路接続情報と前記
    半導体集積回路のレイアウトに関するレイアウト情報を
    基に、前記半導体集積回路を構成する回路ブロックを初
    期的に配置して構成した初期フロアプランを作成する第
    １のステップと、 前記回路接続情報からバス配線を検索する第２のステッ
    プと、 前記第２のステップで、前記バス配線が検索された場
    合、前記バス配線の幅であるバス配線幅を算出する第３
    のステップと、 前記初期フロアプランを基に、前記バス配線が通過する
    バス配線ルートを探索する第４のステップと、 前記第４のステップで探索された前記バス配線ルートと
    前記バス配線幅とから、前記バス配線が配置される配線
    領域であるバス配線領域を生成する第５のステップと、 前記第５のステップで生成された前記バス配線領域によ
    り必要となった前記回路ブロックの再配置を行う第６の
    ステップと、を備え、前記初期フロアプランに修正を行
    うことにより、前記半導体集積回路に対する最終的なフ
    ロアプランを作成する半導体集積回路のフロアプラン作
    成方法。
11. 【請求項１１】 前記バス配線幅は、バス配線の本数と
    配線ピッチの積から算出されることを特徴とする請求項
    １０記載の半導体集積回路のフロアプラン作成方法。