JP2001144031A - Producing method for semiconductor device - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、更に詳しくは、コンタクトホール底面への
オーミックメタルの形成をリフトオフ法で行うのに適し
た半導体装置の製造方法に関する。The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device suitable for forming an ohmic metal on a bottom surface of a contact hole by a lift-off method.
【0002】[0002]
【従来の技術】VLSI(Very Large Scale Integrated
circuit) では、金属膜に対して異方性エッチングが必
要である。現在ではプラズマエッチング、反応性イオン
エッチングのいずれも十分なレベルに達し、実用化され
ている。しかし、一般的でない金属を用いる場合、魅力
的な方法の一つにリフトオフ法がある。2. Description of the Related Art VLSI (Very Large Scale Integrated)
circuit) requires anisotropic etching of the metal film. At present, both plasma etching and reactive ion etching have reached a sufficient level and have been put to practical use. However, when using uncommon metals, one attractive method is the lift-off method.
【0003】リフトオフ法においては、反転パターンを
リソグラフィ技術を用いて形成し、マスクされた基板上
に金属膜を蒸着する。そして、マスクと不必要な金属層
をリフトオフする。リフトオフを確実に行うためには、
図4及び図5に示すようにマスク1の形状がT字型、あ
るいは逆テーパ型となるような厚さ方向で感光性の異な
る公知のレジスト材料を用いる(図4A、図5A)。こ
のような、上部ほど幅が広いマスクを用いることで、マ
スク側壁への金属膜3の堆積が抑えられ、蒸着後にマス
ク1上の金属膜と基板2上の金属膜とが確実に分離され
(図4B、図5B)、その後のリソグラフパターンを溶
かす溶剤を用いたリフトオフにより、マスク1上の不要
な金属膜のみを確実に取り除き、基板2上のみに金属膜
3を残すことが可能となる(図4C、図5C)。In the lift-off method, an inverted pattern is formed by using a lithography technique, and a metal film is deposited on a masked substrate. Then, the mask and unnecessary metal layers are lifted off. To ensure lift-off,
As shown in FIGS. 4 and 5, a known resist material having different photosensitivity in the thickness direction such that the shape of the mask 1 becomes a T-shape or an inverted taper type is used (FIGS. 4A and 5A). By using such a mask whose width is wider toward the upper part, the deposition of the metal film 3 on the mask side wall is suppressed, and the metal film on the mask 1 and the metal film on the substrate 2 are reliably separated after the deposition ( 4B and 5B) and subsequent lift-off using a solvent for dissolving the lithographic pattern, it is possible to reliably remove only the unnecessary metal film on the mask 1 and leave the metal film 3 only on the substrate 2 (FIG. 4B, FIG. 5B). 4C, 5C).
【0004】なお、当然のことながら、金属膜形成の前
に基板の洗浄が必要であり、最も一般的な洗浄方法で
は、シリコン基板に対してはHF(フッ化水素)かその
緩衝液が用いられる。ガリウム砒素基板に対してはHC
l(塩酸)溶液を用いる。これらの溶液は、シリコン、
ガリウム砒素基板表面に残っている薄い酸化膜を除去す
る働きがある。[0004] Naturally, it is necessary to clean the substrate before forming the metal film. In the most common cleaning method, HF (hydrogen fluoride) or its buffer is used for the silicon substrate. Can be HC for gallium arsenide substrate
1 (hydrochloric acid) solution is used. These solutions include silicon,
It functions to remove a thin oxide film remaining on the surface of the gallium arsenide substrate.
【0005】以上の方法を用いることで、必要な部分に
のみ金属膜を残し、基板に対し十分に低いコンタクト抵
抗を得ることができる。実際のプロセスにおいては、例
えば図6に示すように、シリコン窒化膜や酸化膜等のシ
リコン系絶縁膜4上のレジスト1をマスクとして反応性
イオンエッチング法によりこれらの絶縁膜4を異方性エ
ッチングし(図6A、B)、エッチングにより露出した
シリコン基板やガリウム砒素基板等の半導体基板2上に
のみ金属膜3を形成する必要が生じる場合がある(図6
C)。[0005] By using the above method, a metal film is left only in a necessary portion, and a sufficiently low contact resistance to the substrate can be obtained. In an actual process, as shown in FIG. 6, for example, these insulating films 4 are anisotropically etched by a reactive ion etching method using a resist 1 on a silicon-based insulating film 4 such as a silicon nitride film or an oxide film as a mask. (FIGS. 6A and 6B), it may be necessary to form the metal film 3 only on the semiconductor substrate 2 such as a silicon substrate or a gallium arsenide substrate exposed by etching (FIG. 6).
C).
【0006】このような絶縁膜のエッチングには、CF
4 等のフルオロカーボン、CHF3等のフルオロハイド
ロカーボン、あるいはこれらの混合物を主体とするガス
が広く用いられている。しかし、これらのガスを使用し
エッチングを行った場合、基板2表面にはCF系の重合
膜6の堆積が生じてしまう(図6B、C)。For the etching of such an insulating film, CF is used.
Gases mainly composed of fluorocarbons such as 4 or the like, fluorohydrocarbons such as CHF 3 or a mixture thereof are widely used. However, when etching is performed using these gases, a CF-based polymer film 6 is deposited on the surface of the substrate 2 (FIGS. 6B and 6C).
【0007】[0007]
【発明が解決しようとする課題】このようにエッチング
により生じた重合膜6は、O2 (酸素)プラズマアッシ
ングや硫酸過水処理等により除去可能であるが、同時に
レジスト1も除去してしまうために、再度、リフトオフ
のためのマスク形成が必要となる。ところが、マスクパ
ターンの合わせずれにより、レジストと絶縁膜の界面側
壁部に段差が形成され、その後の金属膜の蒸着の際に段
差部に金属膜が付いてしまい、リフトオフ後も絶縁膜上
に金属膜が残る問題が生じてしまう。よって、このよう
なレジストマスク1を残しつつ金属膜3と基板2とのコ
ンタクト抵抗増加を招いてしまう重合膜6の除去技術が
望まれている。The polymer film 6 formed by the etching as described above can be removed by O 2 (oxygen) plasma ashing or sulfuric acid / hydrogen peroxide treatment, but the resist 1 is also removed at the same time. Then, it is necessary to form a mask for lift-off again. However, due to misalignment of the mask pattern, a step is formed on the side wall of the interface between the resist and the insulating film, and the metal film is attached to the step during the subsequent deposition of the metal film. The problem that the film remains remains. Therefore, there is a demand for a technique for removing the polymer film 6 which causes an increase in the contact resistance between the metal film 3 and the substrate 2 while leaving such a resist mask 1.
【0008】特に、ガリウム砒素基板への低抵抗オーミ
ックコンタクト形成のように、基板と蒸着膜界面に重合
膜が存在するとオーミックメタル(Ni/Au/Ge
等)のリフトオフ後に行われるアロイ処理の際に、界面
に存在する重合膜がガリウム砒素基板とオーミックメタ
ルとのアロイ反応を阻害してしまい(図6D)、オーミ
ックコンタクトが得られなくなる問題が生じてしまう。In particular, when a polymer film is present at the interface between the substrate and the deposited film, as in the case of forming a low-resistance ohmic contact to a gallium arsenide substrate, the ohmic metal (Ni / Au / Ge) is formed.
In the alloy treatment performed after the lift-off of (e.g.), the polymer film present at the interface inhibits the alloy reaction between the gallium arsenide substrate and the ohmic metal (FIG. 6D), which causes a problem that an ohmic contact cannot be obtained. I will.
【0009】本発明は上述の問題に鑑みてなされ、レジ
ストパターンをマスクとする絶縁膜のエッチングの際に
基板表面への重合膜の堆積を抑制し、その後のリフトオ
フ工程における再度のマスク形成を不要としながら金属
蒸着膜と基板表面との間の良好なアロイ反応を得ること
ができる半導体装置の製造方法を提供することを課題と
する。The present invention has been made in view of the above-mentioned problems, and suppresses the deposition of a polymer film on a substrate surface when etching an insulating film using a resist pattern as a mask, so that it is not necessary to form a mask again in a subsequent lift-off step. It is an object of the present invention to provide a method of manufacturing a semiconductor device capable of obtaining a good alloy reaction between a metal deposition film and the surface of a substrate while maintaining the same.
【0010】[0010]
【課題を解決するための手段】以上の課題を解決するに
当たり、本発明に係る半導体装置の製造方法では、半導
体基板表面上に形成されたシリコン系絶縁膜に対し、こ
の絶縁膜上に形成されたレジストパターンをマスクとし
て、フルオロカーボン系ガスと酸素ガスとの混合ガスを
エッチングガスとしたドライエッチングによりコンタク
トホールを形成した後、上記マスクを前記コンタクトホ
ールの底面へ金属膜を蒸着する際のリフトオフのマスク
として用いることを特徴とする。In order to solve the above-mentioned problems, in a method of manufacturing a semiconductor device according to the present invention, a silicon-based insulating film formed on a surface of a semiconductor substrate is formed on the insulating film. Using a resist pattern as a mask, a contact hole is formed by dry etching using a mixed gas of a fluorocarbon-based gas and an oxygen gas as an etching gas, and then the mask is lifted off when a metal film is deposited on the bottom surface of the contact hole. It is characterized in that it is used as a mask.
【0011】すなわち本発明は、エッチングガスとし
て、CF4 やCHF3 などのフルオロカーボン系ガスと
酸素ガスとの混合ガスを用いたドライエッチングにより
シリコン系絶縁膜に対してコンタクトホールを形成する
ことにより基板表面へのCF系の重合膜の堆積を抑制す
るようにしており、これにより、エッチングに用いたマ
スクをその後のリフトオフ工程における金属蒸着膜のマ
スクとして用いることが可能となり、リフトオフのため
の再度のマスク形成が不要となる。また、コンタクトホ
ール底面における基板表面と金属蒸着膜との間の良好な
アロイ反応を得ることができ、コンタクト抵抗の増大を
防止することができる。That is, according to the present invention, a contact hole is formed in a silicon-based insulating film by dry etching using a mixed gas of a fluorocarbon-based gas such as CF 4 or CHF 3 and an oxygen gas as an etching gas. The deposition of the CF-based polymer film on the surface is suppressed, whereby the mask used for the etching can be used as a mask for the metal deposition film in the subsequent lift-off step, and the re-use for the lift-off is performed again. It is not necessary to form a mask. Further, a favorable alloy reaction between the substrate surface and the metal deposition film on the bottom surface of the contact hole can be obtained, and an increase in contact resistance can be prevented.
【0012】ここで、上記シリコン絶縁膜がシリコン窒
化膜のとき、エッチングガスとして全流量に対する体積
流量比が8%以上25%以下の酸素ガスと、四フッ化炭
素ガス(CF4 )との混合ガスを用いれば、レジストマ
スクに対するシリコン窒化膜のエッチング選択比の向上
により、コンタクトホール側壁がレジスト側壁よりも後
退し、これがコンタクトホール底面への金属膜の蒸着の
際、コンタクトホール底面へ堆積する金属膜とマスク上
面に堆積される金属膜との完全分離が図られ、その後の
リフトオフを容易に行うことが可能となる。Here, when the silicon insulating film is a silicon nitride film, a mixture of oxygen gas having a volume flow rate ratio of 8% or more and 25% or less with respect to the total flow rate as an etching gas and carbon tetrafluoride gas (CF 4 ) is used. If a gas is used, the etching selectivity of the silicon nitride film with respect to the resist mask is improved, so that the side wall of the contact hole recedes from the side wall of the resist, and when the metal film is deposited on the bottom surface of the contact hole, the metal deposited on the bottom surface of the contact hole is removed. Complete separation between the film and the metal film deposited on the upper surface of the mask is achieved, and subsequent lift-off can be easily performed.
【0013】[0013]
【発明の実施の形態】以下、本発明の実施の形態による
半導体装置の製造方法ついて図面を参照して説明する。
本実施の形態では、半導体基板としてガリウム砒素(G
aAs)基板を用い、この上に形成した層間絶縁膜とし
てのシリコン窒化膜に対してコンタクトホールを穿設し
た後、リフトオフ法によりコンタクトホール底面に金属
膜をオーミックメタルとして蒸着する場合について説明
する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A method for manufacturing a semiconductor device according to an embodiment of the present invention will be described below with reference to the drawings.
In this embodiment, gallium arsenide (G) is used as a semiconductor substrate.
a case where a substrate is used, a contact hole is formed in a silicon nitride film as an interlayer insulating film formed thereon, and then a metal film is deposited as ohmic metal on the bottom surface of the contact hole by a lift-off method.
【0014】まず、基板22の上にCVD法やスパッタ
法等の公知の成膜技術を用いてシリコン窒化膜24を形
成し、その上に公知のリソグラフィ技術を用いて所定の
レジストパターン21を形成する(図1A)。次にこの
レジストパターン21をマスクとしてシリコン窒化膜2
4をドライエッチングし、コンタクトホール25を形成
する(図1B)。First, a silicon nitride film 24 is formed on a substrate 22 by using a known film forming technique such as a CVD method or a sputtering method, and a predetermined resist pattern 21 is formed thereon by using a known lithography technique. (FIG. 1A). Next, using the resist pattern 21 as a mask, the silicon nitride film 2
4 is dry-etched to form a contact hole 25 (FIG. 1B).
【0015】シリコン窒化膜24のドライエッチング
は、図3に概念的に示す反応性イオンエッチング(RI
E;Reactive Ion Etching)装置で行われる。エッチン
グチャンバ10は、上部電極13及び下部電極14を備
え、ガス導入孔11からエッチングガス(反応ガス)を
導入するとともに、排気孔12からエッチングチャンバ
10内を排気して所定の真空度(例えば2.5 Pa)に維
持する。基板22、シリコン窒化膜24及びレジストマ
スク21を含むウェーハWは下部電極14の上に載置さ
れ、下部電極14にRF(高周波)電源15から電力密
度5W/cm2 以上の電力を供給することにより上部電
極13と下部電極14との間にエッチングガスのプラズ
マを形成し、シリコン窒化膜24の異方性エッチングを
行う。なお、このときシリコン窒化膜換算で20%のオ
ーバーエッチングを加えた。The dry etching of the silicon nitride film 24 is performed by reactive ion etching (RI) conceptually shown in FIG.
E: Reactive Ion Etching) device. The etching chamber 10 includes an upper electrode 13 and a lower electrode 14, and introduces an etching gas (reactive gas) from a gas introduction hole 11 and exhausts the inside of the etching chamber 10 from an exhaust hole 12 to a predetermined degree of vacuum (for example, 2.5 Pa). The wafer W including the substrate 22, the silicon nitride film 24, and the resist mask 21 is placed on the lower electrode 14, and an RF (high frequency) power supply 15 supplies a power density of 5 W / cm 2 or more to the lower electrode 14. As a result, plasma of an etching gas is formed between the upper electrode 13 and the lower electrode 14, and the silicon nitride film 24 is anisotropically etched. At this time, overetching of 20% in terms of a silicon nitride film was performed.
【0016】本実施の形態では、エッチングガスとして
四フッ化炭素ガスと酸素ガスとの混合ガス(CF4 /O
2 )を用いた。そこで表1に示すように、エッチングガ
スの全流量に対する酸素ガスの体積流量比を0から25
%の範囲で振ってそれぞれの条件でエッチング処理し
た。また比較として、従来用いられていた四フッ化炭素
ガスと水素ガスとの混合ガス(CF4 /H2 )でエッチ
ングを行った。In this embodiment, a mixed gas (CF 4 / O) of carbon tetrafluoride gas and oxygen gas is used as an etching gas.
2 ) was used. Therefore, as shown in Table 1, the volume flow rate ratio of the oxygen gas to the total flow rate of the etching gas was changed from 0 to 25.
%, And etching was performed under each condition. For comparison, etching was performed with a conventionally used mixed gas of carbon tetrafluoride gas and hydrogen gas (CF 4 / H 2 ).
【0017】[0017]
【表1】 [Table 1]
【0018】次いで、抵抗加熱蒸着法にてAuGe(金
−ゲルマニウム合金)160nm(12Wt%Ge)/
Ni(ニッケル)40nmからなる金属膜23の蒸着を
行った。この際、エッチングのマスクとして用いたレジ
ストマスク21を金属膜23のリフトオフのマスクとし
てそのまま用いている。この後、レジストマスク21上
の金属膜23をリフトオフによりマスク21とともに基
板22から除去し、コンタクトホール25形成部のみに
金属膜23を形成した。Next, AuGe (gold-germanium alloy) 160 nm (12 Wt% Ge) /
A metal film 23 made of 40 nm of Ni (nickel) was deposited. At this time, the resist mask 21 used as an etching mask is used as it is as a mask for lifting off the metal film 23. Thereafter, the metal film 23 on the resist mask 21 was removed together with the mask 21 from the substrate 22 by lift-off, and the metal film 23 was formed only in the contact hole 25 formation portion.
【0019】その後さらに、4%H2 /96%N2 雰囲
気中で450℃、30秒間、基板22のアロイ処理を行
った後、AuGe/NiとGaAsとのアロイ反応をコ
ンタクト領域のSEM(走査型電子顕微鏡)による断面
観察により確認した。Thereafter, the substrate 22 is subjected to alloying at 450 ° C. for 30 seconds in an atmosphere of 4% H 2 /96% N 2 , and then an alloy reaction between AuGe / Ni and GaAs is performed by SEM (scanning) of the contact region. Cross-section observation using a scanning electron microscope).
【0020】その結果、CF4 /H2 条件にてシリコン
窒化膜24のエッチングを行った場合にはAuGe/N
iとGaAsとのアロイ反応は見られず、オーミックコ
ンタクトの形成がなされていないのに対し(図6Dに相
当)、CF4 /O2 条件にてシリコン窒化膜24のエッ
チングを行った場合には良好なアロイ反応が確認された
(図1D)。更に、O2 の流量比の増加に伴い、レジス
トマスク21の側壁よりもシリコン窒化膜24がサイド
エッチングの様相を呈して僅かに後退したため、シリコ
ン窒化膜24の側壁への金属膜23の付着もみられなか
った(図1B、図1C)。As a result, when the silicon nitride film 24 is etched under CF 4 / H 2 conditions, AuGe / N
Although no alloy reaction between i and GaAs was observed and no ohmic contact was formed (corresponding to FIG. 6D), when the silicon nitride film 24 was etched under the CF 4 / O 2 condition, Good alloy reaction was confirmed (FIG. 1D). Further, with the increase in the flow rate ratio of O 2, the silicon nitride film 24 slightly retreated from the side wall of the resist mask 21 in a manner of side etching, so that the metal film 23 adhered to the side wall of the silicon nitride film 24. No (Fig. 1B, Fig. 1C).
【0021】これは、CF4 へのH2 添加がFを捕捉し
てHFを生成させるためにC/F比を高め、CF系のポ
リマーすなわち重合膜を堆積させやすくしている。これ
に対して、CF4 へのO2 添加は、CO、CO2 の生成
によってCを除去するために上記重合膜の堆積を抑制す
ることが可能となり、基板22と金属膜23との間の重
合膜の介在をなくしてアロイ性を改善することが可能と
なる。したがって本実施の形態によれば、基板22表面
への重合膜の堆積を抑制することができるので、エッチ
ングに用いたマスク21をその後のリフトオフ工程にお
ける金属膜23のマスクとして用いることを可能としな
がら、基板22と金属膜23との良好なアロイ反応を得
ることができ、コンタクト抵抗の増大を防止する。This is because the addition of H 2 to CF 4 captures F and generates HF, thereby increasing the C / F ratio and facilitating the deposition of a CF-based polymer, that is, a polymer film. On the other hand, the addition of O 2 to CF 4 makes it possible to suppress the deposition of the polymerized film in order to remove C by the generation of CO and CO 2 . Alloying properties can be improved without the intervention of a polymer film. Therefore, according to the present embodiment, since the deposition of the polymer film on the surface of the substrate 22 can be suppressed, the mask 21 used for etching can be used as a mask for the metal film 23 in the subsequent lift-off step. A good alloy reaction between the substrate 22 and the metal film 23 can be obtained, and an increase in contact resistance can be prevented.
【0022】また、CF4 /H2 の場合ではシリコン窒
化膜24の側壁に付着した重合膜がエッチングからの保
護膜として機能していたが(図6Bに相当)、CF4 /
O2の場合では重合膜の堆積が抑制されるためシリコン
窒化膜24のエッチング選択比が高まり、図1Bに示す
ようなサイドエッチングの様相が確認された。したがっ
て、その後の金属膜23の蒸着時にシリコン窒化膜24
の側壁、すなわちコンタクトホール25の側壁部への金
属膜23の付着が抑制され、コンタクトホール25底面
である基板22表面の金属膜23とレジストマスク21
上面の金属膜23との確実な分離作用が得られ、その後
のリフトオフが容易となる。Further, the polymerization film attached to the sidewall of the silicon nitride film 24 to function as a protective film from etching in the case of CF 4 / H 2 (corresponding to FIG. 6B), CF 4 /
In the case of O 2 , since the deposition of the polymer film was suppressed, the etching selectivity of the silicon nitride film 24 was increased, and the aspect of side etching as shown in FIG. 1B was confirmed. Accordingly, the silicon nitride film 24 is deposited during the subsequent deposition of the metal film 23.
The adhesion of the metal film 23 to the side wall of the contact hole 25, that is, the side wall portion of the contact hole 25 is suppressed, and the metal film 23 on the surface of the substrate 22 which is the bottom surface of the contact hole 25 and the resist mask 21
A reliable separating action from the metal film 23 on the upper surface is obtained, and subsequent lift-off is facilitated.
【0023】図2に、CF4 /O2 全流量に対するO2
の流量(体積流量)比に対するシリコン窒化膜24のエ
ッチングレートとウェーハ面内でのエッチングレートの
均一性とを参考までに示す。エッチングレートは、O2
流量比8.33%(CF4/O2=22sccm/2sccm) 〜25.00 %(CF4/O
2=18sccm/6sccm) の範囲で安定しており、面内均一性は
±1.6 %以下と良好な結果が得られている。FIG. 2 shows that O 2 with respect to the total CF 4 / O 2 flow rate.
For reference, the etching rate of the silicon nitride film 24 and the uniformity of the etching rate in the wafer surface with respect to the flow rate (volume flow rate) ratio are shown for reference. The etching rate is O 2
8.33% (CF 4 / O 2 = 22sccm / 2sccm) cm25.00% (CF 4 / O
2 = 18 sccm / 6 sccm), and the in-plane uniformity is as good as ± 1.6% or less.
【0024】以上、本発明の実施の形態について説明し
たが、勿論、本発明はこれに限定されることなく、本発
明の技術的思想に基づいて種々の変形が可能である。Although the embodiments of the present invention have been described above, the present invention is, of course, not limited thereto, and various modifications can be made based on the technical concept of the present invention.
【0025】例えば以上の実施の形態では、エッチング
ガスとしてCF4 /O2 ガスを用いたが、CHF3 /O
2 ガス等の他のフルオロカーボン系ガスと酸素ガスとの
混合ガスを用いることも可能である。但しこの場合、H
を含むため重合膜の堆積抑制の観点からO2 ガスの体積
流量比をCF4 /O2 のときと比べて高くする必要があ
る。For example, in the above embodiment, CF 4 / O 2 gas was used as an etching gas, but CHF 3 / O 2 was used.
It is also possible to use a mixed gas of another fluorocarbon-based gas such as two gases and an oxygen gas. However, in this case, H
Therefore, the volume flow ratio of the O 2 gas needs to be higher than that of CF 4 / O 2 from the viewpoint of suppressing the deposition of the polymer film.
【0026】また以上の実施の形態では、シリコン系絶
縁膜としてシリコン窒化膜を説明したが、シリコン酸化
膜に対しても適用可能である。更にオーミックメタルの
組成も上記組成に限られず、他の金属にも適用可能であ
ることは言うまでもない。In the above embodiment, a silicon nitride film is described as a silicon-based insulating film, but the present invention can be applied to a silicon oxide film. Further, the composition of the ohmic metal is not limited to the above-described composition, and it goes without saying that the composition can be applied to other metals.
【0027】[0027]
【発明の効果】以上述べたように、本発明の半導体装置
の製造方法によれば、コンタクトホール形成のためのド
ライエッチングの際、CF系の重合膜の堆積を抑制し、
エッチングに用いたマスクをその後のリフトオフ工程に
おける金属膜のマスクとして用いることを可能としなが
ら、コンタクトホール底面における基板表面と金属膜と
の良好なアロイ反応を得ることができ、コンタクト抵抗
の増大を防止する。As described above, according to the method of manufacturing a semiconductor device of the present invention, the deposition of a CF-based polymer film can be suppressed during dry etching for forming a contact hole.
A good alloying reaction between the substrate surface and the metal film at the bottom of the contact hole can be obtained while preventing the increase in contact resistance, while enabling the mask used for the etching to be used as a mask for the metal film in the subsequent lift-off process. I do.
【0028】また請求項2の発明によれば、レジストに
対するシリコン窒化膜のエッチング速度が改善され、コ
ンタクトホール側壁がレジスト側壁よりも後退してサイ
ドエッチングの様相を呈し、これがコンタクトホール底
面への金属膜の蒸着の際、コンタクトホール底面へ堆積
する金属膜とマスク上面に堆積される金属膜との完全分
離が図られ、その後のリフトオフを容易に行うことが可
能となる。According to the second aspect of the present invention, the etching rate of the silicon nitride film with respect to the resist is improved, and the side wall of the contact hole recedes from the side wall of the resist to exhibit a side-etching state. At the time of film deposition, a metal film deposited on the bottom surface of the contact hole and a metal film deposited on the upper surface of the mask are completely separated, and subsequent lift-off can be easily performed.
【0029】更に請求項3の発明によれば、上記効果を
得るのに十分なシリコン窒化膜のエッチング作用を得る
ことができる。Further, according to the invention of claim 3, it is possible to obtain a sufficient etching effect on the silicon nitride film to obtain the above-mentioned effect.
【図1】本発明の実施の形態による半導体装置の製造方
法を説明するウェーハの断面模式図であり、Aはレジス
トマスク形成工程を、Bはコンタクトホール形成工程
を、Cは金属膜蒸着工程を、Dはリフトオフ工程をそれ
ぞれ示している。FIG. 1 is a schematic cross-sectional view of a wafer for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention, wherein A is a resist mask forming step, B is a contact hole forming step, and C is a metal film deposition step. , D respectively indicate the lift-off process.
【図2】本発明の実施の形態で用いたエッチングガスで
あるCF4 /O2 ガスの全流量に対するO2 ガス流量比
とシリコン窒化膜のエッチングレート及び面内均一性と
の関係を示す図である。FIG. 2 is a diagram showing a relationship between an O 2 gas flow ratio with respect to a total flow rate of CF 4 / O 2 gas, which is an etching gas used in an embodiment of the present invention, and an etching rate and in-plane uniformity of a silicon nitride film. It is.
【図3】反応性イオンエッチング装置の概念構成図であ
る。FIG. 3 is a conceptual configuration diagram of a reactive ion etching apparatus.
【図4】従来一般的なリフトオフ法による金属膜の形成
方法の一例を説明するウェーハの断面模式図であり、A
はレジストマスク形成工程を、Bは金属膜蒸着工程を、
Cはリフトオフ工程をそれぞれ示している。FIG. 4 is a schematic cross-sectional view of a wafer for explaining an example of a conventional method of forming a metal film by a lift-off method.
Represents a resist mask forming step, B represents a metal film deposition step,
C indicates a lift-off step.
【図5】従来一般的なリフトオフ法による金属膜の形成
方法の他の例を説明するウェーハの断面模式図であり、
Aはレジストマスク形成工程を、Bは金属膜蒸着工程
を、Cはリフトオフ工程をそれぞれ示している。FIG. 5 is a schematic cross-sectional view of a wafer illustrating another example of a method of forming a metal film by a conventional general lift-off method;
A indicates a resist mask forming step, B indicates a metal film deposition step, and C indicates a lift-off step.
【図6】従来例による半導体装置の製造方法を説明する
ウェーハの断面模式図であり、Aはレジストマスク形成
工程を、Bはコンタクトホール形成工程を、Cは金属膜
蒸着工程を、Dはリフトオフ工程をそれぞれ示してい
る。FIG. 6 is a schematic cross-sectional view of a wafer for explaining a method of manufacturing a semiconductor device according to a conventional example, where A is a resist mask forming step, B is a contact hole forming step, C is a metal film deposition step, and D is a lift-off. Each step is shown.
21…レジストマスク、22…基板、23…金属膜、2
4…シリコン窒化膜、25…コンタクトホール。21: resist mask, 22: substrate, 23: metal film, 2
4: silicon nitride film, 25: contact hole.
Claims (3)
系絶縁膜に対し、この絶縁膜上に形成されたレジストパ
ターンをマスクとして、 フルオロカーボン系ガスと酸素ガスとの混合ガスをエッ
チングガスとしたドライエッチングによりコンタクトホ
ールを形成した後、 前記マスクを前記コンタクトホールの底面へ金属膜を蒸
着する際のリフトオフのマスクとして用いることを特徴
とする半導体装置の製造方法。1. A silicon-based insulating film formed on a surface of a semiconductor substrate, using a resist pattern formed on the insulating film as a mask and a mixed gas of a fluorocarbon gas and an oxygen gas as an etching gas. A method for manufacturing a semiconductor device, comprising: forming a contact hole by etching; and using the mask as a lift-off mask when depositing a metal film on a bottom surface of the contact hole.
であり、 前記エッチングガスは、全流量に対する体積流量比が8
%以上25%以下の酸素ガスと、四フッ化炭素ガスとの
混合ガスであることを特徴とする請求項1に記載の半導
体装置の製造方法。2. The silicon-based insulating film is a silicon nitride film, and the etching gas has a volume flow rate ratio of 8 to a total flow rate.
2. The method according to claim 1, wherein the gas is a mixed gas of oxygen gas of not less than 25% and not more than 25% and carbon tetrafluoride gas.
密度が5W/cm2以上であることを特徴とする請求項
2に記載の半導体装置の製造方法。3. The method according to claim 2, wherein the RF power density in the dry etching is 5 W / cm 2 or more.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32305499A JP2001144031A (en) | 1999-11-12 | 1999-11-12 | Producing method for semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32305499A JP2001144031A (en) | 1999-11-12 | 1999-11-12 | Producing method for semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001144031A true JP2001144031A (en) | 2001-05-25 |
Family
ID=18150592
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP32305499A Pending JP2001144031A (en) | 1999-11-12 | 1999-11-12 | Producing method for semiconductor device |
Country Status (1)
Country | Link |
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JP (1) | JP2001144031A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2015001991A1 (en) * | 2013-07-01 | 2015-01-08 | 東京エレクトロン株式会社 | Method for treating workpiece |
KR101591677B1 (en) * | 2014-09-26 | 2016-02-18 | 광주과학기술원 | Method for growing nitride-based semiconductor with high quality |
-
1999
- 1999-11-12 JP JP32305499A patent/JP2001144031A/en active Pending
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WO2015001991A1 (en) * | 2013-07-01 | 2015-01-08 | 東京エレクトロン株式会社 | Method for treating workpiece |
KR101591677B1 (en) * | 2014-09-26 | 2016-02-18 | 광주과학기술원 | Method for growing nitride-based semiconductor with high quality |
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