JP2001111135A - 半導体ホール素子 - Google Patents
半導体ホール素子Info
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- JP2001111135A JP2001111135A JP28386699A JP28386699A JP2001111135A JP 2001111135 A JP2001111135 A JP 2001111135A JP 28386699 A JP28386699 A JP 28386699A JP 28386699 A JP28386699 A JP 28386699A JP 2001111135 A JP2001111135 A JP 2001111135A
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- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F10/00—Thin magnetic films, e.g. of one-domain structure
- H01F10/08—Thin magnetic films, e.g. of one-domain structure characterised by magnetic layers
- H01F10/10—Thin magnetic films, e.g. of one-domain structure characterised by magnetic layers characterised by the composition
- H01F10/18—Thin magnetic films, e.g. of one-domain structure characterised by magnetic layers characterised by the composition being compounds
- H01F10/20—Ferrites
- H01F10/24—Garnets
- H01F10/245—Modifications for enhancing interaction with electromagnetic wave energy
Abstract
(57)【要約】
【課題】 単一の半導体ホール素子でありながら、機械
的歪みによるオフセット出力を原理的にゼロとするこ
と、及び、磁気感度も同時に向上させることができるこ
とを課題とする。 【解決手段】 Ｐ型半導体基板10面上方から見ると、互
いの中心を共有する基板面内の二つの平行四辺形から成
る「Ｘ」字型の図形のような形状のＮ型活性領域11；そ
の図形の辺A1、A2、及び、辺B1、B2、それぞれの近傍に
ある第一及び第二Ｎ型拡散領域17a、17b；前記二つの平
行四辺形の交点の内、対称軸16上にはない2点それぞれ
の近傍にある第三及び第四Ｎ型拡散領域19a、19b；第一
及び第二Ｎ型拡散領域17a、17bにそれぞれ接続された第
一及び第二入力電流端子12、13；及び、第三及び第四Ｎ
型拡散領域19a、19bにそれぞれ接続された第一及び第二
出力電圧端子14、15を有する半導体ホール素子を提供す
る。
的歪みによるオフセット出力を原理的にゼロとするこ
と、及び、磁気感度も同時に向上させることができるこ
とを課題とする。 【解決手段】 Ｐ型半導体基板10面上方から見ると、互
いの中心を共有する基板面内の二つの平行四辺形から成
る「Ｘ」字型の図形のような形状のＮ型活性領域11；そ
の図形の辺A1、A2、及び、辺B1、B2、それぞれの近傍に
ある第一及び第二Ｎ型拡散領域17a、17b；前記二つの平
行四辺形の交点の内、対称軸16上にはない2点それぞれ
の近傍にある第三及び第四Ｎ型拡散領域19a、19b；第一
及び第二Ｎ型拡散領域17a、17bにそれぞれ接続された第
一及び第二入力電流端子12、13；及び、第三及び第四Ｎ
型拡散領域19a、19bにそれぞれ接続された第一及び第二
出力電圧端子14、15を有する半導体ホール素子を提供す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体ホール素子
に関し、特に、機械的な歪みに起因するオフセット出力
の変動が小さいものに関する。
に関し、特に、機械的な歪みに起因するオフセット出力
の変動が小さいものに関する。
【従来の技術】近年、半導体ホール素子、及び、それら
を半導体基板上に配置させた半導体ホールＩＣは、磁気
センサーとして各種用途に応用されている。
を半導体基板上に配置させた半導体ホールＩＣは、磁気
センサーとして各種用途に応用されている。
【０００２】以下、従来の半導体ホール素子について説
明する。図4は、シリコン基板上に形成された従来の半
導体ホール素子を、基板面上方から見たときの模式図で
ある。半導体ホール素子本体1は、この方向から見ると
矩形である。その矩形の一辺、及び、その辺に相対する
辺全体に電極があり、各電極の中点に、第一及び第二入
力電流端子2、3がそれぞれある。この第一及び第二入力
電流端子2、3間には、所定の電流を流すことができる。
磁界や歪みがないとき、半導体ホール素子本体1中を流
れる電流は、相対する電極に実質的に垂直な向きで、一
様な流れとなる。残りの各辺の中点近傍に、第一及び第
二出力電圧端子4、5がそれぞれある。これにより、前記
電流方向に対して垂直方向の電位差を測定できる。
明する。図4は、シリコン基板上に形成された従来の半
導体ホール素子を、基板面上方から見たときの模式図で
ある。半導体ホール素子本体1は、この方向から見ると
矩形である。その矩形の一辺、及び、その辺に相対する
辺全体に電極があり、各電極の中点に、第一及び第二入
力電流端子2、3がそれぞれある。この第一及び第二入力
電流端子2、3間には、所定の電流を流すことができる。
磁界や歪みがないとき、半導体ホール素子本体1中を流
れる電流は、相対する電極に実質的に垂直な向きで、一
様な流れとなる。残りの各辺の中点近傍に、第一及び第
二出力電圧端子4、5がそれぞれある。これにより、前記
電流方向に対して垂直方向の電位差を測定できる。
【０００３】以上のように構成された従来の半導体ホー
ル素子の動作について説明する。まず、図4に示す半導
体ホール素子に、第一入力電流端子2から第二入力電流
端子3に向けて、一定の駆動電流を流す。すると、第一
出力電圧端子4の出力電圧V1と第二出力電圧端子5の出力
電圧V2との差Voutは、ホール効果により半導体ホール素
子本体1を基板面に垂直に貫く磁界の強さBに依存する。
従って、Voutを検出することにより磁界Bを検出でき
る。しかし、このとき外部からの機械的な力により半導
体ホール素子に歪みが生ずると、ピエゾ抵抗効果により
出力電圧差Voutと磁界の強さBとの依存関係が歪みのな
いときから変動する。このため、磁界Bの検出精度が著
しく落ちる。
ル素子の動作について説明する。まず、図4に示す半導
体ホール素子に、第一入力電流端子2から第二入力電流
端子3に向けて、一定の駆動電流を流す。すると、第一
出力電圧端子4の出力電圧V1と第二出力電圧端子5の出力
電圧V2との差Voutは、ホール効果により半導体ホール素
子本体1を基板面に垂直に貫く磁界の強さBに依存する。
従って、Voutを検出することにより磁界Bを検出でき
る。しかし、このとき外部からの機械的な力により半導
体ホール素子に歪みが生ずると、ピエゾ抵抗効果により
出力電圧差Voutと磁界の強さBとの依存関係が歪みのな
いときから変動する。このため、磁界Bの検出精度が著
しく落ちる。
【０００４】磁界Bがゼロでホール効果が生じてないと
きの出力電圧差Voutをオフセット出力V0と呼ぶ。半導体
ホール素子に機械的な歪みが生じたとき、その歪みが及
ぼすオフセット出力V0への影響について、次に説明す
る。図4において、W、Lは、それぞれ、半導体ホール素
子本体1の幅、長さを表す。半導体ホール素子を等価回
路で表すと、図4の半導体ホール素子本体1内部に仮想的
に描いたようなブリッジ抵抗とみなせる。このブリッジ
抵抗は抵抗R24、R25、R34、R35を図4のように菱形につ
ないだものからなり、その各頂点を第一または第二入力
電流端子、または、出力電圧端子2、3、4、5とそれぞれ
一致させている。抵抗R24、R25、R34、R35は、磁界や歪
みのない時、基板であるシリコン結晶の電気的な等方性
から、全て等しいとみなせる。
きの出力電圧差Voutをオフセット出力V0と呼ぶ。半導体
ホール素子に機械的な歪みが生じたとき、その歪みが及
ぼすオフセット出力V0への影響について、次に説明す
る。図4において、W、Lは、それぞれ、半導体ホール素
子本体1の幅、長さを表す。半導体ホール素子を等価回
路で表すと、図4の半導体ホール素子本体1内部に仮想的
に描いたようなブリッジ抵抗とみなせる。このブリッジ
抵抗は抵抗R24、R25、R34、R35を図4のように菱形につ
ないだものからなり、その各頂点を第一または第二入力
電流端子、または、出力電圧端子2、3、4、5とそれぞれ
一致させている。抵抗R24、R25、R34、R35は、磁界や歪
みのない時、基板であるシリコン結晶の電気的な等方性
から、全て等しいとみなせる。
【０００５】基板面に平行で、半導体ホール素子本体1
を表す矩形の対角線方向に対して角度θをなす方向に歪
みεが生じると、ピエゾ抵抗効果により、抵抗R24、
R25、R3 4、R35の値が異なるようになる。簡単のため、
アスペクト比W/Lが1の時を例にとると、各抵抗は次式の
ように与えられる。
を表す矩形の対角線方向に対して角度θをなす方向に歪
みεが生じると、ピエゾ抵抗効果により、抵抗R24、
R25、R3 4、R35の値が異なるようになる。簡単のため、
アスペクト比W/Lが1の時を例にとると、各抵抗は次式の
ように与えられる。
【０００６】 R25＝R34＝Ri{1＋(π1cosθ＋πtsinθ)Yε} ・・・ (1) R24＝R35＝Ri{1＋(π1sinθ＋πtcosθ)Yε} ・・・ (2)
【０００７】ここで、Riは半導体ホール素子における第
一及び第二入力電流端子2、3間の抵抗を、Yは半導体ホ
ール素子のヤング率を、π1、πtは基板面上の電流方
向、または、電流に対し垂直な方向の各ピエゾ抵抗係数
を、それぞれ表す。従って、第一入力電流端子2から第
二入力電流端子3に向けて駆動電流Iを流すと、オフセッ
ト出力V0は(1)、(2)より次式で与えられる。
一及び第二入力電流端子2、3間の抵抗を、Yは半導体ホ
ール素子のヤング率を、π1、πtは基板面上の電流方
向、または、電流に対し垂直な方向の各ピエゾ抵抗係数
を、それぞれ表す。従って、第一入力電流端子2から第
二入力電流端子3に向けて駆動電流Iを流すと、オフセッ
ト出力V0は(1)、(2)より次式で与えられる。
【０００８】 V0 ＝{R34／(R24＋R34)}Ri・I−{R35／(R25＋R35)}Ri・I ＝(π1−πt)・(cosθ−sinθ)YεRiI／{2＋(π1＋πt)(cosθ＋sinθ)Yε} ・・・ (3)
【０００９】このように、オフセット出力V0はπ1−πt
に比例するので、シリコン結晶基板面をπ1−πtの値が
小さい(110)面に選べば、機械的歪みεによるオフセッ
ト出力V 0の発生を抑えることはできる。
に比例するので、シリコン結晶基板面をπ1−πtの値が
小さい(110)面に選べば、機械的歪みεによるオフセッ
ト出力V 0の発生を抑えることはできる。
【００１０】しかし、ＭＯＳ型素子を同時に搭載したモ
ノリシックなシリコンホールＩＣ等では、界面準位密度
の小さい(100)面基板を使用する必要があり、機械的歪
みによるオフセット出力の発生が無視できない。そこ
で、機械的歪みによるオフセット出力の発生を任意の面
方位の基板でも抑制できるような方法として、従来、次
のようなものがあった。図5は、機械的歪みに起因する
オフセット出力を抑制する、従来の半導体ホール素子
を、基板面上方から見たときの模式図である。この半導
体ホール素子は、図4に示した半導体ホール素子を二つ
接続したものである。この二つの半導体ホール素子を、
第一及び第二ホール素子T1、T2とする。各ホール素子の
アスペクト比は1に等しい。第二ホール素子T2は第一ホ
ール素子T1を基板面内で90°回転させた方を向いてい
る。そして、第二ホール素子T2にある第一入力電流端子
2が、第一ホール素子T1にある第二入力電流端子3と接続
されている。
ノリシックなシリコンホールＩＣ等では、界面準位密度
の小さい(100)面基板を使用する必要があり、機械的歪
みによるオフセット出力の発生が無視できない。そこ
で、機械的歪みによるオフセット出力の発生を任意の面
方位の基板でも抑制できるような方法として、従来、次
のようなものがあった。図5は、機械的歪みに起因する
オフセット出力を抑制する、従来の半導体ホール素子
を、基板面上方から見たときの模式図である。この半導
体ホール素子は、図4に示した半導体ホール素子を二つ
接続したものである。この二つの半導体ホール素子を、
第一及び第二ホール素子T1、T2とする。各ホール素子の
アスペクト比は1に等しい。第二ホール素子T2は第一ホ
ール素子T1を基板面内で90°回転させた方を向いてい
る。そして、第二ホール素子T2にある第一入力電流端子
2が、第一ホール素子T1にある第二入力電流端子3と接続
されている。
【００１１】以上のように構成された半導体ホール素子
の動作について説明する。第一ホール素子T1にある第一
の入力電流端子2から、第二ホール素子T2にある第二入
力電流端子3に向けて、駆動電流Iを流す。基板面に平行
で、第一ホール素子T1本体1の対角線方向に対して角度
θをなす方向に歪みεが生じた場合を考える。すると、
等価ブリッジ回路の抵抗R24、R25、R34、R35は、第一ホ
ール素子T1の場合は式(1)、(2)により、第二ホール素子
T2の場合は次式(4)、(5)により、それぞれ与えられる。
の動作について説明する。第一ホール素子T1にある第一
の入力電流端子2から、第二ホール素子T2にある第二入
力電流端子3に向けて、駆動電流Iを流す。基板面に平行
で、第一ホール素子T1本体1の対角線方向に対して角度
θをなす方向に歪みεが生じた場合を考える。すると、
等価ブリッジ回路の抵抗R24、R25、R34、R35は、第一ホ
ール素子T1の場合は式(1)、(2)により、第二ホール素子
T2の場合は次式(4)、(5)により、それぞれ与えられる。
【００１２】 R25＝R34＝Ri{1＋(π1sinθ＋πtcosθ)Yε} ・・・ (4) R24＝R35＝Ri{1＋(π1cosθ＋πtsinθ)Yε} ・・・ (5)
【００１３】従って、図5の半導体ホール素子における
オフセット出力V0は、第一ホール素子T1に関しては式
(3)で、第二ホール素子T2に関しては次式(6)で、それぞ
れ表される。
オフセット出力V0は、第一ホール素子T1に関しては式
(3)で、第二ホール素子T2に関しては次式(6)で、それぞ
れ表される。
【００１４】 V0 ＝{R34／(R24＋R34)}Ri・I−{R35／(R25＋R35)}Ri・I ＝−(π1−πt)(cosθ−sinθ)YεRiI／{2＋(π1＋πt)(cosθ＋sinθ)Yε} ・・・ (6)
【００１５】式(3)、(6)が表すように、第一及び第二ホ
ール素子T1、T2の各オフセット出力V0は、絶対値が同じ
で符号が逆である。従って、第一及び第二ホール素子T
1、T2の各出力電圧差の和を専用加算回路でとることに
より、機械的歪みによるオフセット出力がキャンセルさ
れる。このようにして、従来は、基板が任意の面方位を
有する場合において、オフセット出力を抑えていた。
ール素子T1、T2の各オフセット出力V0は、絶対値が同じ
で符号が逆である。従って、第一及び第二ホール素子T
1、T2の各出力電圧差の和を専用加算回路でとることに
より、機械的歪みによるオフセット出力がキャンセルさ
れる。このようにして、従来は、基板が任意の面方位を
有する場合において、オフセット出力を抑えていた。
【００１６】
【発明が解決しようとする課題】しかし、図5に示す従
来例では、ホール素子が複数必要であり、また、専用加
算回路が必要であるため、半導体ホール素子全体が基板
上で大きな面積を占める、という欠点があった。シリコ
ン基板を樹脂封止する際等に基板に発生する機械的な歪
みは、基板内の位置により大きく変化する。複数のホー
ル素子が基板上に配置された図5の構成では、各ホール
素子で発生する機械的歪みに差が生じやすい。このた
め、機械的歪みによる各ホール素子のオフセット出力を
完全にはキャンセルできない、という欠点もあった。
来例では、ホール素子が複数必要であり、また、専用加
算回路が必要であるため、半導体ホール素子全体が基板
上で大きな面積を占める、という欠点があった。シリコ
ン基板を樹脂封止する際等に基板に発生する機械的な歪
みは、基板内の位置により大きく変化する。複数のホー
ル素子が基板上に配置された図5の構成では、各ホール
素子で発生する機械的歪みに差が生じやすい。このた
め、機械的歪みによる各ホール素子のオフセット出力を
完全にはキャンセルできない、という欠点もあった。
【００１７】図5の従来例では、各ホール素子のアスペ
クト比を1とすることで、機械的歪みによる各ホール素
子のオフセット出力をキャンセルできた。しかし、半導
体ホール素子の磁気感度はアスペクト比の減少とともに
増加するため、アスペクト比は1より小さい方が、磁気
感度の向上の面では望ましい。つまり、従来例では、機
械的歪みによるオフセット出力のキャンセルと磁気感度
の向上とを両立させることができない、という欠点も有
していた。本発明は、上記のような従来の問題点を解決
するために、単一の半導体ホール素子でありながら、機
械的歪みによるオフセット出力を原理的にゼロとするこ
と、及び、磁気感度も同時に向上させることができるこ
とを課題とする。つまり、従来例のような複数の半導体
ホール素子や専用加算回路を必要としないことにより、
小面積で特性の優れた半導体ホール素子を提供すること
を目的とする。
クト比を1とすることで、機械的歪みによる各ホール素
子のオフセット出力をキャンセルできた。しかし、半導
体ホール素子の磁気感度はアスペクト比の減少とともに
増加するため、アスペクト比は1より小さい方が、磁気
感度の向上の面では望ましい。つまり、従来例では、機
械的歪みによるオフセット出力のキャンセルと磁気感度
の向上とを両立させることができない、という欠点も有
していた。本発明は、上記のような従来の問題点を解決
するために、単一の半導体ホール素子でありながら、機
械的歪みによるオフセット出力を原理的にゼロとするこ
と、及び、磁気感度も同時に向上させることができるこ
とを課題とする。つまり、従来例のような複数の半導体
ホール素子や専用加算回路を必要としないことにより、
小面積で特性の優れた半導体ホール素子を提供すること
を目的とする。
【００１８】
【課題を解決するための手段】先に述べた課題を達成す
るために本発明の半導体ホール素子は、半導体基板面上
方から見ると、前記半導体基板面内にある互いの中心を
共有する二つの平行四辺形から成る図形のような形状で
あって、前記二つの平行四辺形が、その一方の一辺に対
して垂直で前記中心を通る前記半導体基板面内の直線を
対称軸として互いに対称であり、前記対称軸に垂直でな
い前記二つの平行四辺形の辺上のみで互いに交差するよ
うな形状である、前記半導体基板と逆の伝導型を有する
活性領域、前記図形の前記対称軸に対して垂直な4辺の
内、前記対称軸方向について前記図形の中心に対して一
方の側にある2辺近傍、及び、他方の側にある2辺近傍
に、それぞれ設けられた、前記活性領域と同じ伝導型を
有する第一及び第二拡散領域、前記二つの平行四辺形の
交点の内、前記対称軸上にはない2点それぞれの近傍に
ある、前記活性領域と同じ伝導型を有する第三及び第四
拡散領域、前記第一及び前記第二拡散領域にそれぞれ接
続された第一及び第二入力電流端子、及び、前記第三及
び第四拡散領域にそれぞれ接続された第一及び第二出力
電圧端子を有する。この構成によって、以下の実施例に
示すように、単一の半導体ホール素子で、機械的歪みに
よるオフセット出力が原理的にゼロとなる。
るために本発明の半導体ホール素子は、半導体基板面上
方から見ると、前記半導体基板面内にある互いの中心を
共有する二つの平行四辺形から成る図形のような形状で
あって、前記二つの平行四辺形が、その一方の一辺に対
して垂直で前記中心を通る前記半導体基板面内の直線を
対称軸として互いに対称であり、前記対称軸に垂直でな
い前記二つの平行四辺形の辺上のみで互いに交差するよ
うな形状である、前記半導体基板と逆の伝導型を有する
活性領域、前記図形の前記対称軸に対して垂直な4辺の
内、前記対称軸方向について前記図形の中心に対して一
方の側にある2辺近傍、及び、他方の側にある2辺近傍
に、それぞれ設けられた、前記活性領域と同じ伝導型を
有する第一及び第二拡散領域、前記二つの平行四辺形の
交点の内、前記対称軸上にはない2点それぞれの近傍に
ある、前記活性領域と同じ伝導型を有する第三及び第四
拡散領域、前記第一及び前記第二拡散領域にそれぞれ接
続された第一及び第二入力電流端子、及び、前記第三及
び第四拡散領域にそれぞれ接続された第一及び第二出力
電圧端子を有する。この構成によって、以下の実施例に
示すように、単一の半導体ホール素子で、機械的歪みに
よるオフセット出力が原理的にゼロとなる。
【００１９】
【発明の実施の形態】以下、本発明の好ましい実施例に
ついて、図面を参照しながら説明する。図1は、本発明
の実施例である半導体ホール素子を半導体基板面上方か
ら見たときの構造を示す平面図である。Ｐ型シリコン基
板10上に、Ｎ型活性領域11が図1のようないわゆる
「Ｘ」形状に設けられている。この「Ｘ」形状は、図1
に示した対称軸16に対して互いに対称な二つの平行四辺
形の重ね合わせでできている。この対称軸16は、両平行
四辺形が共有する中心を通り、「Ｘ」形状の端点に当た
る各平行四辺形の辺A1、A2、B1、B2に垂直である。各平
行四辺形の形は、このように重ね合わせたとき、両平行
四辺形の交点全てが、対称軸16に垂直でない両平行四辺
形の辺上にあるようなものである。つまり、いわゆる
「Ｘ」形状が得られるような平行四辺形が選ばれてい
る。
ついて、図面を参照しながら説明する。図1は、本発明
の実施例である半導体ホール素子を半導体基板面上方か
ら見たときの構造を示す平面図である。Ｐ型シリコン基
板10上に、Ｎ型活性領域11が図1のようないわゆる
「Ｘ」形状に設けられている。この「Ｘ」形状は、図1
に示した対称軸16に対して互いに対称な二つの平行四辺
形の重ね合わせでできている。この対称軸16は、両平行
四辺形が共有する中心を通り、「Ｘ」形状の端点に当た
る各平行四辺形の辺A1、A2、B1、B2に垂直である。各平
行四辺形の形は、このように重ね合わせたとき、両平行
四辺形の交点全てが、対称軸16に垂直でない両平行四辺
形の辺上にあるようなものである。つまり、いわゆる
「Ｘ」形状が得られるような平行四辺形が選ばれてい
る。
【００２０】「Ｘ」形状をなす図形の対称軸16に垂直な
4辺の内、対称軸16と直交する基板面内の直線に対して
一方の側にある2辺A1、A2近傍、及び、他方の側にある2
辺B1、B2近傍に、それぞれ第一Ｎ型拡散領域17a、及
び、第二Ｎ型拡散領域17bがある。そして、「Ｘ」形状
を形成する二つの平行四辺形の四つの交点の内、対称軸
16上にはない2点それぞれの近傍に、第三Ｎ型拡散領域1
9a、及び、第四Ｎ型拡散領域19bがある。ここで、各Ｎ
型拡散領域における不純物濃度は、Ｎ型活性領域11のも
のよりも濃くなっている。各Ｎ型拡散領域17a、17b、19
a、19b上に、絶縁膜（図示せず）を介して、コンタクト
窓18がそれぞれ開けられている。各コンタクト窓18を通
して、各Ｎ型拡散領域と接続するための、アルミニウム
等の配線材料から成る端子がある。各端子の内、第一及
び第二Ｎ型拡散領域17a、17bに接続された端子をそれぞ
れ第一及び第二入力電流端子12、13とし、第三及び第四
Ｎ型拡散領域19a、19bに接続された端子をそれぞれ第一
及び第二出力電圧端子14、15とする。
4辺の内、対称軸16と直交する基板面内の直線に対して
一方の側にある2辺A1、A2近傍、及び、他方の側にある2
辺B1、B2近傍に、それぞれ第一Ｎ型拡散領域17a、及
び、第二Ｎ型拡散領域17bがある。そして、「Ｘ」形状
を形成する二つの平行四辺形の四つの交点の内、対称軸
16上にはない2点それぞれの近傍に、第三Ｎ型拡散領域1
9a、及び、第四Ｎ型拡散領域19bがある。ここで、各Ｎ
型拡散領域における不純物濃度は、Ｎ型活性領域11のも
のよりも濃くなっている。各Ｎ型拡散領域17a、17b、19
a、19b上に、絶縁膜（図示せず）を介して、コンタクト
窓18がそれぞれ開けられている。各コンタクト窓18を通
して、各Ｎ型拡散領域と接続するための、アルミニウム
等の配線材料から成る端子がある。各端子の内、第一及
び第二Ｎ型拡散領域17a、17bに接続された端子をそれぞ
れ第一及び第二入力電流端子12、13とし、第三及び第四
Ｎ型拡散領域19a、19bに接続された端子をそれぞれ第一
及び第二出力電圧端子14、15とする。
【００２１】図2は、本発明の実施例である半導体ホー
ル素子の、図1に示した直線AA'の位置における断面図で
ある。図2に示されているように、Ｐ型シリコン基板10
中、その表面から所定の深さまでの凹部がＮ型活性領域
11に置き換わっており、Ｐ型シリコン基板10及びＮ型活
性領域11の表面が絶縁膜21に覆われている。表面付近に
おけるＮ型活性領域11とＰ型シリコン基板10との境界近
傍に、Ｎ型活性領域11よりも濃い不純物濃度の第三及び
第四Ｎ型拡散領域19a、19bがある。各Ｎ型拡散領域上
に、絶縁膜21に開けられたコンタクト窓から、第一及び
第二出力電圧端子14、15がアルミニウム等の配線材料を
用いて接続されている。尚、図示はしないが、第一及び
第二Ｎ型拡散領域17a、17b近傍の半導体ホール素子の構
造も、図2と同様である。
ル素子の、図1に示した直線AA'の位置における断面図で
ある。図2に示されているように、Ｐ型シリコン基板10
中、その表面から所定の深さまでの凹部がＮ型活性領域
11に置き換わっており、Ｐ型シリコン基板10及びＮ型活
性領域11の表面が絶縁膜21に覆われている。表面付近に
おけるＮ型活性領域11とＰ型シリコン基板10との境界近
傍に、Ｎ型活性領域11よりも濃い不純物濃度の第三及び
第四Ｎ型拡散領域19a、19bがある。各Ｎ型拡散領域上
に、絶縁膜21に開けられたコンタクト窓から、第一及び
第二出力電圧端子14、15がアルミニウム等の配線材料を
用いて接続されている。尚、図示はしないが、第一及び
第二Ｎ型拡散領域17a、17b近傍の半導体ホール素子の構
造も、図2と同様である。
【００２２】以上のように構成された、本発明の実施例
である半導体ホール素子の動作を、図3を用いて説明す
る。ここで、図3は、実施例の半導体ホール素子を基板
面上方から見た図と、そのＮ型活性領域11の等価回路と
を重ねて描いた模式図である。まず、機械的な歪みがな
いときのホール効果については、従来のホール素子と全
く同じである。つまり、図3において、第一入力電流端
子12から第二入力電流端子13に向けて一定の駆動電流を
流し、第一出力電圧端子14の出力電圧V3と第二出力電圧
端子15の出力電圧V4との差を検出する。すると、ホール
効果により、出力電圧V3とV4との差から、ホール素子の
基板面を垂直に貫く磁界Bを検出することができる。
である半導体ホール素子の動作を、図3を用いて説明す
る。ここで、図3は、実施例の半導体ホール素子を基板
面上方から見た図と、そのＮ型活性領域11の等価回路と
を重ねて描いた模式図である。まず、機械的な歪みがな
いときのホール効果については、従来のホール素子と全
く同じである。つまり、図3において、第一入力電流端
子12から第二入力電流端子13に向けて一定の駆動電流を
流し、第一出力電圧端子14の出力電圧V3と第二出力電圧
端子15の出力電圧V4との差を検出する。すると、ホール
効果により、出力電圧V3とV4との差から、ホール素子の
基板面を垂直に貫く磁界Bを検出することができる。
【００２３】次に、図3の半導体ホール素子において、
基板面内の任意の方向に沿って機械的な歪みεが生じた
とき、その歪みがオフセット出力へ与える影響につい
て、以下に説明する。実施例の半導体ホール素子を等価
回路で表すと、図3のＮ型活性領域11の内部に示したよ
うな抵抗R1とR2との組み合わせとして表せる。この抵抗
R1、R2は、図3に示すように、Ｎ型活性領域11の「Ｘ」
形状を形成する二つの平行四辺形それぞれにおける、第
一または第二入力電流端子12、13と第一または第二出力
電圧端子14、15との間の抵抗と、それぞれ等価である。
機械的な歪み及びＮ型活性領域11表面に対して垂直な磁
界がない時、各平行四辺形の形状についての対称性か
ら、各平行四辺形内における、第一または第二入力電流
端子12、13と第一または第二出力電圧端子14、15との間
の抵抗は、いずれも同じ値になる。
基板面内の任意の方向に沿って機械的な歪みεが生じた
とき、その歪みがオフセット出力へ与える影響につい
て、以下に説明する。実施例の半導体ホール素子を等価
回路で表すと、図3のＮ型活性領域11の内部に示したよ
うな抵抗R1とR2との組み合わせとして表せる。この抵抗
R1、R2は、図3に示すように、Ｎ型活性領域11の「Ｘ」
形状を形成する二つの平行四辺形それぞれにおける、第
一または第二入力電流端子12、13と第一または第二出力
電圧端子14、15との間の抵抗と、それぞれ等価である。
機械的な歪み及びＮ型活性領域11表面に対して垂直な磁
界がない時、各平行四辺形の形状についての対称性か
ら、各平行四辺形内における、第一または第二入力電流
端子12、13と第一または第二出力電圧端子14、15との間
の抵抗は、いずれも同じ値になる。
【００２４】この半導体ホール素子に図3に示すような
機械的な歪みεが生じても、等価回路の各抵抗の歪みε
に対する方向は、二つの平行四辺形の内、同じ平行四辺
形に含まれる抵抗同士において共通である。従って、ピ
エゾ抵抗効果による抵抗値の変化は、抵抗R1、R2、それ
ぞれで共通である。但し、抵抗R1とR2とは一般的に値が
異なる。図3に示す等価回路からわかるように、抵抗R1
同士、及び、R2同士、それぞれの値がそれぞれ等しけれ
ば、R1及びR2の値が一般に異なっていても、第一入力電
流端子12と第一出力電圧端子14との間の抵抗値、及び、
第一入力電流端子12と第二出力電圧端子15との間の抵抗
値は等しい。従って、この実施例のホール素子では、単
一の半導体ホール素子で機械的歪みによるオフセット出
力を原理的にゼロにすることができることになる。以上
述べた内容は、半導体ホール素子のアスペクト比に実質
的に依らない。従って、図3に示したホール素子本体の
縦横のサイズD1、D2は、実質的に任意の値に設定でき
る。つまり、ホール素子のサイズを変化させることによ
り、オフセット出力をゼロにしたまま、磁気感度を向上
させることができる。
機械的な歪みεが生じても、等価回路の各抵抗の歪みε
に対する方向は、二つの平行四辺形の内、同じ平行四辺
形に含まれる抵抗同士において共通である。従って、ピ
エゾ抵抗効果による抵抗値の変化は、抵抗R1、R2、それ
ぞれで共通である。但し、抵抗R1とR2とは一般的に値が
異なる。図3に示す等価回路からわかるように、抵抗R1
同士、及び、R2同士、それぞれの値がそれぞれ等しけれ
ば、R1及びR2の値が一般に異なっていても、第一入力電
流端子12と第一出力電圧端子14との間の抵抗値、及び、
第一入力電流端子12と第二出力電圧端子15との間の抵抗
値は等しい。従って、この実施例のホール素子では、単
一の半導体ホール素子で機械的歪みによるオフセット出
力を原理的にゼロにすることができることになる。以上
述べた内容は、半導体ホール素子のアスペクト比に実質
的に依らない。従って、図3に示したホール素子本体の
縦横のサイズD1、D2は、実質的に任意の値に設定でき
る。つまり、ホール素子のサイズを変化させることによ
り、オフセット出力をゼロにしたまま、磁気感度を向上
させることができる。
【００２５】
【発明の効果】以上のように本発明は、単一の半導体ホ
ール素子で機械的な歪みによるオフセット出力を原理的
にゼロにすることができる。これにより、従来のよう
に、機械的歪みによるオフセット出力をうち消すため
に、複数のホール素子を組み合わせたり、外部に専用加
算回路を必要とすることがなくなる。従って、複数の半
導体ホール素子、または、専用加算回路のために必要で
あった、半導体基板上におけるそれらの専有面積が小さ
くできる。その一方で、オフセット出力がゼロになる効
果はホール素子のアスペクト比に依らないので、ホール
素子自体の磁気感度の向上も同時に行うことができる。
ール素子で機械的な歪みによるオフセット出力を原理的
にゼロにすることができる。これにより、従来のよう
に、機械的歪みによるオフセット出力をうち消すため
に、複数のホール素子を組み合わせたり、外部に専用加
算回路を必要とすることがなくなる。従って、複数の半
導体ホール素子、または、専用加算回路のために必要で
あった、半導体基板上におけるそれらの専有面積が小さ
くできる。その一方で、オフセット出力がゼロになる効
果はホール素子のアスペクト比に依らないので、ホール
素子自体の磁気感度の向上も同時に行うことができる。
【図1】本発明の実施例である半導体ホール素子を基板
面上方から見た平面図。
面上方から見た平面図。
【図2】本発明の実施例である半導体ホール素子の断面
図。
図。
【図3】本発明の実施例である半導体ホール素子及びそ
の等価回路を重ねて描いた模式図。
の等価回路を重ねて描いた模式図。
【図4】従来の半導体ホール素子及びその等価回路を重
ねて描いた模式図。
ねて描いた模式図。
【図5】従来のオフセット出力を相殺できる半導体ホー
ル素子及びその等価回路を重ねて描いた模式図。
ル素子及びその等価回路を重ねて描いた模式図。
1 半導体ホール素子本体 2 第一入力電流端子 3 第二入力電流端子 4 第一出力電圧端子 5 第二出力電圧端子 10 Ｐ型シリコン基板 11 Ｎ型活性領域 12 第一入力電流端子 13 第二入力電流端子 14 第一出力電圧端子 15 第二出力電圧端子 16 対称軸 17a、17b 第一、第二Ｎ型拡散領域 18 コンタクト窓 19a、19b 第三、第四Ｎ型拡散領域 21 絶縁膜
Claims (1)
- 【請求項１】 半導体基板面上方から見ると、前記半導
体基板面内にある互いの中心を共有する二つの平行四辺
形から成る図形のような形状であって、前記二つの平行
四辺形が、その一方の一辺に対して垂直で前記中心を通
る前記半導体基板面内の直線を対称軸として互いに対称
であり、前記対称軸に垂直でない前記二つの平行四辺形
の辺上のみで互いに交差するような形状である、前記半
導体基板と逆の伝導型を有する活性領域、 前記図形の前記対称軸に対して垂直な4辺の内、前記対
称軸と直交する前記半導体基板内の直線に対して一方の
側にある2辺近傍、及び、他方の側にある2辺近傍に、そ
れぞれ設けられた、前記活性領域と同じ伝導型を有する
第一及び第二拡散領域、 前記二つの平行四辺形の交点の内、前記対称軸上にはな
い2点それぞれの近傍にある、前記活性領域と同じ伝導
型を有する第三及び第四拡散領域、 前記第一及び前記第二拡散領域にそれぞれ接続された第
一及び第二入力電流端子、及び、 前記第三及び前記第四拡散領域にそれぞれ接続された第
一及び第二出力電圧端子を有することを特徴とする半導
体ホール素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28386699A JP2001111135A (ja) | 1999-10-05 | 1999-10-05 | 半導体ホール素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28386699A JP2001111135A (ja) | 1999-10-05 | 1999-10-05 | 半導体ホール素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001111135A true JP2001111135A (ja) | 2001-04-20 |
Family
ID=17671196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28386699A Pending JP2001111135A (ja) | 1999-10-05 | 1999-10-05 | 半導体ホール素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001111135A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7843190B2 (en) | 2005-12-16 | 2010-11-30 | Asahi Kasei Emd Corporation | Position detection apparatus |
-
1999
- 1999-10-05 JP JP28386699A patent/JP2001111135A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7843190B2 (en) | 2005-12-16 | 2010-11-30 | Asahi Kasei Emd Corporation | Position detection apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040518 |