JP2001075537A - 液晶表示装置 - Google Patents
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- JP2001075537A JP2001075537A JP25127799A JP25127799A JP2001075537A JP 2001075537 A JP2001075537 A JP 2001075537A JP 25127799 A JP25127799 A JP 25127799A JP 25127799 A JP25127799 A JP 25127799A JP 2001075537 A JP2001075537 A JP 2001075537A
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Abstract
(57)【要約】
【課題】 液晶表示装置の表示において、通常は全画面
の表示を可能で、低消費電力モードには画面の一部を表
示する場合に、走査線の駆動本数減少に伴い、駆動電圧
を減少する事が出来るが、昇圧回路自体の消費電力がそ
れほど減少しないという課題がある。 【解決手段】 透明電極を有する２枚の透明基板で液晶
を挟持してなるマトリクス型液晶セルと、走査側透明電
極を駆動する走査電極駆動回路と、走査電極駆動回路に
入力する高電圧生成回路を有する液晶表示装置におい
て、高電圧生成回路は誘導性素子とスイッチング素子と
コントロール回路で構成する昇圧回路であり、液晶の分
割数を設定する外部からの２値制御信号に応じて、前記
昇圧回路の動作を非動作状態と動作状態に切り替え、非
動作状態には誘導素子を介して電流を供給する。
の表示を可能で、低消費電力モードには画面の一部を表
示する場合に、走査線の駆動本数減少に伴い、駆動電圧
を減少する事が出来るが、昇圧回路自体の消費電力がそ
れほど減少しないという課題がある。 【解決手段】 透明電極を有する２枚の透明基板で液晶
を挟持してなるマトリクス型液晶セルと、走査側透明電
極を駆動する走査電極駆動回路と、走査電極駆動回路に
入力する高電圧生成回路を有する液晶表示装置におい
て、高電圧生成回路は誘導性素子とスイッチング素子と
コントロール回路で構成する昇圧回路であり、液晶の分
割数を設定する外部からの２値制御信号に応じて、前記
昇圧回路の動作を非動作状態と動作状態に切り替え、非
動作状態には誘導素子を介して電流を供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置に関
するもので、特に外部からの制御信号に従って分割数を
可変する低消費電力駆動の機能を有する液晶表示装置に
関するものである。
するもので、特に外部からの制御信号に従って分割数を
可変する低消費電力駆動の機能を有する液晶表示装置に
関するものである。
【０００２】
【従来の技術】従来から、液晶表示装置は薄型、軽量、
低消費電力の特徴を生かして多くの機器に搭載されてい
る。とくに、反射型液晶表示装置はバックライトを用い
ない構造から低消費電力化が可能であり、携帯機器のほ
とんどに採用されている。
低消費電力の特徴を生かして多くの機器に搭載されてい
る。とくに、反射型液晶表示装置はバックライトを用い
ない構造から低消費電力化が可能であり、携帯機器のほ
とんどに採用されている。
【０００３】また、最近ではＰＤＡと呼ばれる携帯情報
端末の急速な発展に対して、液晶表示装置のさらなる低
消費電力化の要求が厳しくなってきている。それに対応
する形で、パーシャル表示機能という方法が提案されて
いる。これは、液晶表示装置の一部の表示だけを行い、
それ以外は表示しない表示モードである。これにより液
晶駆動の分割数を下げることができ、駆動電圧を下げる
ことが出来る。さらに駆動周波数が低くなる。これらに
より液晶セルの消費電力、ドライバＩＣの消費電力、電
源回路の消費電力を大幅に下げることが出来る。実際に
は通常駆動を１６０ｄｕｔｙとするとパーシャルモード
で１６ｄｕｔｙにした場合に、消費電力を１／１０程度
まで下げることが出来る。
端末の急速な発展に対して、液晶表示装置のさらなる低
消費電力化の要求が厳しくなってきている。それに対応
する形で、パーシャル表示機能という方法が提案されて
いる。これは、液晶表示装置の一部の表示だけを行い、
それ以外は表示しない表示モードである。これにより液
晶駆動の分割数を下げることができ、駆動電圧を下げる
ことが出来る。さらに駆動周波数が低くなる。これらに
より液晶セルの消費電力、ドライバＩＣの消費電力、電
源回路の消費電力を大幅に下げることが出来る。実際に
は通常駆動を１６０ｄｕｔｙとするとパーシャルモード
で１６ｄｕｔｙにした場合に、消費電力を１／１０程度
まで下げることが出来る。
【０００４】以上のようにパーシャルモードによる低消
費電力化が提案されている。
費電力化が提案されている。
【０００５】
【発明が解決しようとする課題】ところが、従来技術で
は高電圧生成回路にチャージポンプ方式を用いているの
で、パーシャルモードにおいては昇圧倍数が通常６倍か
ら２倍になるのみで、昇圧に必要な発信器などの動作は
必要である。この部分の消費電力はかなり多く、パーシ
ャルモードによる低消費電力化の効果を半減していると
いう課題がある。
は高電圧生成回路にチャージポンプ方式を用いているの
で、パーシャルモードにおいては昇圧倍数が通常６倍か
ら２倍になるのみで、昇圧に必要な発信器などの動作は
必要である。この部分の消費電力はかなり多く、パーシ
ャルモードによる低消費電力化の効果を半減していると
いう課題がある。
【０００６】（発明の目的）本発明の目的は、上記の課
題点を解決して、分割数が通常時と減少時において高電
圧生成回路の消費電力を大幅に削減することである。
題点を解決して、分割数が通常時と減少時において高電
圧生成回路の消費電力を大幅に削減することである。
【０００７】
【課題を解決するための手段】これらの課題を解決する
ために本発明による液晶表示装置は、下記に記載の手段
を採用する。
ために本発明による液晶表示装置は、下記に記載の手段
を採用する。
【０００８】本発明の液晶表示装置は、透明電極を有す
る２枚の透明基板で液晶を挟持してなるマトリクス型液
晶セルと、走査側透明電極を駆動する走査電極駆動回路
と、走査電極駆動回路に入力する高電圧生成回路を有す
る液晶表示装置において、高電圧生成回路は誘導性素子
とスイッチング素子とコントロール回路で構成する昇圧
回路であり、液晶の分割数を設定する外部からの２値制
御信号に応じて、前記昇圧回路の動作を非動作状態と動
作状態に切り替え、非動作状態には誘導素子を介して電
流を供給することを特徴とする。
る２枚の透明基板で液晶を挟持してなるマトリクス型液
晶セルと、走査側透明電極を駆動する走査電極駆動回路
と、走査電極駆動回路に入力する高電圧生成回路を有す
る液晶表示装置において、高電圧生成回路は誘導性素子
とスイッチング素子とコントロール回路で構成する昇圧
回路であり、液晶の分割数を設定する外部からの２値制
御信号に応じて、前記昇圧回路の動作を非動作状態と動
作状態に切り替え、非動作状態には誘導素子を介して電
流を供給することを特徴とする。
【０００９】また、本発明の液晶表示装置は、前記昇圧
回路の非動作状態と動作状態の切り替えは、非動作状態
では前記誘導素子に接続される前記スイッチング素子を
非導通状態に保持し、動作状態ではスイッチング動作す
ることを特徴とする。
回路の非動作状態と動作状態の切り替えは、非動作状態
では前記誘導素子に接続される前記スイッチング素子を
非導通状態に保持し、動作状態ではスイッチング動作す
ることを特徴とする。
【００１０】
【発明の実施の形態】以下、図面を使用して本発明の液
晶表示を利用した最適な実施形態を説明する。
晶表示を利用した最適な実施形態を説明する。
【００１１】図１は本発明の実施形態を説明するための
回路構成図である。図１においてコントロール回路１の
出力はＡＮＤ素子３に入力し、ＡＮＤ素子３の他方の入
力に外部パーシャル制御信号ＰＳを接続する。ＡＮＤ素
子３の出力はスイッチング素子９のゲート電極に接続
し、スイッチング素子９のソースはＧＮＤに接続し、ド
レインは誘導素子５とダイオード７のアノードに接続す
る。誘導素子５の他方の端子は３．３ｖの直流電源に接
続する。ダイオード７のカソードは整流用のコンデンサ
１１に接続し、コンデンサ１１の一方はＧＮＤに接続す
る。このコンデンサ１１には高電圧Ｖｏｕｔが整流され
て蓄積する。
回路構成図である。図１においてコントロール回路１の
出力はＡＮＤ素子３に入力し、ＡＮＤ素子３の他方の入
力に外部パーシャル制御信号ＰＳを接続する。ＡＮＤ素
子３の出力はスイッチング素子９のゲート電極に接続
し、スイッチング素子９のソースはＧＮＤに接続し、ド
レインは誘導素子５とダイオード７のアノードに接続す
る。誘導素子５の他方の端子は３．３ｖの直流電源に接
続する。ダイオード７のカソードは整流用のコンデンサ
１１に接続し、コンデンサ１１の一方はＧＮＤに接続す
る。このコンデンサ１１には高電圧Ｖｏｕｔが整流され
て蓄積する。
【００１２】一方、走査電極駆動回路２３の電源ＶＤＤ
とＶＳＳは、交流化信号ＤＦに同期して先のＶｏｕｔの
振幅をもつ矩形波により生成する。具体的には以下の構
成をとる。Ｎ型ＭＯＳＦＥＴ１７とＰ型ＭＯＳＦＥＴ１
５のドレインをそれぞれ接続し、ｐ型ＭＯＳＦＥＴ１５
のソースはＶｏｕｔに接続し、Ｎ型ＭＯＳＦＥＴ１７の
ソースはＧＮＤに接続する。ｐ型ＭＯＳＦＥＴ１５のゲ
ートは第１のクランプ回路１３に接続し、交流化信号Ｄ
ＦのハイレベルをＶｏｕｔにクランプして入力する。Ｎ
型ＭＯＳＦＥＴ１７のゲートには交流化信号ＤＦを接続
する。２つのＭＯＳＦＥＴのドレインの接点には第２の
クランプ回路２１と第３のクランプ回路１９を接続す
る。第２のクランプ回路２１はダイオードとコンデンサ
で構成し、入力矩形波のローレベルを３．３Ｖにクラン
プする。第３のクランプ回路１９もダイオードとコンデ
ンサで構成し、入力矩形波のハイレベルをＧＮＤにクラ
ンプする。そして第２のクランプ回路２１の出力を走査
電極駆動回路２３のＶＤＤに入力し、第３のクランプ回
路１９の出力を走査電極駆動回路２３のＶＳＳに接続す
る。
とＶＳＳは、交流化信号ＤＦに同期して先のＶｏｕｔの
振幅をもつ矩形波により生成する。具体的には以下の構
成をとる。Ｎ型ＭＯＳＦＥＴ１７とＰ型ＭＯＳＦＥＴ１
５のドレインをそれぞれ接続し、ｐ型ＭＯＳＦＥＴ１５
のソースはＶｏｕｔに接続し、Ｎ型ＭＯＳＦＥＴ１７の
ソースはＧＮＤに接続する。ｐ型ＭＯＳＦＥＴ１５のゲ
ートは第１のクランプ回路１３に接続し、交流化信号Ｄ
ＦのハイレベルをＶｏｕｔにクランプして入力する。Ｎ
型ＭＯＳＦＥＴ１７のゲートには交流化信号ＤＦを接続
する。２つのＭＯＳＦＥＴのドレインの接点には第２の
クランプ回路２１と第３のクランプ回路１９を接続す
る。第２のクランプ回路２１はダイオードとコンデンサ
で構成し、入力矩形波のローレベルを３．３Ｖにクラン
プする。第３のクランプ回路１９もダイオードとコンデ
ンサで構成し、入力矩形波のハイレベルをＧＮＤにクラ
ンプする。そして第２のクランプ回路２１の出力を走査
電極駆動回路２３のＶＤＤに入力し、第３のクランプ回
路１９の出力を走査電極駆動回路２３のＶＳＳに接続す
る。
【００１３】次に各部の詳細と動作について図２も用い
て説明する。図２は各波形のタイミングを示すタイミン
グ図である。図１において、コントロール回路１は発信
器と電圧比較器と基準電源から構成され、発信器は１５
ｋＨｚの発信周波数で３．３Ｖのクロックを出力する。
基準電源には１．５Ｖを用いる。電圧比較器は基準電源
と外部電圧を比較し、外部電圧が基準電源よりも低い場
合には発信器の出力を出力し、高い場合には発信器の出
力を停止またはマスクしてローレベルを出力する。ここ
では外部電圧に高電圧Ｖｏｕｔを抵抗で分圧して入力し
ている。このときの分圧比は、１／１０に設定した。こ
れは、液晶パネルにより異なるが、最適なコントラスト
がでるように設定する。本発明では、Ｖｏｕｔが１５Ｖ
のときに最大コントラストが得られたのでこの値にし
た。
て説明する。図２は各波形のタイミングを示すタイミン
グ図である。図１において、コントロール回路１は発信
器と電圧比較器と基準電源から構成され、発信器は１５
ｋＨｚの発信周波数で３．３Ｖのクロックを出力する。
基準電源には１．５Ｖを用いる。電圧比較器は基準電源
と外部電圧を比較し、外部電圧が基準電源よりも低い場
合には発信器の出力を出力し、高い場合には発信器の出
力を停止またはマスクしてローレベルを出力する。ここ
では外部電圧に高電圧Ｖｏｕｔを抵抗で分圧して入力し
ている。このときの分圧比は、１／１０に設定した。こ
れは、液晶パネルにより異なるが、最適なコントラスト
がでるように設定する。本発明では、Ｖｏｕｔが１５Ｖ
のときに最大コントラストが得られたのでこの値にし
た。
【００１４】パーシャル制御信号ＰＳは、通常駆動時は
ハイレベルを出力し、パーシャル制御信号入力時にはロ
ーレベルを入力する。スイッチング素子９にはＮ型ＭＯ
ＳＦＥＴを用いたが、バイポーラトランジスタでも構わ
ない。交流化信号ＤＦは液晶パネルを交流化駆動するタ
イミングを与える信号である。本発明では通常駆動時に
はフレーム周波数７０Ｈｚ、駆動ライン数２４０分割、
交流化ライン数１３行反転を用い、パーシャル駆動時に
はフレーム周波数７０Ｈｚ、駆動ライン数１６分割、交
流化ライン数１６行反転を用いる。それぞれのＤＦは、
通常駆動時には６４６Ｈｚを出力し、パーシャル駆動時
は、７０Ｈｚを出力する。図２においてＤＦ信号２５は
３ｖ振幅の矩形波である。
ハイレベルを出力し、パーシャル制御信号入力時にはロ
ーレベルを入力する。スイッチング素子９にはＮ型ＭＯ
ＳＦＥＴを用いたが、バイポーラトランジスタでも構わ
ない。交流化信号ＤＦは液晶パネルを交流化駆動するタ
イミングを与える信号である。本発明では通常駆動時に
はフレーム周波数７０Ｈｚ、駆動ライン数２４０分割、
交流化ライン数１３行反転を用い、パーシャル駆動時に
はフレーム周波数７０Ｈｚ、駆動ライン数１６分割、交
流化ライン数１６行反転を用いる。それぞれのＤＦは、
通常駆動時には６４６Ｈｚを出力し、パーシャル駆動時
は、７０Ｈｚを出力する。図２においてＤＦ信号２５は
３ｖ振幅の矩形波である。
【００１５】ｐ型ＭＯＳＦＥＴ１５とＮ型ＭＯＳＦＥＴ
１７はＧＮＤと高電圧ＶｏｕｔをＤＦの周期で逐次選択
するインバータ回路を構成しているが、ＭＯＳＦＥＴで
なくてもバイポーラトランジスタでも構成できる。ま
た、第１のクランプ回路１３は、ＤＦの振幅によらずに
ｐ型ＭＯＳＦＥＴ１５を完全にオンオフするためにＶｏ
ｕｔ電位にＤＦのハイレベルをクランプしている。それ
ぞれの出力は第２のクランプ回路２１と第３のクランプ
回路１９でクランプされる。これによりＶＤＤは図２に
示すようにローレベルが３Ｖにクランプされ、ハイレベ
ルはＶｏｕｔ＋３Ｖの電圧になる。また、ＶＳＳは逆
に、ハイレベルが０ｖにクランプされるので、ローレベ
ルが−ＶＯＵＴの電圧になる。この２つの電圧を走査電
極駆動回路３の電源に入力する。
１７はＧＮＤと高電圧ＶｏｕｔをＤＦの周期で逐次選択
するインバータ回路を構成しているが、ＭＯＳＦＥＴで
なくてもバイポーラトランジスタでも構成できる。ま
た、第１のクランプ回路１３は、ＤＦの振幅によらずに
ｐ型ＭＯＳＦＥＴ１５を完全にオンオフするためにＶｏ
ｕｔ電位にＤＦのハイレベルをクランプしている。それ
ぞれの出力は第２のクランプ回路２１と第３のクランプ
回路１９でクランプされる。これによりＶＤＤは図２に
示すようにローレベルが３Ｖにクランプされ、ハイレベ
ルはＶｏｕｔ＋３Ｖの電圧になる。また、ＶＳＳは逆
に、ハイレベルが０ｖにクランプされるので、ローレベ
ルが−ＶＯＵＴの電圧になる。この２つの電圧を走査電
極駆動回路３の電源に入力する。
【００１６】走査電極駆動回路３は、液晶の走査電極を
駆動するために入力されるクロックに同期して、２４０
本の出力を逐次選択し、ＤＦ信号がローの場合はＶＤＤ
を選択し、ハイの場合はＶＳＳを選択し出力する。図２
のＯＵＴ１は第１出力の波形で、ＤＦがローレベルなの
でＶＤＤが選択され出力されているので、ｖｏｕｔ＋３
ｖが出力されている。つぎのタイミングでは基準電位Ｖ
Ｍが出力されている。ここで、基準電位ＶＭは液晶駆動
のＧＮＤに値する基準電位で、外部から走査電極駆動回
路３に入力している。ＯＵＴ１はつぎのフレームでは、
第１のタイミングでＤＦがハイレベルであるので、ＶＳ
Ｓを選択し−ＶＯＵＴを出力する。ＯＵＴ２、ＯＵＴ３
も同様に逐次選択してＶＤＤまたはＶＳＳを出力する。
駆動するために入力されるクロックに同期して、２４０
本の出力を逐次選択し、ＤＦ信号がローの場合はＶＤＤ
を選択し、ハイの場合はＶＳＳを選択し出力する。図２
のＯＵＴ１は第１出力の波形で、ＤＦがローレベルなの
でＶＤＤが選択され出力されているので、ｖｏｕｔ＋３
ｖが出力されている。つぎのタイミングでは基準電位Ｖ
Ｍが出力されている。ここで、基準電位ＶＭは液晶駆動
のＧＮＤに値する基準電位で、外部から走査電極駆動回
路３に入力している。ＯＵＴ１はつぎのフレームでは、
第１のタイミングでＤＦがハイレベルであるので、ＶＳ
Ｓを選択し−ＶＯＵＴを出力する。ＯＵＴ２、ＯＵＴ３
も同様に逐次選択してＶＤＤまたはＶＳＳを出力する。
【００１７】このように、ＤＦ信号でＶｏｕｔとＧＮＤ
の振幅を持った矩形波を生成し、第２のクランプ回路２
１と第３のクランプ回路１９でクランプして、走査電極
駆動回路３に入力し、液晶の駆動に必要な正負の高電圧
を選択して出力している。この本発明の図１に示した回
路によれば、Ｖｏｕｔの高電圧を一つ生成するのみで、
ｖｏｕｔ＋３ｖと−ＶＯＵＴの２値の正負の高電圧を走
査電極駆動回路３から出力することができる。これは、
回路点数の大幅な削減を可能とし、低消費電力化にも大
きな効果がある。
の振幅を持った矩形波を生成し、第２のクランプ回路２
１と第３のクランプ回路１９でクランプして、走査電極
駆動回路３に入力し、液晶の駆動に必要な正負の高電圧
を選択して出力している。この本発明の図１に示した回
路によれば、Ｖｏｕｔの高電圧を一つ生成するのみで、
ｖｏｕｔ＋３ｖと−ＶＯＵＴの２値の正負の高電圧を走
査電極駆動回路３から出力することができる。これは、
回路点数の大幅な削減を可能とし、低消費電力化にも大
きな効果がある。
【００１８】次に、通常駆動と、パーシャル駆動をパー
シャル制御信号ＰＳで切り替えた場合について説明す
る。図３に通常駆動とパーシャル駆動の駆動条件につい
て表にまとめた。まず、フレーム周波数は通常駆動時も
パーシャル駆動時も同様に７０Ｈｚである。分割行数に
おいては大きく異なり２４０分割から１６分割になる。
このときの最大コントラストを示す時の最適Ｖｏｕｔ
は、通常駆動時が１５Ｖでパーシャル駆動時には３．０
ｖである。これが、最大コントラストの条件である。い
ま、走査電極から出力される信号の基準電圧ＶＭが１．
５Ｖとすると、パーシャル制御信号ＰＳに応じて、通常
時はＶｏｕｔを１５Ｖに設定し、パーシャル時は３Ｖに
電圧変換する必要がある。また、交流化行数については
通常駆動時には１３行反転に設定し、パーシャル表示時
にはフレーム反転の１６行反転に設定する。
シャル制御信号ＰＳで切り替えた場合について説明す
る。図３に通常駆動とパーシャル駆動の駆動条件につい
て表にまとめた。まず、フレーム周波数は通常駆動時も
パーシャル駆動時も同様に７０Ｈｚである。分割行数に
おいては大きく異なり２４０分割から１６分割になる。
このときの最大コントラストを示す時の最適Ｖｏｕｔ
は、通常駆動時が１５Ｖでパーシャル駆動時には３．０
ｖである。これが、最大コントラストの条件である。い
ま、走査電極から出力される信号の基準電圧ＶＭが１．
５Ｖとすると、パーシャル制御信号ＰＳに応じて、通常
時はＶｏｕｔを１５Ｖに設定し、パーシャル時は３Ｖに
電圧変換する必要がある。また、交流化行数については
通常駆動時には１３行反転に設定し、パーシャル表示時
にはフレーム反転の１６行反転に設定する。
【００１９】では、通常駆動時とパーシャル駆動時のＶ
ｏｕｔの電圧の生成について説明する。通常駆動時は、
パーシャル制御信号ＰＳはハイレベルなので、コントロ
ール回路１の出力はＡＮＤ素子３を通過し、スイッチン
グ素子９のゲートを駆動し、スイッチング動作する。こ
れにより誘導素子５には起電力が発生する。この起電力
はダイオード７とコンデンサ１１による整流回路で整流
されて直流電圧Ｖｏｕｔが出力される。いま、コントロ
ール回路１はＶｏｕｔが１５ｖになるように発信制御さ
れるのでコンデンサ１１にはＶｏｕｔが出力される。こ
のときは図２に示すＶＤＤ、ＶＳＳの振幅はＶｏｕｔの
１５Ｖになる。従って、ＯＵＴ１〜ＯＵＴ３の出力であ
るＶｏｕｔ＋３Ｖと−ＶＯＵＴは、１８Ｖと−１５Ｖに
なる。
ｏｕｔの電圧の生成について説明する。通常駆動時は、
パーシャル制御信号ＰＳはハイレベルなので、コントロ
ール回路１の出力はＡＮＤ素子３を通過し、スイッチン
グ素子９のゲートを駆動し、スイッチング動作する。こ
れにより誘導素子５には起電力が発生する。この起電力
はダイオード７とコンデンサ１１による整流回路で整流
されて直流電圧Ｖｏｕｔが出力される。いま、コントロ
ール回路１はＶｏｕｔが１５ｖになるように発信制御さ
れるのでコンデンサ１１にはＶｏｕｔが出力される。こ
のときは図２に示すＶＤＤ、ＶＳＳの振幅はＶｏｕｔの
１５Ｖになる。従って、ＯＵＴ１〜ＯＵＴ３の出力であ
るＶｏｕｔ＋３Ｖと−ＶＯＵＴは、１８Ｖと−１５Ｖに
なる。
【００２０】つぎにパーシャル駆動時には、パーシャル
制御信号ＰＳをローレベルにする。するとコントロール
回路１の出力はＡＮＤ素子３でマスクされ、スイッチン
グ素子９のゲートは常にローレベルとなり、オフ状態を
維持する。このとき誘導素子５には逆起電力は発生しな
いので、誘導素子５は抵抗素子として３．３Ｖをダイオ
ード７のアノードに印加する。コンデンサ１１に蓄積し
ていたＶｏｕｔは１５Ｖであるが、それ以降に接続され
る回路と液晶パネルでの消費により、電圧は一気に減少
する。この電圧が３Ｖ付近まで下がると誘導素子５とダ
イオード７を介して３．３Ｖが供給される。ここで用い
たダイオード７の順方向降伏電圧ｖｆは０．３Ｖなので
Ｖｏｕｔは３．０Ｖになる。
制御信号ＰＳをローレベルにする。するとコントロール
回路１の出力はＡＮＤ素子３でマスクされ、スイッチン
グ素子９のゲートは常にローレベルとなり、オフ状態を
維持する。このとき誘導素子５には逆起電力は発生しな
いので、誘導素子５は抵抗素子として３．３Ｖをダイオ
ード７のアノードに印加する。コンデンサ１１に蓄積し
ていたＶｏｕｔは１５Ｖであるが、それ以降に接続され
る回路と液晶パネルでの消費により、電圧は一気に減少
する。この電圧が３Ｖ付近まで下がると誘導素子５とダ
イオード７を介して３．３Ｖが供給される。ここで用い
たダイオード７の順方向降伏電圧ｖｆは０．３Ｖなので
Ｖｏｕｔは３．０Ｖになる。
【００２１】ＶＯＵＴ出力は３．０Ｖとなり、Ｐ型ＭＯ
ＳＦＥＴ１５のソース電極に入力され、Ｎ型ＭＯＳＦＥ
Ｔ１７とで矩形波に変換し、第３のクランプ回路１９と
第２のクランプ回路２１でクランプして走査電極駆動Ｉ
Ｃ２３のＶＤＤ、ＶＳＳに接続する。このときのＶＤ
Ｄ、ＶＳＳの各波形は図２において、ＶＯＵＴが３．０
Ｖになる。従って、ＶＤＤは振幅が３．０Ｖでハイレベ
ルが６．０Ｖになり、ローレベルが３Ｖの矩形波にな
る。ＶＳＳは振幅が３．０Ｖでハイレベルが０Ｖにな
り、ローレベルが−３．０Ｖの矩形波になる。従って、
走査電極駆動ＩＣ２３から出力されるＯＵＴ１は、プラ
ス側の出力が６．０Ｖの電圧になり、マイナス側の出力
が−３．０Ｖの出力になる。
ＳＦＥＴ１５のソース電極に入力され、Ｎ型ＭＯＳＦＥ
Ｔ１７とで矩形波に変換し、第３のクランプ回路１９と
第２のクランプ回路２１でクランプして走査電極駆動Ｉ
Ｃ２３のＶＤＤ、ＶＳＳに接続する。このときのＶＤ
Ｄ、ＶＳＳの各波形は図２において、ＶＯＵＴが３．０
Ｖになる。従って、ＶＤＤは振幅が３．０Ｖでハイレベ
ルが６．０Ｖになり、ローレベルが３Ｖの矩形波にな
る。ＶＳＳは振幅が３．０Ｖでハイレベルが０Ｖにな
り、ローレベルが−３．０Ｖの矩形波になる。従って、
走査電極駆動ＩＣ２３から出力されるＯＵＴ１は、プラ
ス側の出力が６．０Ｖの電圧になり、マイナス側の出力
が−３．０Ｖの出力になる。
【００２２】このとき、図３の表によれば、パーシャル
駆動時の１６分割の最適Ｖｏｕｔは３．０Ｖであるの
で、最適駆動が出来ることがわかる。
駆動時の１６分割の最適Ｖｏｕｔは３．０Ｖであるの
で、最適駆動が出来ることがわかる。
【００２３】本実施の形態では、誘導素子９にＭＯＳＦ
ＥＴを用いたが、バイポーラＴｒでもかまわない。ま
た、本実施の形態では、生成したＶＯＵＴを２つのＦＥ
Ｔで矩形波に変換しクランプして走査電極に入力してい
るが、ＶＯＵＴを２倍昇圧して走査電極駆動回路に入力
しても良い。
ＥＴを用いたが、バイポーラＴｒでもかまわない。ま
た、本実施の形態では、生成したＶＯＵＴを２つのＦＥ
Ｔで矩形波に変換しクランプして走査電極に入力してい
るが、ＶＯＵＴを２倍昇圧して走査電極駆動回路に入力
しても良い。
【００２４】
【発明の効果】以上のように、本実施の形態によれば、
通常駆動持とパーシャル駆動持で駆動デューティを変更
したばあいに走査電極の駆動電圧を容易に変更すること
が出来、しかもパーシャル駆動持には昇圧回路のスイッ
チング動作を休止するので低消電化が可能である。さら
にパーシャル時にはコントロール回路の動作も止めるこ
とが出来るので極端な低消費電力化が可能となる。
通常駆動持とパーシャル駆動持で駆動デューティを変更
したばあいに走査電極の駆動電圧を容易に変更すること
が出来、しかもパーシャル駆動持には昇圧回路のスイッ
チング動作を休止するので低消電化が可能である。さら
にパーシャル時にはコントロール回路の動作も止めるこ
とが出来るので極端な低消費電力化が可能となる。
【図１】本発明の第１の実施形態における液晶表示装置
の回路構成を示すブロック図である。
の回路構成を示すブロック図である。
【図２】本発明の第１の実施形態における各波形のタイ
ミングを示すタイミング図である。
ミングを示すタイミング図である。
【図３】本発明の第１の実施形態における最適な条件を
示す表図である。
示す表図である。
１ コントロール回路 ３ ＡＮＤ素子 ５ 誘導素子 ７ ダイオード ９ スイッチング素子 １１ コンデンサ １３ 第１のクランプ回路 １５ Ｐ型ＭＯＳＦＥＴ １７ Ｎ型ＭＯＳＦＥＴ １９ 第３のクランプ回路 ２１ 第２のクランプ回路 ２３ 走査電極駆動回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NA32 NC05 NC21 ND39 NH12 5C006 AA02 AA28 AC26 AF64 AF69 BB14 BC16 BF34 BF46 BF50 EA03 EC13 FA46 FA47 5C080 AA10 BB06 CC01 DD26 EE25 EE32 FF09 JJ03 JJ04 KK07
Claims (2)
- 【請求項１】 透明電極を有する２枚の透明基板で液晶
を挟持してなるマトリクス型液晶セルと、走査側透明電
極を駆動する走査電極駆動回路と、走査電極駆動回路に
入力する高電圧生成回路を有する液晶表示装置におい
て、高電圧生成回路は誘導性素子とスイッチング素子と
コントロール回路で構成する昇圧回路であり、液晶の分
割数を設定する外部からの２値制御信号に応じて、前記
昇圧回路の動作を非動作状態と動作状態に切り替え、非
動作状態には誘導素子を介して電流を供給することを特
徴とする液晶表示装置。 - 【請求項２】 前記昇圧回路の非動作状態と動作状態の
切り替えは、非動作状態では前記誘導素子に接続される
前記スイッチング素子を非導通状態に保持し、動作状態
ではスイッチング動作することを特徴とする、請求項１
記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25127799A JP2001075537A (ja) | 1999-09-06 | 1999-09-06 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25127799A JP2001075537A (ja) | 1999-09-06 | 1999-09-06 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001075537A true JP2001075537A (ja) | 2001-03-23 |
Family
ID=17220414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25127799A Pending JP2001075537A (ja) | 1999-09-06 | 1999-09-06 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001075537A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007101741A (ja) * | 2005-09-30 | 2007-04-19 | Denso Corp | 表示装置用駆動回路 |
-
1999
- 1999-09-06 JP JP25127799A patent/JP2001075537A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007101741A (ja) * | 2005-09-30 | 2007-04-19 | Denso Corp | 表示装置用駆動回路 |
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