JP2001069468A - 走査変換装置 - Google Patents
走査変換装置Info
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- JP2001069468A JP2001069468A JP23959099A JP23959099A JP2001069468A JP 2001069468 A JP2001069468 A JP 2001069468A JP 23959099 A JP23959099 A JP 23959099A JP 23959099 A JP23959099 A JP 23959099A JP 2001069468 A JP2001069468 A JP 2001069468A
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- Picture Signal Circuits (AREA)
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Abstract
(57)【要約】
【課題】 静止画部分の垂直解像度低下及び動画部分の
二重像現象を抑制して、良好な画質の順次走査画像を得
る。 【解決手段】 減算器３２及び絶対値算出回路４４が、
フィールド間で、注目画素に対応する画素との差絶対値
を算出し、減算器３４〜４２及び絶対値算出回路４６〜
５４が、同じフィールド内で、注目画素を通る複数の方
向の差絶対値を算出する。最小値算出回路５６は、それ
らの差絶対値の最小となる方向を算出する。加算器５８
〜６６及び係数器６８〜７６は、注目画素を通る複数の
方向の相加平均値を算出する。選択回路７８は、最小値
算出回路５６の出力に従い、１フィールド前の画素値及
びこれらの相加平均値から、差絶対値が最小になる方向
と同じ方向の値を選択し、出力端子８０に出力する。
二重像現象を抑制して、良好な画質の順次走査画像を得
る。 【解決手段】 減算器３２及び絶対値算出回路４４が、
フィールド間で、注目画素に対応する画素との差絶対値
を算出し、減算器３４〜４２及び絶対値算出回路４６〜
５４が、同じフィールド内で、注目画素を通る複数の方
向の差絶対値を算出する。最小値算出回路５６は、それ
らの差絶対値の最小となる方向を算出する。加算器５８
〜６６及び係数器６８〜７６は、注目画素を通る複数の
方向の相加平均値を算出する。選択回路７８は、最小値
算出回路５６の出力に従い、１フィールド前の画素値及
びこれらの相加平均値から、差絶対値が最小になる方向
と同じ方向の値を選択し、出力端子８０に出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、飛び越し走査の映
像信号を順次走査の映像信号に変換する走査変換装置に
関する。
像信号を順次走査の映像信号に変換する走査変換装置に
関する。
【０００２】
【従来の技術】飛び越し走査の映像信号を順次走査の映
像信号に変換する従来の走査変換装置では、動き適応型
走査線補間処理が使用されている。動き適応型走査線補
間処は、映像信号に含まれる被写体の動きを検出し、動
きがある部分には補間画素と同一のフィールドの信号で
補間するフィールド内補間処理を施し、静止している部
分には前フィールドの信号で補間するフィールド間補間
処理を施すものである。
像信号に変換する従来の走査変換装置では、動き適応型
走査線補間処理が使用されている。動き適応型走査線補
間処は、映像信号に含まれる被写体の動きを検出し、動
きがある部分には補間画素と同一のフィールドの信号で
補間するフィールド内補間処理を施し、静止している部
分には前フィールドの信号で補間するフィールド間補間
処理を施すものである。
【０００３】図６は、従来の走査変換装置の概略構成ブ
ロック図を示す。１１０は、飛び越し走査映像信号の入
力端子、１１２はフィールドメモリ、１１４はラインメ
モリ、１１６はフィールドメモリ、１１８は入力端子１
１０の入力映像信号と、メモリ１１２，１１４，１１６
により遅延した映像信号の差を算出する減算器、１２０
は減算器１１８の出力の絶対値を算出する絶対値回路、
１２２は絶対値回路１２０の出力を所定閾値と比較する
比較回路、１２４はラインメモリ１１４の入力と出力の
和を算出する加算器、１２６は加算器１２４の出力を１
／２倍する係数器、１２８は比較回路１２２により制御
されて、メモリ１１６の出力又は係数器１２６の出力を
選択する選択回路、１３０は、選択回路１２８の選択結
果の出力端子である。
ロック図を示す。１１０は、飛び越し走査映像信号の入
力端子、１１２はフィールドメモリ、１１４はラインメ
モリ、１１６はフィールドメモリ、１１８は入力端子１
１０の入力映像信号と、メモリ１１２，１１４，１１６
により遅延した映像信号の差を算出する減算器、１２０
は減算器１１８の出力の絶対値を算出する絶対値回路、
１２２は絶対値回路１２０の出力を所定閾値と比較する
比較回路、１２４はラインメモリ１１４の入力と出力の
和を算出する加算器、１２６は加算器１２４の出力を１
／２倍する係数器、１２８は比較回路１２２により制御
されて、メモリ１１６の出力又は係数器１２６の出力を
選択する選択回路、１３０は、選択回路１２８の選択結
果の出力端子である。
【０００４】図７は、フィールド間の画素の関係も模式
図を示す。図７を参照して、図６に示す実施例の動作を
説明する。画像入力端子１１０から入力する映像信号の
画像情報は、メモリ１１２により１フィールド分、遅延
され、ラインメモリ１１４により１ライン分、遅延さ
れ、メモリ１１６により更に１フィールド分、遅延され
る。これにより、図７に示す模式図上で、入力端子１１
０に入力する映像信号の画素がＣ（ｋ＋１）のとき、メ
モリ１１２の出力は画素Ｄ（ｋ）、メモリ１１４の出力
は画素Ｂ（ｋ）、メモリ１１６の出力は画素Ｃ（ｋ−
１）になる。
図を示す。図７を参照して、図６に示す実施例の動作を
説明する。画像入力端子１１０から入力する映像信号の
画像情報は、メモリ１１２により１フィールド分、遅延
され、ラインメモリ１１４により１ライン分、遅延さ
れ、メモリ１１６により更に１フィールド分、遅延され
る。これにより、図７に示す模式図上で、入力端子１１
０に入力する映像信号の画素がＣ（ｋ＋１）のとき、メ
モリ１１２の出力は画素Ｄ（ｋ）、メモリ１１４の出力
は画素Ｂ（ｋ）、メモリ１１６の出力は画素Ｃ（ｋ−
１）になる。
【０００５】減算器１１８と絶対値回路１２０が、動き
検出回路として機能する。すなわち、減算器１１８は、
画素Ｃ（ｋ＋１）と画素Ｃ（ｋ−１）の差分を計算し、
絶対値回路１２０がその絶対値を算出する。絶対値回路
１２０の出力は、その画素の動き量を算出する。比較回
路１２２は、絶対値回路１２０の出力を所定の閾値と比
較して、その画素の動きの有無を判定する。
検出回路として機能する。すなわち、減算器１１８は、
画素Ｃ（ｋ＋１）と画素Ｃ（ｋ−１）の差分を計算し、
絶対値回路１２０がその絶対値を算出する。絶対値回路
１２０の出力は、その画素の動き量を算出する。比較回
路１２２は、絶対値回路１２０の出力を所定の閾値と比
較して、その画素の動きの有無を判定する。
【０００６】加算器１２４は、画素Ｂ（ｋ）と画素Ｄ
（ｋ）を加算し、係数器１２６が、加算器１２４の加算
結果に１／２を乗算する。これにより、画素Ｂ（ｋ）と
画素Ｄ（ｋ）の相加平均値が得られる。選択回路１２８
は、比較回路１２２の比較結果に従い、動きのある画素
では、係数器１２６の出力（フィールド内補間値）を選
択し、静止した画素に対しては、メモリ１１６から出力
される前フレームの画素値（フィールド間補間値、より
正確にはフレーム間補間値）を選択する。
（ｋ）を加算し、係数器１２６が、加算器１２４の加算
結果に１／２を乗算する。これにより、画素Ｂ（ｋ）と
画素Ｄ（ｋ）の相加平均値が得られる。選択回路１２８
は、比較回路１２２の比較結果に従い、動きのある画素
では、係数器１２６の出力（フィールド内補間値）を選
択し、静止した画素に対しては、メモリ１１６から出力
される前フレームの画素値（フィールド間補間値、より
正確にはフレーム間補間値）を選択する。
【０００７】
【発明が解決しようとする課題】従来例では、動き量を
一定の閾値と比較して、動きの有無を判定する。静止画
部分と動画部分が混在するような画像では画面内で一定
の最適な閾値が存在しないので、動画部分で二重像現象
が現われ、静止画部分では、垂直解像度が低下した画像
になる場合がある。また、フィールド内浦間では、補間
画素の上下の画素の加算平均を使用するので、斜め線エ
ッジに対して画質が劣化する。
一定の閾値と比較して、動きの有無を判定する。静止画
部分と動画部分が混在するような画像では画面内で一定
の最適な閾値が存在しないので、動画部分で二重像現象
が現われ、静止画部分では、垂直解像度が低下した画像
になる場合がある。また、フィールド内浦間では、補間
画素の上下の画素の加算平均を使用するので、斜め線エ
ッジに対して画質が劣化する。
【０００８】本発明は、このような不都合を解消した走
査変換装置を提示することを目的とする。
査変換装置を提示することを目的とする。
【０００９】
【課題を解決するための手段】本発明に係る走査変換装
置は、飛び越し走査の映像信号を順次走査の映像信号に
変換する順次走査変換装置であって、入力信号を遅延
し、同じフィールド画面内で注目画素の前ライン上で隣
接する複数の画素の信号及び後ライン上で隣接する複数
の画素の信号、並びに、前フィールドの、当該注目画素
に対応する位置の画素の信号を出力する遅延手段と、当
該入力信号及び当該遅延手段の出力に従い、当該注目画
素に対する同じフィールド内の複数の空間方向及び前フ
ィールドとの間の時間方向での相関を算出する相関算出
手段と、当該相関算出手段の結果から最も相関の高い方
向を選択する方向選択手段と、同じフィールド画面内で
当該注目画素を挟む複数の方向で画素の相関平均値を算
出する相加平均算出手段と、当該遅延手段から出力され
る前フィールドでの当該注目画素に対応する画素の信
号、及び、当該相加平均算出手段の複数の出力信号か
ら、当該方向選択手段で選択された方向に対応する信号
を選択する選択手段とを具備することを特徴とする。
置は、飛び越し走査の映像信号を順次走査の映像信号に
変換する順次走査変換装置であって、入力信号を遅延
し、同じフィールド画面内で注目画素の前ライン上で隣
接する複数の画素の信号及び後ライン上で隣接する複数
の画素の信号、並びに、前フィールドの、当該注目画素
に対応する位置の画素の信号を出力する遅延手段と、当
該入力信号及び当該遅延手段の出力に従い、当該注目画
素に対する同じフィールド内の複数の空間方向及び前フ
ィールドとの間の時間方向での相関を算出する相関算出
手段と、当該相関算出手段の結果から最も相関の高い方
向を選択する方向選択手段と、同じフィールド画面内で
当該注目画素を挟む複数の方向で画素の相関平均値を算
出する相加平均算出手段と、当該遅延手段から出力され
る前フィールドでの当該注目画素に対応する画素の信
号、及び、当該相加平均算出手段の複数の出力信号か
ら、当該方向選択手段で選択された方向に対応する信号
を選択する選択手段とを具備することを特徴とする。
【００１０】当該方向選択手段は好ましくは、当該相関
算出手段の結果から最小値の方向を選択する最小値方向
選択手段と、当該最小値方向選択手段の、当該注目画素
に隣接する複数の画素の出力を多数決する多数決手段と
からなる。
算出手段の結果から最小値の方向を選択する最小値方向
選択手段と、当該最小値方向選択手段の、当該注目画素
に隣接する複数の画素の出力を多数決する多数決手段と
からなる。
【００１１】
【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。
細に説明する。
【００１２】図１は、本発明の一実施例の概略構成ブロ
ック図を示す。１０は飛び越し走査の映像信号が入力す
る入力端子、１２はラインメモリ、１４，１６，１８，
２０，２２，２４，２６，２８は１画素分を遅延するピ
クセルメモリ、３０はフィールドメモリ、３２，３４，
３６，３８，４０，４２は減算器、４４，４６，４８，
５０，５２は絶対値算出器、５６は最小値算出回路、５
８，６０，６２，６４，６６は加算器、６８，７０，７
２，７４，７６は１／２を乗算する係数器、７８は、最
小値算出回路５６の算出結果に従い、メモリ３０及び係
数器６８〜７６の出力の何れかを選択する選択回路、８
０は選択回路７８の選択結果を外部に出力する出力端子
である。
ック図を示す。１０は飛び越し走査の映像信号が入力す
る入力端子、１２はラインメモリ、１４，１６，１８，
２０，２２，２４，２６，２８は１画素分を遅延するピ
クセルメモリ、３０はフィールドメモリ、３２，３４，
３６，３８，４０，４２は減算器、４４，４６，４８，
５０，５２は絶対値算出器、５６は最小値算出回路、５
８，６０，６２，６４，６６は加算器、６８，７０，７
２，７４，７６は１／２を乗算する係数器、７８は、最
小値算出回路５６の算出結果に従い、メモリ３０及び係
数器６８〜７６の出力の何れかを選択する選択回路、８
０は選択回路７８の選択結果を外部に出力する出力端子
である。
【００１３】減算器３２〜４２、絶対値算出器４４〜５
４及び最小値算出回路５６は全体として、相関検出回路
として機能する。加算器５８〜６６、係数器６８〜７６
及び選択回路７８は全体として、補間回路として機能す
る。
４及び最小値算出回路５６は全体として、相関検出回路
として機能する。加算器５８〜６６、係数器６８〜７６
及び選択回路７８は全体として、補間回路として機能す
る。
【００１４】図２及び図３は、本実施例で注目する画素
配置を示す。図２及び図３を参照して、本実施例の動作
を詳細に説明する。
配置を示す。図２及び図３を参照して、本実施例の動作
を詳細に説明する。
【００１５】画像入力端子１０から入力する画像情報
は、ピクセルメモリ１１４，１６，１８，２０により１
画素分ずつ遅延される。入力端子１０に入力するフィー
ルドｋの画素を図２に示すラインＤ上のＤｎ＋２とする
と、メモリ１４，１６，１８，２０の出力はそれぞれＤ
ｎ＋１，Ｄｎ，Ｄｎ−１，Ｄｎ−２となる。同様に、ラ
インメモリ１２の出力は図２に示すラインＢ上のＢ
ｎ＋２となり、ピクセルメモリ２２，２４，２６，２８
の出力はそれぞれＢｎ＋１，Ｂｎ，Ｂｎ−１，Ｂｎ− ２
となる。また、フィールドメモリ３０はピクセルメモリ
１８の出力を１フィールド期間、遅延し、メモリ３０の
出力は、画面上では、図２に示すＣラインの画素Ｃｎと
なる。
は、ピクセルメモリ１１４，１６，１８，２０により１
画素分ずつ遅延される。入力端子１０に入力するフィー
ルドｋの画素を図２に示すラインＤ上のＤｎ＋２とする
と、メモリ１４，１６，１８，２０の出力はそれぞれＤ
ｎ＋１，Ｄｎ，Ｄｎ−１，Ｄｎ−２となる。同様に、ラ
インメモリ１２の出力は図２に示すラインＢ上のＢ
ｎ＋２となり、ピクセルメモリ２２，２４，２６，２８
の出力はそれぞれＢｎ＋１，Ｂｎ，Ｂｎ−１，Ｂｎ− ２
となる。また、フィールドメモリ３０はピクセルメモリ
１８の出力を１フィールド期間、遅延し、メモリ３０の
出力は、画面上では、図２に示すＣラインの画素Ｃｎと
なる。
【００１６】メモリ３０の出力はフィールド（ｋ−１）
に属するので、Ｃ ｎ（ｋ−１）と表記し、ラインＢ，
Ｄ上の画素はフィールドｋに属するので、それぞれＢｉ
（ｋ），Ｄｉ（ｋ）と表記する。
に属するので、Ｃ ｎ（ｋ−１）と表記し、ラインＢ，
Ｄ上の画素はフィールドｋに属するので、それぞれＢｉ
（ｋ），Ｄｉ（ｋ）と表記する。
【００１７】相関検出回路は、以下のように動作する。
すなわち、減算器３４及び絶対値算出回路４６が、メモ
リ２８の出力Ｂｎ−２（ｋ）と入力端子１０の入力Ｄ
ｎ＋２（ｋ）との差の絶対値を算出する。減算器３６及
び絶対値算出回路５０が、メモリ２６の出力Ｂ
ｎ−１（ｋ）とメモリ１４の出力Ｄｎ＋１（ｋ）との差
の絶対値を算出する。減算器３８及び絶対値算出回路５
２が、メモリ２４の出力Ｂｎ（ｋ）とメモリ１６の出力
Ｄｎ（ｋ）との差の絶対値を算出する。減算器４０及び
絶対値算出回路５４が、メモリ２６の出力Ｂ
ｎ＋１（ｋ）とメモリ１８の出力Ｄｎ −１（ｋ）との差
の絶対値を算出する。減算器４２及び絶対値算出回路５
４が、メモリ１２の出力Ｂｎ＋２（ｋ）とメモリ２０の
出力Ｄｎ−２（ｋ）との差の絶対値を算出する。
すなわち、減算器３４及び絶対値算出回路４６が、メモ
リ２８の出力Ｂｎ−２（ｋ）と入力端子１０の入力Ｄ
ｎ＋２（ｋ）との差の絶対値を算出する。減算器３６及
び絶対値算出回路５０が、メモリ２６の出力Ｂ
ｎ−１（ｋ）とメモリ１４の出力Ｄｎ＋１（ｋ）との差
の絶対値を算出する。減算器３８及び絶対値算出回路５
２が、メモリ２４の出力Ｂｎ（ｋ）とメモリ１６の出力
Ｄｎ（ｋ）との差の絶対値を算出する。減算器４０及び
絶対値算出回路５４が、メモリ２６の出力Ｂ
ｎ＋１（ｋ）とメモリ１８の出力Ｄｎ −１（ｋ）との差
の絶対値を算出する。減算器４２及び絶対値算出回路５
４が、メモリ１２の出力Ｂｎ＋２（ｋ）とメモリ２０の
出力Ｄｎ−２（ｋ）との差の絶対値を算出する。
【００１８】また、加算器６２は、メモリ２４の出力Ｂ
ｎ（ｋ）とメモリ１６の出力Ｄｎ（ｋ）を加算し、係数
器７２がその加算結果に１／２に乗算する。減算器３２
及び絶対値算出回路４４は、メモリ３０の出力Ｃｎ（ｋ
−１）と、係数器７２の出力（Ｂｎ（ｋ）＋Ｄ
ｎ（ｋ））／２との差の絶対値を算出する。
ｎ（ｋ）とメモリ１６の出力Ｄｎ（ｋ）を加算し、係数
器７２がその加算結果に１／２に乗算する。減算器３２
及び絶対値算出回路４４は、メモリ３０の出力Ｃｎ（ｋ
−１）と、係数器７２の出力（Ｂｎ（ｋ）＋Ｄ
ｎ（ｋ））／２との差の絶対値を算出する。
【００１９】最小値算出回路５６は、絶対値算出回路４
４〜５４の出力の内、最小値を算出し、図２及び図３に
示す参照画素方向ｄ１ｉ〜ｄ５ｉ，ｄ１ｂのうち、その
最小値の方向を信号を選択回路７８の選択制御端子に供
給する。
４〜５４の出力の内、最小値を算出し、図２及び図３に
示す参照画素方向ｄ１ｉ〜ｄ５ｉ，ｄ１ｂのうち、その
最小値の方向を信号を選択回路７８の選択制御端子に供
給する。
【００２０】補間回路の動作を説明する。加算器５８と
係数器６８が、メモリ２８の出力Ｂ ｎ−２（ｋ）と入力
端子１０の入力Ｄｎ＋２（ｋ）の相加平均値を演算す
る。加算器６０と係数器７０が、メモリ２６の出力Ｂ
ｎ−１（ｋ）とメモリ１４の出力Ｄｎ＋１（ｋ）の相加
平均値を演算する。先に説明したように、加算器６２及
び係数器７２が、メモリ２４の出力Ｂｎ（ｋ）とメモリ
１６の出力Ｄｎ（ｋ）の相加平均値を演算する。加算器
６４と係数器７４が、メモリ２２の出力Ｂｎ＋１（ｋ）
とメモリ１８の出力Ｄｎ−１（ｋ）の相加平均値を演算
する。加算器６６と係数器７６が、メモリ１２の出力Ｂ
ｎ＋２（ｋ）とメモリ２０の出力Ｄｎ−２（ｋ）の相加
平均値を演算する。
係数器６８が、メモリ２８の出力Ｂ ｎ−２（ｋ）と入力
端子１０の入力Ｄｎ＋２（ｋ）の相加平均値を演算す
る。加算器６０と係数器７０が、メモリ２６の出力Ｂ
ｎ−１（ｋ）とメモリ１４の出力Ｄｎ＋１（ｋ）の相加
平均値を演算する。先に説明したように、加算器６２及
び係数器７２が、メモリ２４の出力Ｂｎ（ｋ）とメモリ
１６の出力Ｄｎ（ｋ）の相加平均値を演算する。加算器
６４と係数器７４が、メモリ２２の出力Ｂｎ＋１（ｋ）
とメモリ１８の出力Ｄｎ−１（ｋ）の相加平均値を演算
する。加算器６６と係数器７６が、メモリ１２の出力Ｂ
ｎ＋２（ｋ）とメモリ２０の出力Ｄｎ−２（ｋ）の相加
平均値を演算する。
【００２１】選択回路７８は、係数器６８〜７６の出力
及びメモリ３０の出力Ｃｎ（ｋ−１）のうち、最小値算
出回路５６で検索された最小値方向に応じた方向の値を
選択して、出力端子８０に出力する。
及びメモリ３０の出力Ｃｎ（ｋ−１）のうち、最小値算
出回路５６で検索された最小値方向に応じた方向の値を
選択して、出力端子８０に出力する。
【００２２】図４は、本発明の第２実施例の概略構成ブ
ロック図を示す。図４に示す実施例では、最小値算出回
路５６の出力と選択回路７８の選択制御端子との間にノ
イズ除去回路８２を設け、選択回路７８に代わる選択回
路７８ａが、多数の補間候補値から実際に適用する補間
値を選択する。その他の構成要素は図１と同じであり、
図１と同じ作用の構成要素には同じ符号を付してある。
ロック図を示す。図４に示す実施例では、最小値算出回
路５６の出力と選択回路７８の選択制御端子との間にノ
イズ除去回路８２を設け、選択回路７８に代わる選択回
路７８ａが、多数の補間候補値から実際に適用する補間
値を選択する。その他の構成要素は図１と同じであり、
図１と同じ作用の構成要素には同じ符号を付してある。
【００２３】ノイズ除去回路８２は、２つのラインメモ
リ８４，８６、６つのピクセルメモリ８８，９０，９
２，９４，９６，９８及び多数決算出回路１００からな
る。多数決算出回路１００には、 １）最小値算出回路５６の出力、 ２）最小値算出回路５６の出力を１画素分、遅延した
値、 ３）最小値算出回路５６の出力を２画素分、遅延した
値、 ４）最小値算出回路５６の出力を１ライン分遅延した
値、 ５）最小値算出回路５６の出力を１ラインと１画素分、
遅延した値、 ６）最小値算出回路５６の出力を１ラインと２画素分、
遅延した値、 ７）最小値算出回路５６の出力を２ライン分遅延した
値、 ８）最小値算出回路５６の出力を２ラインと１画素分、
遅延した値、及び ９）最小値算出回路５６の出力を１ラインと２画素分、
遅延した値 が入力する。結局、多数決算出回路１００には、図５に
示す画素配置例の、各画素Ａｎ−１〜Ａｎ＋１、Ｃ
ｎ−１〜Ｃｎ＋１及びＥｎ−１〜Ｅｎ＋１における最小
差分値の方向の情報が入力し、多数決算出回路１００
は、これら９つの情報の中で最も多い方向を演算する。
リ８４，８６、６つのピクセルメモリ８８，９０，９
２，９４，９６，９８及び多数決算出回路１００からな
る。多数決算出回路１００には、 １）最小値算出回路５６の出力、 ２）最小値算出回路５６の出力を１画素分、遅延した
値、 ３）最小値算出回路５６の出力を２画素分、遅延した
値、 ４）最小値算出回路５６の出力を１ライン分遅延した
値、 ５）最小値算出回路５６の出力を１ラインと１画素分、
遅延した値、 ６）最小値算出回路５６の出力を１ラインと２画素分、
遅延した値、 ７）最小値算出回路５６の出力を２ライン分遅延した
値、 ８）最小値算出回路５６の出力を２ラインと１画素分、
遅延した値、及び ９）最小値算出回路５６の出力を１ラインと２画素分、
遅延した値 が入力する。結局、多数決算出回路１００には、図５に
示す画素配置例の、各画素Ａｎ−１〜Ａｎ＋１、Ｃ
ｎ−１〜Ｃｎ＋１及びＥｎ−１〜Ｅｎ＋１における最小
差分値の方向の情報が入力し、多数決算出回路１００
は、これら９つの情報の中で最も多い方向を演算する。
【００２４】選択回路７８ａは、ノイズ除去回路８２の
多数決算出回路１００の算出結果の示す方向の補間値を
選択して、出力端子８０に出力する。
多数決算出回路１００の算出結果の示す方向の補間値を
選択して、出力端子８０に出力する。
【００２５】
【発明の効果】以上の説明から容易に理解できるよう
に、本発明によれば、フィールド内及びフィールド間の
相関を調べて参照画素を決定することで、静止画部分の
垂直解像度低下及び動画部分の二重像現象を抑制して、
良好な画質の順次走査画像を得ることができる。また、
フィールド内補間では、補間画素を中心に斜め方向の画
素を用いて補間するので、斜め線エッジを損なわない良
好な画質の画像を得ることができる。
に、本発明によれば、フィールド内及びフィールド間の
相関を調べて参照画素を決定することで、静止画部分の
垂直解像度低下及び動画部分の二重像現象を抑制して、
良好な画質の順次走査画像を得ることができる。また、
フィールド内補間では、補間画素を中心に斜め方向の画
素を用いて補間するので、斜め線エッジを損なわない良
好な画質の画像を得ることができる。
【図１】 本発明の第１実施例の概略構成ブロック図で
ある。
ある。
【図２】 第１実施例における同一フィールド内での画
素配置の模式図である。
素配置の模式図である。
【図３】 第１実施例におけるフィールド間での画素配
置の模式図である。
置の模式図である。
【図４】 本発明の第２実施例の概略構成ブロック図で
ある。
ある。
【図５】 多数決算出回路１００の入力の画素配置の模
式図である。
式図である。
【図６】 従来例の概略構成ブロック図である。
【図７】 従来例における動き検出補間動作の画素配置
図である。
図である。
１０：入力端子 １２：ラインメモリ １４，１６，１８，２０，２２，２４，２６，２８：ピ
クセルメモリ ３０：フィールドメモリ ３２，３４，３６，３８，４０，４２：減算器 ４４，４６，４８，５０，５２：絶対値算出器 ５６：最小値算出回路 ５８，６０，６２，６４，６６：加算器 ６８，７０，７２，７４，７６：係数器 ７８，７８ａ：選択回路 ８０：出力端子 ８２：ノイズ除去回路 ８４，８６：ラインメモリ ８８，９０，９２，９４，９６，９８：ピクセルメモリ １００：多数決算出回路 １１０：入力端子 １１２：フィールドメモリ １１４：ラインメモリ １１６：フィールドメモリ １１８：減算器 １２０：絶対値回路 １２２：比較回路 １２４：加算器 １２６：係数器 １２８：選択回路 １３０：出力端子
クセルメモリ ３０：フィールドメモリ ３２，３４，３６，３８，４０，４２：減算器 ４４，４６，４８，５０，５２：絶対値算出器 ５６：最小値算出回路 ５８，６０，６２，６４，６６：加算器 ６８，７０，７２，７４，７６：係数器 ７８，７８ａ：選択回路 ８０：出力端子 ８２：ノイズ除去回路 ８４，８６：ラインメモリ ８８，９０，９２，９４，９６，９８：ピクセルメモリ １００：多数決算出回路 １１０：入力端子 １１２：フィールドメモリ １１４：ラインメモリ １１６：フィールドメモリ １１８：減算器 １２０：絶対値回路 １２２：比較回路 １２４：加算器 １２６：係数器 １２８：選択回路 １３０：出力端子
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C021 PA42 PA56 PA57 PA62 PA66 PA79 RA15 RB08 SA23 SA25 XB07 YA06 5C063 AC01 BA04 BA09 CA01 CA05 CA38 5C082 AA02 BA20 BA41 BC06 BC07 CA21 CA81 CA84 DA51 MM10
Claims (2)
- 【請求項１】 飛び越し走査の映像信号を順次走査の映
像信号に変換する走査変換装置であって、 入力信号を遅延し、同じフィールド画面内で注目画素の
前ライン上で隣接する複数の画素の信号及び後ライン上
で隣接する複数の画素の信号、並びに、前フィールド
の、当該注目画素に対応する位置の画素の信号を出力す
る遅延手段と、 当該入力信号及び当該遅延手段の出力に従い、当該注目
画素に対する同じフィールド内の複数の空間方向及び前
フィールドとの間の時間方向での相関を算出する相関算
出手段と、 当該相関算出手段の結果から最も相関の高い方向を選択
する方向選択手段と、 同じフィールド画面内で当該注目画素を挟む複数の方向
で画素の相関平均値を算出する相加平均算出手段と、 当該遅延手段から出力される前フィールドでの当該注目
画素に対応する画素の信号、及び、当該相加平均算出手
段の複数の出力信号から、当該方向選択手段で選択され
た方向に対応する信号を選択する選択手段とを具備する
ことを特徴とする走査変換装置。 - 【請求項２】 当該方向選択手段が、当該相関算出手段
の結果から最小値の方向を選択する最小値方向選択手段
と、当該最小値方向選択手段の、当該注目画素に隣接す
る複数の画素の出力を多数決する多数決手段とからなる
請求項１に記載の走査変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23959099A JP4194183B2 (ja) | 1999-08-26 | 1999-08-26 | 走査変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23959099A JP4194183B2 (ja) | 1999-08-26 | 1999-08-26 | 走査変換装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001069468A true JP2001069468A (ja) | 2001-03-16 |
| JP2001069468A5 JP2001069468A5 (ja) | 2006-09-07 |
| JP4194183B2 JP4194183B2 (ja) | 2008-12-10 |
Family
ID=17047046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23959099A Expired - Fee Related JP4194183B2 (ja) | 1999-08-26 | 1999-08-26 | 走査変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4194183B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2372394A (en) * | 2000-12-22 | 2002-08-21 | Matsushita Electric Ind Co Ltd | Selection of a pixel pair for interpolation in interlace to progressive scanning conversion |
-
1999
- 1999-08-26 JP JP23959099A patent/JP4194183B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2372394A (en) * | 2000-12-22 | 2002-08-21 | Matsushita Electric Ind Co Ltd | Selection of a pixel pair for interpolation in interlace to progressive scanning conversion |
| GB2372394B (en) * | 2000-12-22 | 2004-09-22 | Matsushita Electric Ind Co Ltd | Interpolation apparatus and video signal processing apparatus including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4194183B2 (ja) | 2008-12-10 |
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