JP2001069449A

JP2001069449A - 画像処理装置

Info

Publication number: JP2001069449A
Application number: JP23798399A
Authority: JP
Inventors: Yoshihiro Honma; 義浩本間
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1999-08-25
Filing date: 1999-08-25
Publication date: 2001-03-16
Anticipated expiration: 2019-08-25
Also published as: JP4280368B2

Abstract

(57)【要約】【課題】別のＶＲＡＭ無しで画像の一部を拡大表示で
きるようにする。【解決手段】撮像素子１０による撮影画像は、Ａ／Ｄ
変換器１２及び撮影信号処理回路１４によりＹＵＶ形式
でメモリインターフェース１８に印加され、ＤＲＡＭ１
６のＶＲＡＭ領域に書き込まれる。再生ＤＭＡ制御回路
２０は画像表示のための読み出しアドレスをメモリイン
ターフェース１８に出力する。再生ＤＭＡ制御回路２０
は、複数のＶＲＡＭ領域内の複数の領域を独立に設定で
き、それぞれのアドレスを出力できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は画像処理装置に関
し、より具体的には、映像表示に使用する画像処理装置
に関する。

【０００２】

【従来の技術】図１１は、従来のカメラ一体型記録再生
装置の概略構成ブロック図を示す。撮像素子１１０は、
被写体の光学像を電気信号に変換し、その出力はＡ／Ｄ
変換器１１２によりディジタル信号に変換されて撮影信
号処理回路１１４に印加される。撮影信号処理回路１１
４は、Ａ／Ｄ変換器１１２からの画像データに色キャリ
ア除去、アパーチャ補及びガンマ処理等を施して輝度成
分信号を生成し、同時に、色補間、マトリクス変換、ガ
ンマ処理及びゲイン調整等を施して色差成分信号を生成
し、ＹＵＶ等の形式の映像データをＶＲＡＭ１１６に出
力する。Ｙは輝度信号、Ｕは色差信号Ｂ−Ｙ、Ｖは色差
信号（Ｒ−Ｙ）をそれぞれ示す。

【０００３】ＶＲＡＭ１１６は、例えば、ダイナミック
ＲＡＭ（ＤＲＡＭ）に書き込み用と読み出し用のポート
を設けて水平ライン毎のアドレッシングを容易にしたビ
デオ表示専用のメモリ素子からなる。撮影信号処理回路
１１４から出力されるＹＵＶ信号は、例えば、下記に示
すような順序で、（上位データ）Ｙ_０，Ｙ_１，Ｙ_２，Ｙ_３，Ｙ_４，Ｙ_５，
・・・（下位データ）Ｕ_０，Ｖ_０，Ｕ_２，Ｖ_２，Ｕ_４，Ｖ_４，
・・・画面片上から順にＶＲＡＭ１１６に格納される。

【０００４】メモリ制御回路１１８は、画素拡大回路１
２０により、ＶＲＡＭ１１６に記憶される画像データの
一部を拡大してＶＲＡＭ１１６に書き戻すことができ
る。メモリ制御回路１１８は、ＶＲＡＭ１１６の記憶デ
ータを順に読み出しＴＶ系信号処理回路１２２に供給す
る。ＴＶ系信号処理回路１２２は、メモリ制御回路１１
８からの画像データからコンポジット信号を生成してＤ
／Ａ変換器１２４に出力し、Ｄ／Ａ変換器１２４は、Ｔ
Ｖ系信号処理回路１２２のディジタルコンポジット信号
をアナログ信号に変換する。ＬＰＦ１２６はＤ／Ａ変換
器１２４の出力信号をビデオ信号の帯域に制限して、Ｄ
／Ａ変換結果に含まれる高周波ノイズを除去する。

【０００５】ＬＰＦ１２６の出力は、ビデオアンプ１２
８により増幅されてＴＶモニタ１３０に印加される。Ｌ
ＰＦ１２６の出力はまた、液晶表示制御回路１３２に印
加される。液晶表示制御回路１３２は、ＬＰＦ１２６の
出力からＲＧＢ信号を生成し、液晶表示パネル１３４を
駆動して、液晶表示パネル３４の画面上に画像を表示さ
せる。液晶表示制御回路１３２には、ＮＴＳＣ用の場合
で３．５８ＭＨｚのサブキャリア用の水晶振動子が付属
し、ＰＡＬ用の場合では４．４３ＭＨｚのサブキャリア
用の水晶振動子が付属する。

【０００６】現在、ディジタルカメラ及びカムコーダに
組み込まれる液晶表示パネルの多くは、フィールド画表
示分のドット数（水平５５０×垂直２２０程度）しか具
備しないので、インターレースのフレーム信号をそのま
ま印加すると、奇フィールドと偶フィールドが同一ライ
ン上に表示され、画像がちらついてしまう。つまり、液
晶表示パネルでは、一般的なＴＶモニタのようにインタ
ーライン方式でフレーム画を表示することができない。
従って、液晶表示パネル上に画像を表示する場合、一般
的には、フレーム画でなく、同一フィールドを２度印加
することで、ちらつきの無い見やすい画像にしている。

【０００７】フレーム画からフィールド画に切り替える
場合には、次のようにしていた。すなわち、ＶＲＡＭ１
１６をフレームメモリで構成した場合、偶フィールドの
各ラインに１フィールド前の奇フィールドの各ラインと
同じデータを書き込む必要がある。そのために、フレー
ム画からフィールド画への切り替えには、１フィールド
画を書き込むための時間が余分に必要になる。ＶＲＡＭ
１１６を２個のフィールドメモリで構成した場合は、一
方のフィールドのメモリ読み出しだけを毎フィールド行
うことになり、フレーム画からフィールド画への切り替
えを瞬時に行える。しかし、複数個のメモリ構成になる
ので、実装上の回路面積が大きくなる。

【０００８】表示画の一部を拡大表示する場合には、Ｖ
ＲＡＭ１１６の一部の画像データを画素拡大回路１２０
で拡大して、再びＶＲＡＭ１１６に書き戻す必要があ
る。更に、表示画の一部を他の画像と入れ替える場合に
は、別に第２のＶＲＡＭを用意して、第２のＶＲＡＭの
一部の画像データを第１のＶＲＡＭに書き込む必要があ
る。

【０００９】

【発明が解決しようとする課題】従来例では、表示画像
の一部を画像で代替する場合、代替途中の見苦しい画像
を表示しないためには表示切り替え用の余計なＶＲＡＭ
が必要になり、ＤＲＡＭ容量が増大してしまうという問
題があった。

【００１０】また、表示画像を部分的に拡大する場合に
は、処理途中の見苦しい画像を表示しないようにするた
めに表示切り替え用の別のＶＲＡＭが必要になるだけで
なく、画素拡大用回路で拡大しながら再びＶＲＡＭに書
き戻す手順をとるので、拡大表示への切り替えに時間が
かかるという問題があった。

【００１１】本発明は、このような問題点を解決する画
像処理装置を提示することを目的とする。

【００１２】

【課題を解決するための手段】本発明に係る画像処理装
置は、画像データを一時的に記憶する第１の記憶装置
と、当該第１の記憶装置に画像データを書き込み及び読
み出すインターフェース回路と、当該インターフェース
回路により当該第１の記憶装置から読み出された画像デ
ータを一時記憶する第２の記憶装置と、当該第１の記憶
装置の読み出しアドレスを当該データ読み出し回路に指
示するアドレス発生回路であって、当該第１の記憶装置
のビデオメモリ領域の指定部分を当該第１の記憶装置内
の別の領域の記憶データで置換するためのアドレスを発
生自在なアドレス発生回路とを具備する。

【００１３】

【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。

【００１４】図１は、本発明の一実施例の概略構成ブロ
ック図を示す。１０は光学像を電気信号に変換する撮像
素子、１２は撮像素子１０のアナログ出力をディジタル
信号に変換するＡ／Ｄ変換器、１４は、Ａ／Ｄ変換器１
２の出力から、色キャリア除去、アパーチャ補正及びガ
ンマ処理等により輝度データＹを生成すると同時に、色
補間、マトリクス変換、ガンマ処理及びゲイン調整等に
より色差データＲ−Ｙ，Ｂ−Ｙを生成し、ＹＵＶ形式の
ビデオデータを出力する撮影信号処理回路である。

【００１５】１６は撮影画像データを一時記憶するＤＲ
ＡＭ（ダイナミック・ランダム・アクセス・メモリ）、
１８はＤＲＡＭ１６にデータを書き込む及び読み出すメ
モリ・インターフェースである。ＤＲＡＭ１６上には、
撮影画像（及び再生画像）をＴＶモニタ又は液晶表示パ
ネルなどの画像表示装置で表示するためにその画像デー
タを一時記憶するメモリ空間（ＶＲＡＭ）が割り当てら
れている。

【００１６】図２は、ＶＲＡＭにおける画像データの格
納形式例を示す。図２（１）はＹ：Ｕ：Ｖ＝４：４：４
の場合、同（２）はＹ：Ｕ：Ｖ＝４：２：２の場合、同
（３）はＹ：Ｕ：Ｖ＝４：１：１の場合、同（４）は
Ｙ：Ｕ：Ｖ＝４：１：１で、再生の場合をそれぞれ示
す。図２（２）のデータ量は、図２（１）の２／３であ
り、図３２（３）のデータ量は図２（２）の３／４であ
る。必要十分なデータ量が確保出来るように用途に応じ
てデータ形式を選択することで、メモリ容量及びデータ
転送効率の最適化を図ることが出来る。これは、システ
ム構成上、大変に有効である。本実施例では、ＤＲＡＭ
１６のＶＲＡＭには、Ｙ：Ｕ：Ｖ＝４：１：１形式で画
像データを格納する。

【００１７】更にＶＲＡＭの構成条件として、ＶＲＡＭ
サイズをＮＴＳＣ方式では水平７５２画素×垂直４９４
ライン分とし、ＰＡＬ方式では水平７３６画素×垂直５
８０ライン分とする。１フィールド分は、このライン数
の半分に相当する容量になり、ＮＴＳＣ方式では２４７
ライン分、ＰＡＬ方式では２９０ライン分になる。

【００１８】従って、本実施例では、撮影信号処理回路
１４は、Ａ／Ｄ変換器１２からの撮影画像データを処理
してＹ：Ｕ：Ｖ＝４：２：２形式でメモリ・インターフ
ェース１８に出力し、メモリ・インターフェース１８
は、撮影信号処理回路１４からのＹ：Ｕ：Ｖ＝４：２：
２形式の画像データをＹ：Ｕ：Ｖ＝４：１：１形式に変
換してＤＲＡＭ１６の自然画用ＶＲＡＭ領域に書き込
む。

【００１９】２０は、ＤＲＡＭ１６の自然画用ＶＲＡＭ
から画像データをダイレクト・メモリ・アクセス（ＤＭ
Ａ）方式で読み出す再生ＤＭＡ制御回路である。２２
は、ＴＶモニタ及び液晶表示パネルなどの画像表示装置
の画面上に自然画にスーパーインポーズして表示する文
字及びキャラクタ等のビットマップ（ＢＭＰ）データを
ＤＲＡＭ１６からＤＭＡ方式で読み出すビットマップＤ
ＭＡ制御回路である。

【００２０】再生ＤＭＡ制御回路２０は、ＴＶモニタへ
自然画のみを表示する場合に、ＶＲＡＭデータを読み出
すためのアドレスをメモリ・インターフェース１８に出
力し、メモリ・インターフェース１８はこれに応じて、
ＤＲＡＭ１６から該当するアドレスの自然画データを読
み出し、ＶＡＬＩＤフラグといっしょにＦＩＦＯ２４に
供給する。図３は、再生ＤＭＡ制御回路２０によるメモ
リ読み出しの模式図を示す。図３において、実線は奇フ
ィールド、破線は偶フィールドのラインをそれぞれ示
す。１，２，・・・，Ｎは、１フレーム内のライン番号
を示す。通常、ＴＶモニタはインターレース表示をして
いるので、これに合わせ、ＶＲＡＭからの読み出しライ
ンは１，３，５，・・・，Ｎ−１，２、，４，・・・，
Ｎという順番になる。１フレームのライン数Ｎは、ＮＴ
ＳＣの場合に４９４本、ＰＡＬ方式の場合に５９０本で
ある。再生ＤＭＡ制御回路２０の設定により、データ読
み出しをフレーム／フィールド表示及びＮＴＳＣ方式／
ＰＡＬ方式に応じて変更できる。フィールド表示の時に
は、偶数ラインに対して、１ライン前の奇数ラインデー
タを読み出すことになる。

【００２１】再生ＤＭＡ制御回路２０と同様に、ビット
マップＤＭＡ制御回路２２もまた、その設定により、デ
ータ読み出しをフレーム／フィールド表示及びＮＴＳＣ
方式／ＰＡＬ方式に応じて変更できる。

【００２２】２４は、メモリ・インターフェース１８か
らのデータを１／４ライン分、一時的に記憶するＦＩＦ
Ｏ（ファーストイン・ファーストアウト）メモリであ
る。２６は１ラインの１／４の記憶容量を具備するＳＲ
ＡＭである。ＦＩＦＯメモリ２４は、書き込みと読み出
しで独立のポートを具備し、書き込み周期に対して非同
期にデータを読み出すことが出来る。例えば、ＦＩＦＯ
メモリ２４のの書き込み周期を、ＤＲＡＭ１６のアクセ
スクロック周期、言い換えるとシステムクロックと同じ
５０ＭＨｚにする一方で、読み出しを、ＴＶ信号処理に
適したサブキャリアの４倍クロック（４ｆｓｃ＝約１４
ＭＨｚ）にする。これにより、ＴＶ信号処理のクロック
周波数に依存せずに、システムクロック（ＤＲＡＭクロ
ック）を決定でき、システムのパフォーマンスを比較的
自由に向上させることができる。ＦＩＦＯメモリ２４の
出力は、図２（４）に示すＹ：Ｕ：Ｖ＝４：１：１形式
である。

【００２３】２８は、Ｙ：Ｕ：Ｖ＝４：１：１形式を
Ｙ：Ｕ：Ｖ＝４：２：２形式に変換する変換回路であ
る。ビデオ出力の帯域としては、Ｙ：Ｕ：Ｖ＝４：１：
１の情報量で十分である。しかし、文字及びキャラクタ
等のビットマップ画像は帯域が広く、これとスーパーイ
ンポーズするには、自然画データをＹ：Ｕ：Ｖ＝４：
２：２にしたほうが画質上、好ましい空である。

【００２４】３０は、文字等のビットマップ画像データ
をパレットデータに変換するパレット変換回路である。
ビットマップ画像データでそのままパレットの表示色を
表現する場合、パレットの表示色の階調を多くすると１
画素当たりのビット数が増え過ぎて、メモリ容量及びデ
ータ転送効率を悪くしています。逆に１画素当たりのビ
ット数を減らすと、パレットの表示色の階調が失われて
しまう。そこで、ビットマップ画像データのビット幅を
パレットの同時発色数に相当する値に設定し、パレット
色の階調をある程度確保する方法を採用する。例えば、
１画素当たりのビットマップ・データを４ビットとし、
同時発色数を１６にし、表示色の階調を１６ビットで２
５６階調にする。具体的には、１６ビット幅のパレット
レジスタを１６個用意し、ビットマップデータの示す値
によりこの１６個のパレットレジスタから１つを選択す
る。つまり、１画面上の同時発色数はビットマップデー
タのビット幅によって決まり、パレット色の階調はパレ
ットレジスタのビット幅によって決まる。従って、パレ
ット色の階調を維持したまま、同時発色数を制限するだ
けで、ビットマップ領域のデータ容量を小さくすること
ができる。

【００２５】３２は、変換回路２８から出力される自然
画像データに、パレット変換回路３０から出力されるビ
ットマップ画像データをスーパーインポーズする合成回
路である。例えば、パレット色の階調の１つとして透明
色を用意し、その透明色部分に自然画像データをはめ込
む。これにより、ビットマップ画像と自然画像を画素毎
に切り替えることが可能になる。更には、合成回路１２
の出力段にスーパーインポーズするか否かを選択自在な
セレクタを設けることで、自然画像だけの出力と、ビッ
トマップ画像を自然画像にスーパーインポーズした画像
の出力を選択できるようになる。

【００２６】３４は、合成回路３２の出力にクロマエン
コード処理、帯域補正及びコンポジット化等の表示用の
処理を施す再生信号処理回路である。３６は再生信号処
理回路３４の出力データをアナログ信号に変換するＤ／
Ａ変換器である。３８は、ＦＩＦＯメモリ２４、ＳＲＡ
Ｍ２６、変換回路２８，３０、合成回路３２、再生信号
処理回路及びＤ／Ａ変換器３６のそれぞれにタイミング
信号を供給する同期信号発生器（ＳＳＧ）である。

【００２７】本実施例の動作を説明する。撮像素子１０
の出力信号はＡ／Ｄ変換器１２によりディジタル信号に
変換されて撮影信号処理回路１４に入力する。撮影信号
処理回路１４は入力画像データに、色キャリア除去、ア
パーチャ補正及びガンマ変換等の処理を施して輝度デー
タＹを生成し、色補間、マトリクス変換及びガンマ変換
等の処理を施して色差データ色差データＵ（＝Ｂ−
Ｙ），Ｖ（＝Ｒ−Ｙ）を生成する。撮影信号処理回路１
４の出力データは、図２（２）に示す形式で、画面左上
から順に（上位データ）Ｙ_０Ｙ_１Ｙ_２Ｙ_３Ｙ_４Ｙ_５Ｙ_６Ｙ_７・・
・（下位データ）Ｕ_０Ｖ_０Ｕ_２Ｖ_２Ｕ_４Ｖ_４Ｕ_６Ｖ_６・・
・とメモリ・インターフェース１８に入力する。

【００２８】メモリ・インターフェース１８は、撮影信
号処理回路１４からのデータを図２（３）に示す形式に
変換し、（上位データ）Ｙ_０Ｙ_１Ｙ_３Ｙ_４Ｙ_５Ｙ_７・・・（下位データ）Ｕ_０Ｖ_０Ｙ_２Ｖ_４Ｕ_４Ｙ_６・・・としてＤＲＡＭ１６の自然画ＶＲＡＭ領域に書き込む。

【００２９】ＴＶモニタへ自然画のみを表示する場合に
おける再生ＤＭＡ制御回路２０とメモリ・インターフェ
ース１８とのデータのハンドシェイクを説明する。同期
信号発生器３８が発生する同期タイミング信号は、垂直
ブランキング中では、垂直同期（Ｖｓｙｎｃ）時にＦＩ
ＦＯメモリ２４が空になりメモリ・インターフェース１
８への要求信号ＰＢ＿ＲＥＱ＿Ｌ，ＰＢ＿ＲＥＱ＿Ｈの
両方をアクティブにする。この要求により、メモリ・イ
ンターフェース１８は、再生ＤＭＡ制御回路２０で指示
されたアドレス（自然画ＶＲＡＭ領域内）の画像データ
を読み出し、ＶＡＬＩＤフラグと共にＦＩＦＯメモリ２
４に供給する。メモリ・インターフェース１８は同時
に、再生ＤＭＡ制御回路２０へのＡＣＫ信号をアドレス
を認識した合図としてアクティブにする。再生ＤＭＡ制
御回路２０は、ＡＣＫ信号がアクティブになったことを
検知すると、次に読み出すべきデータのアドレスを計算
し、メモリ・インターフェース１８に出力する。

【００３０】この垂直ブランキング中には、ＦＩＦＯメ
モリ２４からデータが読み出されないので、次第にＦＩ
ＦＯメモリ２４にデータが充満し、要求信号ＰＢ＿ＲＥ
Ｑ＿Ｌ，ＰＢ＿ＲＥＱ＿Ｈはインアクティブ状態にな
る。ＦＩＦＯメモリ２４が空になると要求信号又はフラ
グＰＢ＿ＲＥＱ＿Ｌ，ＰＢ＿ＲＥＱ＿Ｈは共にアクティ
ブになる。ＦＩＦＯメモリ２４に１〜２割ほどデータが
溜まると、信号ＰＢ＿ＲＥＱ＿Ｈがインアクティブにな
るが、信号ＰＢ＿ＲＥＱ＿Ｌはアクティブのままであ
る。ＦＩＦＯメモリ２４に８割以上データが溜まると、
信号ＰＢ＿ＲＥＱ＿Ｌ，ＰＢ＿ＲＥＱ＿Ｈは共にインア
クティブになる。

【００３１】垂直ブランキングを抜けて映像期間に入る
と、ＦＩＦＯメモリ２４からデータが読み出されてい
く。ＦＩＦＯメモリ２４のデータ量がＦＩＯＦＯメモリ
２４のメモリ容量の８割を下回ると、前述したように信
号ＰＢ＿ＲＥＱ＿Ｌがアクティブになる。これに応じ
て、メモリ・インターフェース１８が、ＶＲＡＭデータ
を読み出してＦＩＦＯメモリ２４へ転送する場合、信号
ＰＢ＿ＲＥＱ＿Ｈはインアクティブのままでも、次第に
ＦＩＦＯメモリ２４にデータが満たされて、信号ＰＢ＿
ＲＥＱ＿Ｌがインアクティブになる。

【００３２】仮に、信号ＰＢ＿ＲＥＱ＿Ｌがアクティブ
になっても、メモリ・インターフェース１８がすぐに応
答できない場合には、ＦＩＦＯメモリ２４のデータ残量
が少なくなっていき、２割を下回った時点で、信号ＰＢ
＿ＲＥＱ＿Ｈがアクティブになる。メモリ・インターフ
ェース１８内では、信号ＰＢ＿ＲＥＱ＿Ｈはプライオリ
ティの高い要求として処理され、メモリ・インターフェ
ース１８は、即時にＶＲＡＭデータを読み出してＦＩＦ
Ｏメモリ２４へ転送する。ＦＩＦＯメモリ２４にデータ
が溜まり、データ量が２割以上になると、信号ＰＢ＿Ｒ
ＥＱ＿Ｈはインアクティブになる。更にＦＩＦＯメモリ
２４へのデータ書き込みが続き、データ量が８割を超え
た時点で、信号ＰＢ＿ＲＥＱ＿Ｌもインアクティブにな
る。信号ＰＢ＿ＲＥＱ＿Ｈがインアクティブになった時
点でＦＩＦＯメモリ２４へのデータ書き込みが途絶えて
しまうと、やがてデータ量が２割を下回った時点で、再
び信号ＰＢ＿ＲＥＱ＿Ｈがアクティブになる。信号ＰＢ
＿ＲＥＱ＿ＨがアクティブになってもＶＲＡＭデータが
メモリ・インターフェース１８から供給されない最悪の
場合には、やがてＦＩＦＯメモリ２４が空になる。ＦＩ
ＦＯメモリ２４から読み出すデータが無くなると、ＴＶ
モニタ上の表示も異常になる。従って、信号ＰＢ＿ＲＥ
Ｑ＿Ｈのプライオリティを十分に高く設定し、このよう
なことが絶対に起きないようにしておく必要がある。

【００３３】本実施例では、ＤＭＡ制御回路２０は、ク
ロックエッジのタイミングでＡＣＫ信号を検出する。つ
まり、データの送受を連続的（バースト的）に行う場合
は、前述のフラグ信号はアクティブになり続けて（アク
ティブハイの場合には、’Ｈ’のまま）、ＤＲＡＭ制御
回路２０は、クロックエッジのタイミングで連続的にＡ
ＣＫ信号を取り込む。従って、ＡＣＫ信号がアクティブ
状態のときには、ＤＭＡ制御回路２０は、１クロック毎
にアドレス計算を実行して、アドレスをメモリ・インタ
ーフェース４へ出力する。ＡＣＫ信号と同様に、ＶＡＬ
ＩＤ信号、ＰＢ＿ＲＷＧ＿Ｌ信号及びＰＢ＿ＲＥＱ＿Ｈ
信号等のフラグ信号も、連続的にアクティブになるの
で、クロックエッジのタイミングで連続的にデータが取
り込まれる場合がありうる。当然ながら、単発時には１
クロック幅のフラグ信号になる。

【００３４】映像期間中には、図２（４）に示すＹ：
Ｕ：Ｖ＝４：１：１形式でＦＩＦＯメモリ２４からデー
タが読み出され、変換回路２８に供給される。変換回路
２８は、前述したように、図２（４）に示すＹ：Ｕ：Ｖ
＝４：１：１形式の画像データを図２（２）に示すＹ：
Ｕ：Ｖ＝４：２：２形式に変換し、合成回路３２に出力
する。

【００３５】自然画のみを表示する場合、合成回路３２
は、単に、変換回路２８の出力画像データをそのまま再
生信号処理回路３４に供給する。再生信号処理回路３４
は、合成回路３２の出力にクロマエンコード処理、帯域
補正及びコンポジット化等の信号処理を施してＴＶ表示
用映像データを生成し、Ｄ／Ａ変換器３６に出力する。
Ｄ／Ａ変換器３６は再生信号処理回路３４からの映像デ
ータをアナログ信号に変換して、図示しない画像表示装
置に供給する。

【００３６】Ｄ／Ａ変換器３６以降の構成は、従来のカ
メラ一体型記録再生装置の構成と同じになるので、ここ
では、説明を省略する。

【００３７】自然画像とビットマップ画像をスーパーイ
ンポーズして表示する場合の動作を説明する。

【００３８】自然画像データのＤＲＡＭ１６からの読み
出しから変換回路２８での変換までの処理は、上述の通
りである。

【００３９】ビットマップ画像のＤＲＡＭ１６からの読
み出しも、基本的に自然画像と同じである。即ち、垂直
同期（Ｖｓｙｎｃ）時にビットマップ用ＦＩＦＯメモリ
２４は、空になり、メモリ・インターフェース１８への
要求信号ＢＭＰ＿ＲＥＱ＿Ｌ，ＢＭＰ＿ＲＥＱ＿Ｈの両
方をアクティブにする。メモリ・インターフェース１８
は、ビットマップＤＭＡ制御回路２２が示すＤＲＡＭ１
６上のビットマップ・アドレスからデータを読み出し、
ビットマップデータ用のＶＡＬＩＤフラグと共にＦＩＦ
Ｏメモリ２４へ供給する。メモリ・インターフェース１
８は同時に、ビットマップＤＭＡ制御回路２２へのＢＭ
Ｐ＿ＡＣＫ信号を、アドレスを認識した合図としてアク
ティブにする。ビットマップＤＭＡ制御回路２２は、Ｂ
ＭＰ＿ＡＣＫ信号がアクティブになったことを検知し
て、次に読み出すべきデータのアドレスを計算し、メモ
リ・インターフェース１８に出力する。

【００４０】要求信号又はフラグＢＭＰ＿ＲＥＱ＿Ｌ，
ＢＭＰ＿ＲＥＱ＿Ｈの変化は、信号ＰＢ＿ＲＥＱ＿Ｌ，
ＰＢ＿ＲＥＱ＿Ｈと同じである。すなわち、ＦＩＦＯメ
モリ２４が空になると、信号ＢＭＰ＿ＲＥＱ＿Ｌ，ＢＭ
Ｐ＿ＲＥＱ＿Ｈの両方がアクティブになる。ＦＩＦＯメ
モリ２４に１〜２割ほどデータが溜まると、信号ＢＭＰ
＿ＲＥＱ＿Ｈのみがインアクティブになり、信号ＢＭＰ
＿ＲＥＱ＿Ｌはアクティブのままである。ＦＩＦＯメモ
リ２４に８割以上データが溜まると、信号ＢＭＰ＿ＲＥ
Ｑ＿Ｌ，ＢＭＰ＿ＲＥＱ＿Ｈの両方がインアクティブに
なる。

【００４１】自然画像とビットマップ画像は、一般的
に、ＴＶ及び液晶表示パネルなどの画像表示装置の画面
上での表示領域又はサイズが異なり、本実施例では、ビ
ットマップ画像の表示領域は水平６４０×垂直４８０で
あり、自然画像の表示領域より一回り小さい。そのた
め、ビットマップデータの読み出しタイミングも、自然
画像データの読み出しタイミングの内側に位置し、転送
に必要なＦＩＦＯ容量も自然画より少ない。

【００４２】しかし、基本的な回路動作としては自然画
像データのそれと同じでよい。すなわち、ビットマップ
データの読み出しタイミングになると、ＦＩＦＯメモリ
２４からビットマップデータが読み出されていき、ＦＩ
ＦＯメモリ２４の残ビットマップデータ量がビットマッ
プ用ＦＩＦＯメモリ２４の容量の８割を下回ると、信号
ＢＭＰ＿ＲＥＱ＿Ｌがアクティブになる。この変化に対
し、メモリ・インターフェース１８がすぐに応答してビ
ットマップデータをＤＲＡＭ１６から読み出してＦＩＦ
Ｏメモリ２４へ送る場合、信号ＢＭＰ＿ＲＥＱ＿Ｈはイ
ンアクティブのままでも、次第にＦＩＦＯメモリ２４に
データが満たされて、信号ＢＭＰ＿ＲＥＱ＿Ｌがインア
クティブになっていく。

【００４３】仮に、信号ＢＭＰ＿ＲＥＱ＿Ｌがアクティ
ブになったことにメモリ・インターフェース１８がすぐ
に応答できない場合、ＦＩＦＯメモリ２４のデータ残量
が少なくなっていき、２割を下回った時点で信号ＢＭＰ
＿ＲＥＱ＿Ｈがアクティブになる。メモリ・インターフ
ェース１８内では、信号ＢＭＰ＿ＲＥＱ＿Ｈはプライオ
リティの高い要求として処理され、即時に、ビットマッ
プデータをＤＲＡＭ１６から読み出してＦＩＦＯメモリ
２４へ送る。そして、次第にＦＩＦＯメモリ２４にデー
タが溜まり、データ量が２割以上になると、信号ＢＭＰ
＿ＲＥＱ＿Ｈはインアクティブになる。、更にＦＩＦＯ
メモリ２４へのデータ書き込みが続き、データ量が８割
を超えた時点で、信号ＢＭＰ＿ＲＥＱ＿Ｌもインアクテ
ィブになる。信号ＢＭＰ＿ＲＥＱ＿Ｈがインアクティブ
になった時点で、ＦＩＦＯメモリ２４へのデータ書き込
みが途絶えると、やがてデータ量２割を下回った時点
で、再び、信号ＢＭＰ＿ＲＥＱ＿Ｈがアクティブにな
る。

【００４４】上述の４つのデータリクエスト信号では、
最も優先度の高いのがＰＢ＿ＲＥＱ＿Ｈ信号であり、以
下、ＢＭＰ＿ＲＥＱ＿Ｈ信号、ＰＢ＿ＲＥＱ＿Ｌ信号及
びＢＭＰ＿ＲＥＱ＿Ｌ信号と続く。従って、４つのデー
タリクエストが同時に発生した場合、メモリインターフ
ェース１８は、この優先順位に従ってデータを転送す
る。

【００４５】ＦＩＦＯメモリ２４から読み出されたビッ
トマップデータは、パレット変換回路３０に送られ、こ
こでパレットデータに変換される。パレット変換回路３
０のパレットデータ出力は合成回路３２に送られる。合
成回路３２は、変換回路２８からの自然画像データに変
換回路３０からのビットマップ画像データをスーパーイ
ンポーズする。合成回路３２の出力は、再生信号処理回
路３４に送られる。再生信号処理回路３４は、合成回路
３２の出力に、クロマエンコード処理、帯域補正及びコ
ンポジット化等の信号処理を施してＴＶ表示用映像デー
タを生成し、Ｄ／Ａ変換器３６に出力する。Ｄ／Ａ変換
器３６は再生信号処理回路３４からの映像データをアナ
ログ信号に変換して、図示しない画像表示装置に供給す
る。

【００４６】再生ＤＭＡ制御回路２０とビットマップＤ
ＭＡ制御回路２２のアドレス発生動作を説明する。図３
は、フレーム構成のＶＲＡＭからのデータ読み出しの様
子を示す。この場合、前述したように、奇フィールドに
対して、奇数番目のライン＃１，＃３，＃５，・・・，
＃（Ｎ−１）が順に読み出され、偶フィールドに対して
偶数番目のライン＃２，＃４，・・・，＃Ｎが順に読み
出される。○印は、再生ＤＭＡ制御回路２０が発生する
奇フィールドのスタートアドレスを示し、□印は、再生
ＤＭＡ制御回路２０が発生する偶フィールドのスタート
アドレスを示す。

【００４７】メモリ・インターフェース１８がＤＲＡＭ
１６から１６ビットバス幅でインターフェースされてい
るのであれば、再生ＤＭＡ制御回路２０が次に発生する
アドレスは、上述のスタートアドレスに１６ビット（２
バイト）加算したアドレスになる。つまり、再生ＤＭＡ
制御回路２０は、メモリ・インターフェース１８からの
ＡＣＫ信号がアクティブになると、現アドレスに１６ビ
ット（２バイト）加算しながらアドレス発生していく。

【００４８】メモリ・インターフェース１８がＤＲＡＭ
１６と３２ビットバス幅でインターフェースしていると
きには、上述のスタートアドレスに３２ビット（４バイ
ト）加算したアドレスが、次に発生するアドレスにな
る。

【００４９】アドレスが２バイトづつ加算されながらラ
インの終りまでくると、次は、第３ラインの一番左の位
置の画素データのアドレスになる。この場合の加算量
は、２バイト＋１ライン分（１１２８バイト）＝１１３
０バイトになる。この１１３０バイトは、奇フィールド
がライン＃１，＃３，・・・，＃（Ｎ−１）と１ライン
置きにデータを読み出すことによるオフセット量（ＯＦ
ＦＡ）である。

【００５０】奇フィールドのデータ（ＮＴＳＣ方式で、
１１２８バイト×２４７ライン分）が全て読み出される
と、再生ＤＭＡ制御回路２０は、図３に口印で示す偶フ
ィールドのスタートアドレスを発生する。その後、奇フ
ィールドのときと同様に、２バイトずつ加算したアドレ
スを発生し、ラインの終りではオフセット量の１１３０
バイトを加算したアドレスを発生する。そして、偶フィ
ールドのデータ（ＮＴＳＣ方式で、１１２８バイト×２
４７ライン分）が全て読み出されると、再び、奇フィー
ルドのスタートアドレスに戻り、以降、繰り返してＶＲ
ＡＭのデータ読み出しが行われていく。

【００５１】再生ＤＭＡ制御回路２０は、ＮＴＳＣ規格
とＰＡＬ規格のモード切り替えレジスタと、奇フィール
ドのスタートアドレスＳＴ＿ＡＤＤ＿１を記憶するレジ
スタと、偶フィールドのスタートアドレスＳＴ＿ＡＤＤ
＿２を記憶するレジスタと、ライン終了から次のライン
の先頭アドレスまでのオフセットＯＦＦＡを記憶するレ
ジスタと、ＤＲＡＭ１６のバス幅に応じた連続データの
加算量を記憶するレジスタとを具備する。

【００５２】図４は、２つのフィールドメモリで構成し
たＶＲＡＭからのデータ読み出しの模式図を示す。図４
（ａ）は、２つのフィールドメモリが隣接する場合、同
（ｂ）は２つのフィールドメモリが離れている場合をそ
れぞれ示す。図４（ａ）の場合、ＤＲＡＭ１６上で、奇
フィールドの最後の画素データに続いて、偶フィールド
の初めの画素データが位置する。

【００５３】図４に示すメモリ構成の場合、奇フィール
ド及び偶フィールド内でライン・データが連続している
ので、オフセット量が２バイト（ＤＲＡＭ１６が３２ビ
ットバスは場のときには４バイト）になること、及び、
偶フィールドのスタートアドレスが異なる点が、図３に
示すメモリ構成の場合との相違点である。従って、この
２点の設定変更を再生ＤＭＡ制御回路２０に設定するこ
とにより、図３に示すＶＲＡＭ構成から図４に示すＶＲ
ＡＭ構成に容易に切り替えられる。図４に示す構成の場
合、ＴＶモニタ又は液晶表示パネルにフィールド表示す
るには、１つのフィールドメモリ分のデータで済むの
で、メモリ容量もフレーム構成の場合の半分で済むこと
になる。

【００５４】図４に示すＶＲＡＭ構成を使用するのは、
例えば、電子ビューファインダ（ＥＶＦ）表示である。
ＥＶＦ表示では例えば、水平１６００画素×垂直１２０
０ラインの撮像素子から垂直画素同士を加算したフィー
ルド（水平１６００画素×垂直６００ライン）を読み出
し、縦横サイズを水平７５２画素×垂直２４７ラインに
リサイズしてＶＲＡＭに書き込み、フィールド画を液晶
表示パネルに表示する。

【００５５】この時、液晶表示パネルには、毎秒６０フ
ィールドを表示するが、撮像素子からは毎秒２５乃至３
０フレームを読み出す。すなわち、ＶＲＡＭの書き込み
レートと読み出しレートが異なっている。単一のフィー
ルドＶＲＡＭでは、図５に例示するように、走っている
人の胴が切られているような大変見ずらい画像が表示さ
れる。図５では、破線を境に１フィールド（３０ｍ秒）
分の時間差の画像が上下に表示される。すなわち、破線
より下には前のフィールド画が表示され、破線より上に
現在のフィールド画が表示される。

【００５６】本実施例では、ＶＲＡＭを２つのフィール
ドメモリからなる構成とすることで、この不具合を生じ
ないようにする。書き込み途中のフィールドメモリから
はデータを表示用に読み出さずに、データ書き込みが完
了した時点で表示用とする。そして、ＥＶＦ動作から撮
影動作に切り替えて、撮像素子からの画像をフレーム画
としてＶＲＡＭにフリーズする場合、２枚のフィールド
メモリの片方に奇フィールドを格納し、他方に偶フィー
ルドを書き込み、奇フィールドのスタートアドレスにＳ
Ｔ＿ＡＤＤ＿１を割り当て、偶フィールドのスタートア
ドレスにＳＴ＿ＡＤＤ＿２を割り当てることにより、容
易にフレーム画表示に切り替えることができる。

【００５７】本来、図３に示すＶＲＡＭ構成も、図４に
示すＶＲＡＭ構成も１フレーム分のメモリ容量を必要と
するが、図４に示すＶＲＡＭ構成は、ＥＶＦ動作などに
おいて図３に示すＶＲＡＭ構成より便利である。本実施
例では、再生ＤＭＡ制御回路２０のレジスタ設定を変更
することで、容易にどちらのＶＲＡＭ構成にも対応でき
る。

【００５８】次に、表示画像の画素数よりも格段に多い
画素数の撮像素子を使用し、その撮像素子の画素データ
を間引かずにＶＲＡＭに格納し、その一部を表示用に読
み出す場合の動作を説明する。

【００５９】図６は、水平１６００画素×垂直１２００
ラインのＶＲＡＭを構成し、その中の水平７５２画素×
垂直４９４ラインの部分を表示用とする場合の模式図を
示す。この場合、ラインの最後のデータと次のラインの
最初のデータのアドレスは１６００画素−７５２画素
分、離れている。従って、図５に符号４０で示す範囲内
の画像を表示画とするためには、先に説明したオフセッ
ト量を、（巨大ＶＲＡＭの１ライン）−（表示ＶＲＡＭ
の１ライン）に設定する。これにより、巨大ＶＲＡＭの
一部の領域を表示できるようになる。

【００６０】図６においては、領域４０，４２は、画像
表示する水平７５２画素×垂直４９４ラインの部分を示
し、例えば、表示画像を領域４０から領域４２に移行す
る。これは単なるアドレス操作のみであり、簡単に行え
る。領域４０の画像は、山頂にいる人物を示し、領域４
２の画像は、山頂からハングライダーで飛び降りている
人物を示す。

【００６１】このように本実施例では、奇フィールド又
は偶フィールドのスタートアドレスを変更するだけで、
巨大ＶＲＡＭ中の任意の一部の画像を表示できる。一般
的には、高画質な再生ズーム機能といえる。

【００６２】次に、図７を参照して、本実施例の置換機
能を説明する。図７は、９面マルチ画表示の状態でその
内の一枚を書き換える様子を示す模式図でああって、マ
ルチ画表示内の画像を更新する場合で、右上の画像を人
物画から風景画に書き換えているところを示す。

【００６３】この置換機能は、再生ＤＭＡ制御回路２０
内のアドレス発生回路に組み込まれる。このアドレス発
生回路は、水平方向に１ライン分のカウンタと、垂直方
向に表示ライン数分のカウンタを持ち、これらのカウン
タを進めながら、前述したようにＶＲＡＭのアドレスを
順次、発生する。すなわち、アドレス発生回路は、水平
・垂直の各カウンタが図７に示す（ＤＩＳ＿ＸＳＴ，Ｄ
ＩＳ＿ＹＳＴ）から（ＤＩＳ＿ＸＥＮＤ，ＤＩＳ＿ＹＥ
ＮＤ）で示された数値範囲内にある場合に、図７の右側
の小さい枠領域の画像に対応するアドレスを発生する。
図７の右側の小さい枠領域の画像は、アドレスＳＴ＿Ｓ
ＯＲ＿ＡＤＤ１又はＳＴ＿ＳＯＲ＿ＡＤＤ２を先頭に、
アドレスＳＴ＿ＳＯＲ＿ＡＤＤ１又はＳＴ＿ＳＯＲ＿Ａ
ＤＤ２から所定バイト（１６ビットバス幅のとき２バイ
ト、３２ビットバス幅のとき４バイト）ずつ加算して隣
接画素のアドレスを発せさせることで、表示用に読み出
され得る。図７の右側の小さい枠の画像の水平方向右端
までデータを読み出したら、ＶＲＡＭ上のメモリ領域に
戻る。即ち、図７の右側の小さい枠のＳＯＲ＿ＨＳＰＡ
Ｎ分のデータを読み出したなら、ＶＲＡＭ上のメモリ領
域に戻ることになる。

【００６４】ＶＲＡＭ上では、ＤＩＳ＿ＸＳＴにＳＯＲ
＿ＨＳＰＡＮ分の値を加算したアドレスから順次、アド
レスを発生させ、水平方向のカウンタが再びＤＩＳ＿Ｘ
ＳＴ値乃至ＤＩＳ＿ＸＥＮＤ値の領域内に入ったら、図
７の右側の小さい枠領域の画像の第２ライン目のアドレ
スに切り替える。以降、水平・垂直のカウンタが（ＤＩ
Ｓ＿ＸＳＴ，ＤＩＳ＿ＹＳＴ）から（ＤＩＳ＿ＸＥＮ
Ｄ，ＤＩＳ＿ＹＥＮＤ）で示された領域内に入る度に、
図７の右側の小さい枠領域の画像のアドレスが発生さ
れ、９面マルチ画表示の右上の画像が、図７の右側の小
さい枠領域の画像で置換される。

【００６５】実際の利用に即して、この置換機能を説明
する。先ず、撮影した画像のインデックス等を表示する
のに、図７で示すようなマルチ画表示が行われる。この
時、ＶＲＡＭ上に９枚の画像がマルチ画として書き込ま
れ、９面マルチ画として一括して画像表示される。９面
マルチ画の右上の画像を更新する場合、例えば、図７上
の右の別枠に示す人物画のように、９面マルチ画の右上
の画像をＶＲＡＭとは別のメモリ領域にコピーする。そ
してＶＲＡＭ上の右上の画像を家の建ち並んだ風景画に
書き換えるのであるが、このデータ書き換え中は、先に
別のメモリ領域にコピーした人物画を上述の置換機能を
用いて表示する。書き換えが終了した段階でこの部分置
換を止めれば、表示画像は、更新された家の風景画を含
む９面マルチ画に瞬時に切り替わる。すなわち、メモリ
データを書き換える際の見苦しい画像をユーザに表示し
ないようにできる。

【００６６】従来は、マルチ画の書き換え途中の画像が
表示されて、見苦しいものになっていた。または、これ
を避けるために、ＶＲＡＭを別に設け、画像の書き換え
が終ってからＶＲＡＭを切り替える等の処理を行ってい
た。しかし、この方法はＶＲＡＭ容量が大幅に増加指定
しまう。本実施例では、再生ＤＭＡ制御回路２０内に部
分置換機能を設け、書き換えている部分に対しては、他
のメモリ空間の画像を表示させることで、データ書き換
え途中の見苦しい画像を表示しないようにしている。

【００６７】図８を参照して、本実施例の部分拡大機能
を説明する。図８は、結婚式等の集合写真で、新郎新婦
の部分を拡大表示した様子を示す。このような部分拡大
機能は、被写体全体の画枠は決まっているが、被写体の
一部を拡大して確認したい場合に用いられる。この部分
拡大機能も、前述の置換機能と同様に、再生ＤＭＡ制御
回路２０のアドレス発生回路に盛り込まれる。この時の
アドレス発生は前述の置換機能の場合とほぼ同じであ
る。異なる点として、表示エリアには、原画エリアの画
像を拡大して表示していることである。換言すると、置
換は、拡大率が等倍の部分拡大に相当する。例えば、図
８では、水平垂直共に拡大率が２倍の部分拡大の場合を
示しており、図８の（ＤＩＳ＿ＸＳＴ，ＤＩＳ＿ＹＳ
Ｔ）から（ＤＩＳ＿ＸＥＮＤ，ＤＩＳ＿ＹＥＮＤ）で示
される拡大表示領域が、ＳＯＲ＿ＳＴアドレスから始ま
り、ＳＯＲ＿ＯＦＦＳＥＴとＳＯＲ＿ＨＳＰＡＮで規定
される原画エリアの４倍になる。

【００６８】ここで垂直方向の拡大方法を説明する。回
路としては、設定によって０から１５までのライン繰り
返しフラグを立てることのできる４ビットのバイナリカ
ウンタを設け、このライン繰り返しフラグが立っている
場合に、原画エリアのラインのアドレスを繰り返し発生
させる。このように同一ラインデータを繰り返し表示す
ることにより、垂直方向に等倍乃至１６倍の拡大表示を
行なえる。図８に例示した垂直方向の２倍拡大では、こ
の４ビット・バイナリカウンタに１ライン置きにライン
繰り返しフラグが立つように１を設定すればよい。

【００６９】水平方向の拡大は次のようにする。すなわ
ち、ＦＩＦＯメモリ２４からデータを読み出すときに、
画素繰り返しフラグが立っている場合に原画エリアの画
素を繰り返し表示すればよい。画素繰り返しフラグ発生
回路は、垂直の場合と多少異なり、整数倍率の２倍乃至
１６倍を切り替えられる４ビット・カウンタの他に、小
数点倍率（１．１倍、１．２倍・・・など）を行うため
の４ビット・カウンタを設ける。従って、８ビットのレ
ジスタ設定で等倍から１６．９倍までを０．１倍単位で
切り替えることができる。整数倍率は、（垂直方向と同
様に）画素の繰り返しで拡大表示していき、例えば、１
回繰り返しで２倍になり、２回繰り返しで３倍になる。

【００７０】小数点倍率について、図９及び図１０を参
照して説明する。図９は、１．ｘ倍のときの小数点拡大
時の繰り返しフラグ例を示し、図１０は、９．ｘ倍のと
きの小数点拡大時の繰り返しフラグ例を示す。図９に示
す例では、０から９までの１０画素中に繰り返しフラグ
を何回立てるかにより、小数点拡大倍率が決まる。例え
ば、図９に示すように、１．１倍時には１０画素中に１
回フラグをたて、１．２倍時には１０画素中に２回、
１．３倍時には１０画素中に３回、１．４倍時には１０
画素中に４回、１．５倍時には１０画素中に５回、１．
６倍時には１０画素中に６回、・・・、１．９倍時には
は１０画素中に９回フラグを立てることになる。そし
て、フラグが立った画素が繰り返し表示される画素であ
り、拡大表示エリア全体でみるとあたかも小数点拡大さ
れたように表示される。

【００７１】図１０に示す９．ｘ倍の例では、９．０倍
時に１０画素とも９回ずつフラグを立てているが、９．
１倍時には１０画素中の１画素に対し１０回フラグをた
て、残りの９画素に対して９回フラグを立てる。９．２
倍時には、１０画素中の２画素に対して１０回フラグを
立て、残りの８画素に対して９回をフラグを立てる。
９．９倍時には、１０画素中の９画素に対して１０回フ
ラグを立て、残りの１画素に対して９回フラグを立て
る。つまり、繰り返す回数をとびとびに変更することに
より、１０画素単位でみたときに小数点の倍率で表示さ
れるようにしている。

【００７２】図８に示す水平方向２倍拡大では、整数倍
で１画素置きに繰り返しフラグが立つようにレジスタ設
定する。これにより、垂直・水平の倍率が各２倍で、面
積４倍の表示になる。

【００７３】原画エリアの画素が縦長の長方形の画素の
場合、整数の高倍率表示を行なうと長方形の不自然な拡
大表示になる。水平方向の小数点拡大は、これを回避す
るのに利用できる。

【００７４】図１２は、ビットマップＤＭＡ制御回路２
２の内部構成を示す。５０は水平方向のカウンタであ
り、ＸＡ＿ＶＡＬレジスタで設定される値を初期値とし
てダウンカウントする。水平方向カウンタ５０は、入力
のＡＣＫフラグに従いクロックＣＬＫの立ち上がりに同
期してダウンカウントする。リセット時及び次のライン
の先頭（ＥＮ＿０ＦＦ１＝’１’）になると、初期値Ｘ
Ａ＿ＶＡＬがセットされる。カウンタ５０の減少値ＡＤ
ＤＲ＿ＤＥＬＴＡは、メモリ・インターフェース１８か
らのデータ転送量によって異なり、例えば、ＤＲＡＭ１
６と３２ビットバスで接続する場合には一回の転送が４
バイトなので、４になる。

【００７５】５２はＥＮ＿ＯＦＦ１フラグ信号発生器で
あり、水平ライン方向カウンタ５０の出力ＨＴＦＲＣを
デコードして’０’になったとき、ＥＮ＿ＯＦＦ１フラ
グ信号を’１’にすることで、ラインの最終画素を示
す。

【００７６】５４は垂直方向カウンタであり、ＹＡ＿Ｖ
ＡＬレジスタで設定される値を初期値としてダウンカウ
ントする。カウンタ５４は、入力のＡＣＫフラグとＥＮ
＿ＯＦＦ１フラグに従い、クロックＣＬＫの立ち上がり
に同期してダウンカウントする。リセット時及び次のフ
ィールドの先頭（ＥＮ＿ＯＦＦ１２＝’１’）になる
と、初期値ＹＡ＿ＶＡＬがセットされる。

【００７７】５６はＥＮ＿ＯＦＦ２フラグ信号発生器で
あり、垂直方向カウンタ５４の出力ＶＴＦＲＣをデコー
ドして’０’になったとき、ＥＮ＿ＯＦＦ２フラグ信号
を’１’にすることで、フィールドの最終ラインを示
す。

【００７８】５８はアンド回路であり、ＥＮ＿ＯＦＦ１
フラグ信号とＥＮ＿ＯＦＦ２フラグ信号をアンドし、Ｅ
Ｎ＿ＯＦＦ１２フラグ信号を発生する。ＥＮ＿ＯＦＦ１
２フラグ信号は、フィールドの最終画素を示す。

【００７９】６０はＤＲＡＭ１６上に構成されるビット
マップ画像の読み出しアドレスを発生する読み出しアド
レス発生回路である。読み出しアドレスアドレス回路６
０のＥＶ＿ＯＤ入力は同期信号発生３８からの信号であ
り、奇フィールドか偶フィールドかを示す。ＤＭＡ制御
回路２２がリセットされてＲＥＳＥＴ信号に’１’を入
力したときに、読み出しアドレス発生回路６０は、奇フ
ィールドならば初期アドレスＳＴ＿ＡＤＤ＿１から、偶
フィールドならば初期アドレスＳＴ＿ＡＤＤ＿２からそ
れぞれ読み出しアドレスを発生する。そして、回路６０
は、ＡＣＫ入力に従いＡＤＤＲ＿ＣＮＴをＡＤＤＲ＿Ｄ
ＥＬＴＡ分ずつ増やして行く。ＡＤＤＲ＿ＤＥＬＴＡの
値は、先に述べたように、メモリインターフェース１８
からのデータ転送量によって異なり、例えば、ＤＲＡＭ
１６と３２ビットバスで接続する場合には一回の転送が
４バイトなので、４になる。回路６０の出力ＡＤＤＲ＿
ＣＮＴは、バイト単位でのアドレスになる。そして、Ｅ
Ｎ＿ＯＦＦ１＝’１’のとき水平方向の最後のアドレス
を指定した後は、回路６０は、ＯＦＦＡレジスタ分加算
して、次のラインの先頭アドレスに進む。

【００８０】図１２に示す各回路の動作をＶＨＤＬで記
述すると次のようになる。水平方向カウンタ５０に対し
ては、ＰＲＯＣＥＳＳ（ＣＬＫ）ＢＥＧＩＮＩＦ（ＣＬＫ’ＥＶＥＮＴＡＮＤＣＬＫ＝’１’）ＴＨＥＮＩＦ（ＲＥＳＥＴ＝’１’）ＴＨＥＮＨＴＦＲＣ＜＝ＸＡ＿ＶＡＬ；ＥＬＳＩＦ（ＡＣＫ＝’１’）ＴＨＥＮＩＦ（ＥＮ＿ＯＦＦ１＝’１’）ＴＨＥＮＨＴＦＲＣ＜＝ＸＡ＿ＶＡＬ；ＥＬＳＥＨＴＦＲＣ＜＝ＨＴＦＲＣ−（ＡＤＤＲ＿ＤＥＬＴＡ）；ＥＮＤＩＦ；ＥＬＳＥＨＴＦＲＣ＜＝ＨＴＦＲＣ；ＥＮＤＩＦ；ＥＮＤＩＦ；ＥＮＤＰＲＯＣＥＳＳ；である。

【００８１】ＥＮ＿ＯＦＦ１フラグ信号発生器５２に対
しては、ＥＮ＿ＯＦＦ１＜＝’１’ ＷＨＥＮ（ＨＴＦ
ＲＣ＝０）ＥＬＳＥ’０’；である。

【００８２】垂直方向カウンタ５４に対しては、ＰＲＯＣＥＳＳ（ＣＬＫ）ＢＥＧＩＮＩＦ（ＣＬＫ’ＥＶＥＮＴＡＮＤＣＬＫ＝’１’）ＴＨＥＮＩＦ（ＲＥＳＥＴ＝’１’）ＴＨＥＮＶＴＦＲＣ＜＝ＹＡ＿ＶＡＬ；ＥＬＳＩＦ（ＡＣＫ＝’１’）ＴＨＥＮＩＦ（ＥＮ＿ＯＦＦ１２＝’１’）ＴＨＥＮＶＴＦＲＣ＜＝ＹＡ＿ＶＡＬ；ＥＬＳＩＦ（ＥＮ＿ＯＦＦ１＝’１’）ＴＨＥＮＶＴＦＲＣ＜＝ＶＴＦＲＣ−’１’；ＥＬＳＥＶＴＦＲＣ＜＝ＶＴＦＲＣ；ＥＮＤＩＦ；ＥＬＳＥＶＴＦＲＣ＜＝ＶＴＦＲＣ；ＥＮＤＩＦ；ＥＮＤＩＦ；ＥＮＤＰＲＯＣＥＳＳ；である。

【００８３】ＥＮ＿ＯＦＦ２フラグ信号発生器５６に対
しては、ＥＮ＿０ＦＦ２＜＝’１’ＷＨＥＮ（ＶＴＦＲ
Ｃ＝０）ＥＬＳＥ’０’；である。

【００８４】アンド回路５８に対しては、ＥＮ＿ＯＦＦ
１２＜＝ＥＮ＿ＯＦＦ１ＡＮＤＥＮ＿ＯＦＦ２；で
ある。

【００８５】読み出しアドレス発生回路６０に対して
は、ＰＲＯＣＥＳＳ（ＣＬＫ）ＢＥＧＩＮＩＦ（ＣＬＫ’ＥＶＥＮＴＡＮＤＣＬＫ＝’１’）ＴＨＥＮＩＦ（ＲＥＳＥＴ＝’１’）ＴＨＥＮＩＦ（ＥＶ＿ＯＤ＝’１’）ＴＨＥＮＡＤＤＲ＿ＣＮＴ＜＝ＳＴ＿ＡＤＤ＿２；ＥＬＳＥＡＤＤＲ＿ＣＮＴ＜＝ＳＴ＿ＡＤＤ＿１；ＥＮＤＩＦ；ＥＬＳＩＦ（ＡＣＫ＝’１’）ＴＨＥＮＩＦ（ＥＮ＿ＯＦＦ１２＝’１’）ＴＨＥＮＩＦ（ＥＶ＿ＯＤ＝’０’）ＴＨＥＮＡＤＤＲ＿ＣＮＴ＜＝ＳＴ＿ＡＤＤ＿２；ＥＬＳＥＡＤＤＲ＿ＣＮＴ＜＝ＳＴ＿ＡＤＤ＿１；ＥＮＤＩＦ；ＥＬＳＩＦ（ＥＮ＿ＯＦＦ１＝’１’）ＴＨＥＮＡＤＤＲ＿ＣＮＴ＜＝ＡＤＤＲ＿ＣＮＴ＋ＯＦＦＡ；ＥＬＳＥＡＤＤＲ＿ＣＮＴ＜＝ＡＤＤＲ＿ＣＮＴ＋（ＡＤＤＲ＿ＤＥＬＴＡ）；ＥＮＤＩＦ；ＥＬＳＥＡＤＤＲ＿ＣＮＴ＜＝ＡＤＤＲ＿ＣＮＴ；ＥＮＤＩＦ；ＥＮＤＩＦ；ＥＮＤＰＲＯＣＥＳＳ；である。

【００８６】図１３は、再生ＤＭＡ制御回路２０の概略
構成ブロック図を示す。ビットマップＤＭＡ制御回路２
２に対して、前述の部分置換及び部分拡大を行なうため
の回路が付加されている。

【００８７】６２は水平方向カウンタであり、ＸＡ＿Ｖ
ＡＬレジスタで設定される値を初期値としてダウンカウ
ントする。水平方向カウンタ６２は、入力のＡＣＫフラ
グに従いクロックＣＬＫの立ち上がりに同期してダウン
カウントして行く。リセット時及び次のラインの先頭
（ＥＮ＿ＯＦＦ１＝’１’）になると、初期値ＸＡ＿Ｖ
ＡＬがセットされる。カウンタ６２の減少値ＡＤＤＲ＿
ＤＥＬＴＡは、メモリインターフェース１８からのデー
タ転送量によって異なり、例えば、ＤＲＡＭ１６と３２
ビットバスで接続する場合には一個の転送が４バイトな
ので、４になる。

【００８８】６４は、図８に示されるＤＩＳ＿ＸＳＴの
位置を示すＥＮ＿ＤＩＳ＿ＸＳＴフラグ信号を発生する
デコーダである。デコーダ６４は、水平方向カウンタ６
２の出力とレジスタＤＩＳ＿ＸＳＴの値を比較して一致
したときに、ＥＮ＿ＤＩＳ＿ＸＳＴフラグ信号を’１’
にする。

【００８９】６６は、図８に示されるＤＩＳ＿ＸＥＮＤ
の位置を示すＥＮ＿ＤＩＳ＿ＸＥＮＤフラグ信号を発生
するデコーダである。デコーダ６６は、レジスタＤＩＳ
＿ＸＳＴからレジスタＳＯＲ＿ＨＳＰＡＮを減算した値
と水平方向カウンタ６２の出力を比較して一致したとき
に、ＥＮ＿ＤＩＳ＿ＸＥＮＤフラグ信号を’１’にす
る。

【００９０】６８は、ラインの最終画素を示すＥＮ＿Ｏ
ＦＦ１フラグ信号を発生するデコーダである。デコーダ
６８は、レジスタＤＩＳ＿Ｈ＿ＳＰＡＮとレジスタＳＯ
Ｒ＿ＨＳＰＡＮの差分値と水平方向カウンタ６２の出力
ＨＴＦＲＣとを比較して一致したときに、ＥＮ＿○ＦＦ
１フラグ信号を’１’にする。水平方向に部分拡大をし
ない場合には、この差分値は’０’になる。例えば２倍
に拡大する場合は、レジスタＤＩＳ＿Ｈ＿ＳＰＡＮに対
しレジスタＳＯＲ＿ＨＳＰＡＮの値が半分になる。

【００９１】７０は垂直方向カウンタであり、ＹＡ＿Ｖ
ＡＬレジスタで設定される値を初期値としてダウンカウ
ントする。垂直方向カウンタ７０は、入力のＡＣＫフラ
グとＥＮ＿ＯＦＦ１フラグに従い、クロックＣＬＫの立
ち上がりに同期してダウンカウントする。リセット時及
び次のフィールドの先頭（ＥＮ＿ＯＦＦ１２＝’１’）
になると、初期値ＹＡ＿ＶＡＬがセットされる。

【００９２】７２はＥＮ＿ＯＦＦ２フラグ信号発生用デ
コーダであり、垂直方向カウンタ５４の出力ＶＴＦＲＣ
をデコードして’０’になったとき、ＥＮ＿ＯＦＦ２フ
ラグ信号を’１’にすることで、フィールドの最終ライ
ンを示す。

【００９３】７４は、図８に示されるＤＩＳ＿ＹＳＴの
位置を示すＥＮ＿ＤＩＳ＿ＹＳＴフラグ信号を発生する
デコーダである。デコーダ７４は、水平方向カウンタ６
２の出力とレジスタＤＩＳ＿ＹＳＴの値を比較して一致
したときに、ＥＮ＿ＤＩＳ＿ＹＳＴフラグ信号を’１’
にする。

【００９４】７６は、図８に示されるＤＩＳ＿ＹＥＮＤ
の位置を示すＥＮ＿ＤＩＳ＿ＹＥＮＤフラグ信号を発生
するデコーダである。デコーダ７６は、レジスタＤＩＳ
＿ＹＳＴからレジスタＳＯＲ＿ＨＳＰＡＮを減算した値
と水平方向のカウンタ６２の出力を比較して一致したと
きに、ＥＮ＿ＤＩＳ＿ＹＥＮＤフラグ信号を’１’にす
る。

【００９５】７８はＥＮ＿ＯＦＦ１フラグ信号とＥＮ＿
ＯＦＦ２フラグ信号をアンドするアンド回路である。ア
ンド回路７８の出力ＥＮ＿ＯＦＦ１２フラグ信号は、フ
ィールドの最終画素を示す。

【００９６】８０は、ＤＲＡＭ１６上に形成されるＶＲ
ＡＭの読み出しアドレスを発生する読み出しアドレス発
生回路である。アドレス発生回路８０のＥＶ＿ＯＤ入力
は、同期信号発生３８からの信号であり、奇フィールド
か偶フィールドかを示す。ＤＭＡ制御回路２０がリセッ
トされてＲＥＳＥＴ信号に’１’を入力したときに、ア
ドレス発生回路８０は、奇フィールドならば初期アドレ
スＳＴ＿ＡＤＤ＿１から、偶フィールドならば初期アド
レスＳＴ＿ＡＤＤ＿２からアドレスＡＤＤＲ＿ＣＮＴを
発生する。そして、回路８０は、ＡＣＫ入力に従いＡＤ
ＤＲ＿ＣＮＴをＡＤＤＲ＿ＤＥＬＴＡ分ずつ増やして行
く。ＡＤＤＲ＿ＤＥＬＴＡの値は、先に述べたようにメ
モリインターフェース１８からのデータ転送量によって
異なり、例えば、ＤＲＡＭ１６と３２ビットバスで接続
する場合は１回の転送が４バイトなので、４になる。ア
ドレス発生回路８０の出力ＡＤＤＲ＿ＣＮＴは、バイト
単位でのアドレスになる。

【００９７】そして、ＥＮ＿ＯＦＦ１＝’１’のとき水
平方向の最後のアドレスを指定した後は、回路８０は、
ＯＦＦＡレジスタ分加算して次のラインの先頭アドレス
に進む。例えば、図３に示すような連続したフレーム画
のＶＲＡＭ構成の場合、１ライン分のアドレス量が加算
される。また、図４に示すようなＶＲＡＭ構成の場合、
ＯＦＦＡの値はＡＤＤＲ＿ＤＥＬＴＡと同じ値になる。

【００９８】更に、ＥＮ＿ＯＦＦ１２＝’１’のときの
フィールド画の最終アドレスを指定した後は、アドレス
発生回路８０は、ＥＶ＿ＯＤフラグ信号をみて、奇フィ
ールドならばＳＴ＿ＡＤＤ＿１レジスタ値を設定し、偶
フィールドならばＳＴ＿ＡＤＤ＿２レジスタの値を設定
する。従って、前述したように、液晶表示パネル又はＴ
Ｖモニタにフィールド画を表示したい場合には、ＳＴ＿
ＡＤＤ＿１の値とＳＴ＿ＡＤＤ＿２の値を同じにすれば
良い。ＳＴ＿ＡＤＤ＿１ジスタとＳＴ＿ＡＤＤ＿２レジ
スタの設定値を切り替えるだけで、フィールド画とフレ
ーム画を瞬時に切り替えることが可能になる。

【００９９】８２は、部分置換及び部分拡大の垂直方向
のエリアを示すＥＴＳ＿ＡＲＩＡフラグを発生する回路
である。ＥＴＳ＿ＡＲＩＡフラグは、図８に示すよう
に、ＤＩＳ＿ＹＳＴの位置からＤＩＳ＿ＹＥＮＤの位置
までの垂直エリアを示す。

【０１００】８４はＥＮ＿ＯＦＦ１とＡＣＫをアンドす
るアンド回路であり、その出力は、ラインの終了ドレス
のタイミングを示す。

【０１０１】８６は部分拡大時の垂直方向のライン繰り
返しフラグＥＴＳ＿Ｙ＿ＲＥＰを発生する回路である。
回路８６は、入力のＥＴＳ＿ＡＲＩＡ＝’１’の期間の
み、動作する。ＥＮ＿ＯＦＦ１とＡＣＫのアンド信号の
タイミングで判断する。例えば、垂直２倍拡大時には、
レジスタＩＮＴ＿ＲＥＰ＝’１’に設定することによ
り、１ラインおきにＥＴＳＹ＿ＲＥＰが’１’になる。
３倍時には、レジスタＩＮＴ＿ＲＥＰ＝’２’に設定す
ることにより、２ライン間’１’で、１ライン’０’の
３ラインを繰り返すことになる。

【０１０２】８８は、部分置換及び部分拡大時の原画像
のアドレスを発生するアドレス発生回路である。回路８
８は、入力のＥＴＳ＿ＡＲＩＡ＝’１’の期間のみ動作
し、ラインの終了ドレスのタイミングでＥＴＳ＿Ｙ＿Ｒ
ＥＰフラグが’１’になっているかどうかを判断して、
アドレスを発生する。ＶＲＡＭの読み出しアドレス発生
回路８０とは別に、回路８８は、２つのスタートアドレ
スレジスタＳＴ＿ＳＯＲ＿ＡＤＤ１，ＳＴ＿ＳＯＲ＿Ａ
ＤＤ２とライン間のオフセットレジスタＳＯＲ＿ＯＦＦ
ＳＥＴを具備し、原画アドレスＥＴＳ＿ＳＯＲ＿ＡＤＲ
を発生する。ここで発生したアドレスが、図７の部分置
換及び図８の部分拡大の原画アドレスを示す。

【０１０３】９０は、ＥＴＳ＿ＡＲＥＡフラグとＥＮ＿
ＤＩＳ＿ＸＳＴフラグをアンドするアンド回路であり、
部分置換及び部分拡大の水平方向の開始タイミングを発
生する。

【０１０４】９２はセレクタ、９４はフリップフロップ
（ＦＦ）である。回路９０，９２，９４により、フリッ
プフロップ９４が、アンド回路９０の力タイミングでＡ
ＤＤＲ＿ＣＮＴ値をラッチすることにより、部分置換及
び部分拡大する直前のアドレスを保持する。

【０１０５】９６は、フリップフロップ９４で保持する
アドレスとレジスタＤＩＳ＿Ｈ＿ＳＰＡＮを加算する加
算器であり、部分置換及び部分拡大を終了した位置のア
ドレスＤＩＳＰ＿ＥＮＤ＿ＡＤＲを算出して、アドレス
発生回路８０に供給する。読み出しアドレス発生回路８
０にＥＴＳ＿ＡＲＩＡ、ＥＴＳ＿ＳＯＲ＿ＡＤＲ及びＤ
ＩＳＰ＿ＥＮＤ＿ＡＤＲを入力することで、部分置換及
び部分拡大を実現する。

【０１０６】ちなみに、水平拡大は、再生ＤＭＡ制御回
路では行なわずに、ＦＩＦ０２４の内部で実現する。

【０１０７】図１３に示す各回路の動作をＶＨＤＬで記
述すると次のようになる。水平方向のカウンタ６２に対
しては、ＰＲＯＣＥＳＳ（ＣＬＫ）ＢＥＧＩＮＩＦ（ＣＬＫ’ＥＶＥＮＴＡＮＤＣＬＫ＝’１’）ＴＨＥＮＩＦ（ＲＥＳＥＴ＝’１’）ＴＨＥＮＨＴＦＲＣ＜＝ＸＡ＿ＶＡＬ；ＥＬＳＩＦ（ＡＣＫ＝’１’）ＴＨＥＮＩＦ（ＥＮ＿ＯＦＦ１＝’１’）ＴＨＥＮＨＴＦＲＣ＜＝ＸＡ＿ＶＡＬ；ＥＬＳＥＨＴＦＲＣ＜＝ＨＴＦＲＣ−ＡＤＤＲ＿ＤＥＬＴＡ；ＥＮＤＩＦ；ＥＬＳＥＨＴＦＲＣ＜＝ＨＴＦＲＣ；ＥＮＤＩＦ；ＥＮＤＩＦ；ＥＮＤＰＲＯＣＥＳＳ；である。

【０１０８】ＥＮ＿ＤＩＳ＿ＸＳＴフラグ信号発生用デ
コーダ６４に対しては、ＥＮ＿ＤＩＳ＿ＸＳＴ＜＝”
１”ＷＨＥＮ（ＨＴＦＲＣ＝ＤＩＳ＿ＸＳＴ＿ＲＥＧ）
ＥＬＳＥ’０’；である。

【０１０９】ＥＮ＿ＤＩＳ＿ＸＥＮＤフラグ信号発生用
デコーダ６６に対しては、ＥＴＳ＿ＸＥＮＤ＿ＣＮＴ＜
＝ＤＩＳ＿ＸＳＴ＿ＲＥＧ−ＳＯＲ＿ＨＳＰＡＮ；ＥＮ
＿ＤＩＳ＿ＸＥＮＤ＜＝’１’ＷＨＥＮ（ＨＴＦＲＣ＝
ＥＴＳ＿ＸＥＮＤ＿ＣＮＴ）ＥＬＳＥ’０’；である。

【０１１０】ＥＮ＿ＯＦＦ１フラグ信号発生用デコーダ
６８に対しては、ＸＡ＿ＳＵＢ＜＝ＤＩＳ＿Ｈ＿ＳＰＡ
Ｎ−ＳＯＲ＿ＨＳＰＡＮ；ＥＮ＿ＯＦＦ１＜＝’１’Ｗ
ＨＥＮ（ＨＴＦＲＣ＝ＸＡ＿ＳＵＢ）ＥＬＳＥ’０’；
である。

【０１１１】垂直方向カウンタ７０に対しては、ＰＲＯＣＥＳＳ（ＣＬＫ）ＢＥＧＩＮＩＦ（ＣＬＫ’ＥＶＥＮＴＡＮＤＣＬＫ＝’１’）ＴＨＥＮＩＦ（ＲＥＳＥＴ＝’１’）ＴＨＥＮＶＴＦＲＣ＜＝ＹＡ＿ＶＡＬ；ＥＬＳＩＦ（ＡＣＫ＝’１’）ＴＨＥＮＩＦ（ＥＮ＿ＯＦＦ１２＝’１’）ＴＨＥＮＶＴＦＲＣ＜＝ＹＡ＿ＶＡＬ；ＥＬＳＩＦ（ＥＮ＿ＯＦＦ１＝’１’）ＴＨＥＮＶＴＦＲＣ＜＝ＶＴＦＲＣ−’１’；ＥＬＳＥＶＴＦＲＣ＜＝ＶＴＦＲＣ；ＥＮＤＩＦ；ＥＬＳＥＶＴＦＲＣ＜＝ＶＴＦＲＣ；ＥＮＤＩＦ；ＥＮＤＩＦ；ＥＮＤＰＲＯＣＥＳＳ；である。

【０１１２】ＥＮ＿ＯＦＦ２フラグ信号発生用デコーダ
７２に対しては、ＥＮ＿０ＦＦ２＜＝’１’ＷＨＥＮ
（ＶＴＦＲＣ＝’０’）ＥＬＳＥ’０’；である。

【０１１３】ＥＮ＿ＤＩＳ＿ＹＳＴフラグ信号発生用デ
コーダ７４に対しては、ＥＮ＿ＤＩＳ＿ＹＳＴ＜＝’
１’ＷＨＥＮ（ＶＴＦＲＣ＝ＤＩＳ＿ＹＳＴ＿ＲＥＧ）
ＥＬＳＥ’０’；である。

【０１１４】ＥＮ＿ＤＩＳ＿ＹＥＮＤフラグ信号発生用
デコーダ７６に対しては、ＥＮ＿ＤＩＳ＿ＹＥＮＤ＜
＝’１’ＷＨＥＮ（ＶＴＦＲＣ＝ＤＩＳ＿ＹＥＮＤ＿Ｒ
ＥＧ）ＥＬＳＥ’０’；である。

【０１１５】アンド回路７８に対しては、ＥＮ＿ＯＦＦ
１２＜＝ＥＮ＿ＯＦＦ１ＡＮＤＥＮ＿ＯＦＦ２；で
ある。

【０１１６】読み出しアドレス発生回路８０に対して
は、ＰＲＯＣＥＳＳ（ＣＬＫ）ＢＥＧＩＮＩＦ（ＣＬＫ’ＥＶＥＮＴＡＮＤＣＬＫ＝’１’）ＴＨＥＮＩＦ（ＲＥＳＥＴ＝’１’）ＴＨＥＮＩＦ（ＥＶ＿ＯＤ＝’１’）ＴＨＥＮＡＤＤＲ＿ＣＮＴ＜＝ＳＴ＿ＡＤＤ＿２；ＥＬＳＥＡＤＤＲ＿ＣＮＴ＜＝ＳＴ＿ＡＤＤ＿１；ＥＮＤＩＦ；ＥＬＳＩＦ（ＡＣＫ＝’１’）ＴＨＥＮＩＦ（ＥＮ＿ＯＦＦ１２＝’１’）ＴＨＥＮＩＦ（ＥＶ＿ＯＤ＝’０’）ＴＨＥＮＡＤＤＲ＿ＣＮＴ＜＝ＳＴ＿ＡＤＤ＿２；ＥＬＳＥＡＤＤＲ＿ＣＮＴ＜＝ＳＴ＿ＡＤＤ＿１；ＥＮＤＩＦ；ＥＬＳＩＦ（ＥＮ＿ＯＦＦ１＝’１’）ＴＨＥＮＡＤＤＲ＿ＣＮＴ＜＝ＡＤＤＲ＿ＣＮＴ＋ＯＦＦＡ；ＥＬＳＩＦ（ＥＴＳ＿ＡＲＩＡ＝’１’）ＴＨＥＮＩＦ（ＥＮ＿ＤＩＳ＿ＸＥＮＤ＝’１’）ＴＨＥＮＡＤＤＲ＿ＣＮＴ＜＝ＤＩＳＰ＿ＥＮＤ＿ＡＤＲ；ＥＬＳＩＦ（ＥＮ＿ＤＩＳ＿ＸＳＴ＝’１’）ＴＨＥＮＡＤＤＲ＿ＣＮＴ＜＝ＥＴＳ＿ＳＯＲ＿ＡＤＲ；ＥＬＳＥＡＤＤＲ＿ＣＮＴ＜＝ＡＤＤＲ＿ＣＮＴ＋ＡＤＤＲ＿ＤＥＬＴＡ；ＥＮＤＩＦ；ＥＬＳＥＡＤＤＲ＿ＣＮＴ＜＝ＡＤＤＲ＿ＣＮＴ＋ＡＤＤＲ＿ＤＥＬＴＡ；ＥＮＤＩＦ；ＥＬＳＥＡＤＤＲ＿ＣＮＴ＜＝ＡＤＤＲ＿ＣＮＴ；ＥＮＤＩＦ；ＥＮＤＩＦ；ＥＮＤＰＲＯＣＥＳＳ；である。

【０１１７】ＥＴＳ＿ＡＲＩＡフラグ発生回路８２に対
しては、ＰＲＯＣＥＳＳ（ＣＬＫ）ＢＥＧＩＮＩＦ（ＣＬＫ’ＥＶＥＮＴＡＮＤＣＬＫ＝’１’）ＴＨＥＮＩＦ（ＲＥＳＥＴ＝’１’）ＴＨＥＮＥＴＳ＿ＡＲＩＡ＜＝’０’；ＥＬＳＩＦ（（ＥＮ＿ＤＩＳ＿ＹＥＮＤ＝’１’）ＯＲ（ＥＮ＿ＯＦＦ２＝’１’））ＴＨＥＮＥＴＳ＿ＡＲＩＡ＜＝’０’；ＥＬＳＩＦ（ＥＮ＿ＤＩＳ＿ＹＳＴ＝’１’）ＴＨＥＮＥＴＳ＿ＡＲＩＡ＜＝’１’；ＥＬＳＥＥＴＳ＿ＡＲＩＡ＜＝ＥＴＳ＿ＡＲＩＡ；ＥＮＤＩＦ；ＥＮＤＩＦ；ＥＮＤＰＲＯＣＥＳＳ；である。

【０１１８】アンド回路８４に対しては、ＬＮ＿Ｅ＿Ａ
ＣＫ＜＝（ＥＮ＿ＯＦＦ１ＡＮＤＡＣＫ）；であ
る。

【０１１９】ＥＴＳ＿Ｙ＿ＲＥＰ発生回路８６に対して
は、ＰＲＯＣＥＳＳ（ＣＬＫ）ＢＥＧＩＮＩＦ（ＣＬＫ’ＥＶＥＮＴＡＮＤＣＬＫ＝’１’）ＴＨＥＮＩＦ（ＥＴＳ＿ＡＲＩＡ＝’０’）ＴＨＥＮＲＥＰ＿ＣＮＴ＜＝ＩＮＴ＿ＲＥＧ；ＥＬＳＩＦ（ＬＮ＿Ｅ＿ＡＣＫ＝’１’）ＴＨＥＮＩＦ（ＲＥＰ＿ＣＮＴ＝”００００”）ＴＨＥＮＲＥＰ＿ＣＮＴ＜＝ＩＮＴ＿ＲＥＧ；ＥＬＳＥＲＥＰ＿ＣＮＴ＜＝ＲＥＰ＿ＣＮＴ−’１’；ＥＮＤＩＦ；ＥＬＳＥ・・・ＨＯＬＤＲＥＰ＿ＣＮＴ＜＝ＲＥＰ＿ＣＮＴ；ＥＮＤＩＦ；ＥＮＤＩＦ；ＥＮＤＰＲＯＣＥＳＳ；ＥＴＳ＿Ｙ＿ＲＥＰ＜＝’０’ＷＨＥＮ（（ＲＥＰ＿ＣＮＴ＝０）ＯＲ（ＥＴＳ＿ＡＲＩＡ＝’０’））ＥＬＳＥ’１’；である。

【０１２０】アドレス発生回路８８に対しては、ＰＲＯＣＥＳＳ（ＣＬＫ）ＢＥＧＩＮＩＦ（ＣＬＫ’ＥＶＥＮＴＡＮＤＣＬＫ＝’１’）ＴＨＥＮＩＦ（ＥＴＳ＿ＡＲＩＡ＝’０’）ＴＨＥＮＩＦ（ＥＶ＿ＯＤ＝’１’）ＴＨＥＮＥＴＳ＿ＳＯＲ＿ＡＤＲ＜＝ＳＴ＿ＳＯＲ＿ＡＤＤ２；ＥＬＳＥＥＴＳ＿ＳＯＲ＿ＡＤＲ＜＝ＳＴ＿ＳＯＲ＿ＡＤＤ１；ＥＮＤＩＦ；ＥＬＳＩＦ（（ＬＮ＿Ｅ＿ＡＣＫ＝’１’）ＡＮＤ（ＥＴＳ＿ＡＲＩＡ＝ ’１’））ＴＨＥＮＩＦ（ＥＴＳ＿Ｙ＿ＲＥＰ＝’１’）ＴＨＥＮＥＴＳ＿ＳＯＲ＿ＡＤＲ＜＝ＥＴＳ＿ＳＯＲ＿ＡＤＲ；ＥＬＳＥＥＴＳ＿ＳＯＲ＿ＡＤＲ＜＝ＥＴＳ＿ＳＯＲ＿ＡＤＲ＋ＳＯＲ＿Ｌ＿ＯＦＦ；ＥＮＤＩＦ；ＥＬＳＥＥＴＳ＿ＳＯＲ＿ＡＤＲ＜＝ＥＴＳ＿ＳＯＲ＿ＡＤＲ；ＥＮＤＩＦ；ＥＮＤＩＦ；ＥＮＤＰＲＯＣＥＳＳ；である。

【０１２１】回路９０，９２，９４からなるアドレス保
持回路に対しては、ＰＲＯＣＥＳＳ（ＣＬＫ）ＢＥＧＩＮＩＦ（ＣＬＫ’ＥＶＥＮＴＡＮＤＣＬＫ＝’１’）ＴＨＥＮＩＦ（（ＥＴＳ＿ＡＲＩＡ＝’１’）ＡＮＤ（ＥＮ＿ＤＩＳ＿ＸＳＴ＝’ １’））ＴＨＥＮＴＥＭＰ＿ＸＳＴ＿ＡＤＲ＜＝ＡＤＤＲ＿ＣＮＴ；ＥＬＳＥＴＥＭＰ＿ＸＳＴ＿ＡＤＲ＜＝ＴＥＭＰ＿ＸＳＴ＿ＡＤＲ；ＥＮＤＩＦ；ＥＮＤＩＦ；ＥＮＤＰＲＯＣＥＳＳ；である。

【０１２２】加算器９６に対しては、ＤＩＳＰ＿ＥＮＤ
＿ＡＤＲ＜＝ＴＥＭＰ＿ＸＳＴ＿ＡＤＲ＋ＤＩＳ＿Ｈ＿
ＳＰＡＮ＋ＡＤＤＲ＿ＤＥＬＴＡ；である。

【０１２３】図１４は、ＦＩＦＯ２４の概略構成ブロッ
ク図を示す。ＳＲＡＭ２６をアドレスで分ける事によ
り、１つのＳＲＡＭで自然画とビットマップ画像の両用
にしても良い。ここでは分かりやすくするために、自然
画用とビットマップ用に別々にＳＲＡＭを使用する場合
を説明する。従って、ＳＲＡＭ２６ａは、自然画ＦＩＦ
Ｏ用の２ポートＳＲＡＭであり、ＳＲＡＭ２６ｂはビッ
トマップＦＩＦＯ用の２ポートＳＲＡＭを示す。ＳＲＡ
Ｍ２６ａ，２６ｂのＤはデータ入力を、ＡＷはライト側
アドレスを、ＡＲはリード側アドレスを、ＷＲ＿ＣＬＫ
はライト側クロックを、ＲＤ＿ＣＬＫはリード側クロッ
クを、Ｑはデータ出力をそれぞれ示す。

【０１２４】１４０は自然画入力データのラッチ回路で
あり、ＰＢ＿ＶＡＬＩＤ入力がアクティブのとき、ＷＲ
＿ＣＬＫの立ち上がりエッジでＤＡＴＡ入力をラッチす
る。

【０１２５】１４２は、自然画用ＳＲＡＭ２６ａのライ
トアドレスを発生する回路であり、ＰＢ＿ＶＡＬＩＤ入
力がアクティブになる度にＷＲ＿ＣＬＫの立ち上がりエ
ッジに同期してライトアドレスＰＢ＿ＡＷをインクリメ
ントする。また、ライトアドレス発生回路１４２には、
同期信号発生器３８からの垂直同期信号ＶＤがリセット
として入力され、フィールド画データの転送毎にアドレ
スがリセットされる。即ち、垂直同期信号ＶＤによりＰ
Ｂ＿ＡＷが初期化されてから、前述のＶＲＡＭのスター
トアドレスのデータが転送され、ＳＲＡＭ２６ａの初期
アドレスに書き込まれる。ライトアドレス発生回路１４
２の内部で注意する点としては、同期信号発生器３８か
らの垂直同期信号ＶＤはＲＤ＿ＣＬＫのタイミングで発
生しているので、ＷＲ＿ＣＬＫとは非同期になる。その
ため、回路１４２は、非同期信号の受け渡しを行なって
ＷＲ＿ＣＬＫに同期した垂直同期信号ＶＤにタイミング
切り替えをしている。

【０１２６】１４４は自然画用ＳＲＡＭ２６ａのリード
アドレスを発生する回路であり、ＴＶ信号の映像期間中
に’１’になるＮＢＬＫ信号が’１’のとき、ＲＤ＿Ｃ
ＬＫの立ち上がりエッジに同期してリードアドレスＰＢ
＿ＡＲをインクリメントする。また、ライトアドレス発
生回路１４２と同様に、回路１４４には、同期信号発生
器３８からの垂直同期信号ＶＤがリセットとして入力さ
れ、フィールド画データの転送開始前にアドレスが初期
化される。これにより、ライトアドレスＰＢ＿ＡＷとの
関係を一致させている。

【０１２７】１４６はＳＲＡＭ２６ａからの輝度出力を
選択してデータを保持する輝度信号ラッチ回路である。
ＳＲＡＭ２６ａからのデータ出力は図２（３）に示すよ
うなＹ：Ｕ：Ｖ＝４：１：１の構成になっており、３ｃ
ｋで４画素分のデータ出力になる。このＳＲＡＭ２６ａ
の出力を図２（４）に示すようなデータ列にするため
に、４ｃｋ目はＳＲＡＭ２６ａの読み出しを停止させ
て、輝度信号ラッチ回路１４６内に保持した輝度データ
Ｙ３を出力する。

【０１２８】１４８はＳＲＡＭ２６ａからの色差出力Ｕ
Ｖを選択してデータを保持する色差信号ラッチ回路であ
る。ＳＲＡＭ２６ａからのデータ出力は図２の（３）に
示すようなデータ列になっており、２ｃｋで４画素分の
データ出力になる。このＳＲＡＭ２６ａの出力を図２
（４）に示すようなデータ列にするために、１ｃｋ目と
２ｃｋ目のＵＶデータを保持して、１乃至２ｃｋ目はＵ
を、３乃至４ｃｋ目はＶを出力するようになっている。

【０１２９】図１３に示すＤＭＡ制御回路２０で説明し
た水平方向拡大回路は、輝度信号ラッチ回路１４６と色
差信号ラッチ回路１４８が水平方向拡大回路を構成す
る。これらの回路は、拡大開始と終了の画素位置を指定
するレジスタと拡大倍率を指定するレジスタを持ち、拡
大画素のタイミングに１画素前のデータを保持すること
（前置補間）で水平方向の拡大を実現する。

【０１３０】１５０は自然画用データリクエスト信号発
生回路であり、前述した通りにＦＩＦ０２４のデータ残
量を算出し、その残量に従ってリクエスト信号を発生す
る。残量を算出するために、ライトアドレス値ＢＭＰ＿
ＡＷからリードアドレス値ＢＭＰ＿ＡＲを減算して得ら
れる差値をデータ残量とする。注意する点として、ＷＲ
＿ＣＬＫの立ち上がりエッジに同期して演算を行なって
いる。リードアドレスＢＭＰ＿ＡＲはＲＤ＿ＣＬＫのタ
イミングで発生しているので、ＷＲ＿ＣＬＫとは非同期
になる。そのため、非同期信号の受け渡しを行なってＷ
Ｒ＿ＣＬＫに同期したＢＭＰ＿ＡＲにタイミングに切り
替えている。

【０１３１】１５２はビットマップ入力データのラッチ
回路であり、入力のＢＭＰ＿ＶＡＬＩＤ信号がアクティ
ブのとき、ＷＲ＿ＣＬＫの立ち上がりエッジでＤＡＴＡ
入力をラッチする。

【０１３２】１５４はビットマップ用ＳＲＡＭ２６ｂの
ライトアドレスを発生する回路であり、ＢＭＰ＿ＶＡＬ
ＩＤ入力がアクティブになる度に、ＷＲ＿ＣＬＫの立ち
上がりエッジに同期してＢＭＰ＿ＡＷをインクリメント
する。回路１５４には、同期信号発生器３８からの垂直
同期信号ＶＤがリセットとして入力され、フィールド画
データの転送毎にアドレスがリセットされる。即ち、垂
直同期信号ＶＤでＢＭＰ＿ＡＷが初期化されてから、前
述のＶＲＡＭのスタートアドレスのデータが転送され、
ＳＲＡＭ２６ａの初期アドレスに書き込まれる。

【０１３３】ライトアドレス発生回路１５４の内部で注
意する点としては、同期信号発生器３８からの垂直同期
信号ＶＤはＲＤ＿ＣＬＫのタイミングで発生しているの
で、ＷＲ＿ＣＬＫとは非同期になる。そのため、非同期
信号の受け渡しを行なってＷＲ＿ＣＬＫに同期した垂直
同期信号ＶＤにタイミング切り替えをしている。

【０１３４】１５６はビットマップ用ＳＲＡＭ２６ｂの
リードアドレスを発生する回路であり、ＴＶ信号の映像
期間中に’１’になるＮＢＬＫ信号が’１’のとき、Ｒ
Ｄ＿ＣＬＫの立ち上がりエッジに同期してＢＭＰ＿ＡＲ
をインクリメントする。ライトアドレス発生回路１４２
と同様に、同期信号発生器３８からの垂直同期信号ＶＤ
がリセットとして入力し、フィールド画データの転送開
始前にアドレスが初期化されて、ＢＭＰ＿ＡＷとの関係
を一致させている。

【０１３５】１５８はＢＭＰデータラッチ回路である。
ＳＲＡＭ２６ｂのＢＭＰデータ出力は１画素が４ビット
データの構成になっているので、下記のように１ｃｋの
１６ビット中に４画素分のデータが転送される。即ち、ＢＭＰのＳＲＡＭ出力１ｃｋ目５ｃｋ目９ｃｋ目（上位８ビット）Ｂ２：Ｂ３Ｂ６：Ｂ７Ｂ１０：Ｂ１１（下位８ビット）Ｂ０：Ｂ１Ｂ４：Ｂ５Ｂ８：Ｂ９そのため、ＳＲＡＭ２６ｂからのＢＭＰデータを１ｃｋ
目に保持して置き、次の２乃至４ｃｋ目まではＳＲＡＭ
２６ｂからの読み出しを停止して、前に保持したデータ
を出力する。

【０１３６】１６０はビットマップ用データリクエスト
信号発生回路であり、前述した通りに、ＦＩＦ０２４の
データ残量を算出して、その残量に従ってリクエスト信
号を発生する。ここでは、残量を算出するために、ライ
トアドレス値ＢＭＰ＿ＡＷからリードアドレス値ＢＭＰ
＿ＡＲを減算して得られる差値をデータ残量としてい
る。ＷＲ＿ＣＬＫの立ち上がりエッジに同期して演算を
行なっていることに注意すべきである。リードアドレス
ＢＭＰ＿ＡＲはＲＤ＿ＣＬＫのタイミングで発生してい
るので、ＷＲ＿ＣＬＫとは非同期になる。そのため、非
同期信号の受け渡しを行なってＷＲ＿ＣＬＫに同期した
ＢＭＰ＿ＡＲにタイミング切り替えをしている。

【０１３７】

【発明の効果】以上の説明から容易に理解できるよう
に、本発明によれば、簡単な処理で表示画像の一部を代
替できる。これにより、表示ＶＲＡＭの一部を書き換え
る場合などにおいて、余計な書き換え用のＶＲＡＭエリ
アを持たずに書き換え途中の見苦しい表示を見せずに済
み、ＶＲＡＭを削減でき、従ってコストを低減できる。

【０１３８】また、余計な拡大用ＶＲＡＭを持たずに拡
大表示への切り替えを瞬時で高品位に行なえるようにな
り、これにより、ＤＲＡＭを削減でき、拡大画像表示切
り替えが高品位に行なえる。

【図面の簡単な説明】

【図１】本発明の一実施例の概略構成ブロック図であ
る。

【図２】画像データ形式の一覧である。

【図３】フレーム構成のＶＲＡＭからのデータ読み出
しの模式図である。

【図４】フィールド構成のＶＲＡＭからのデータ読み
出しの模式図である。

【図５】単一ＶＲＡＭ構成で書き込みと読み出しのレ
ートが異なる場合の不具合の表示例である。

【図６】水平１６００画素×垂直１２００ラインの巨
大ＶＲＡＭを構成した場合のイメージ例を示す図であ
る。

【図７】９面マルチ画表示で部分置換機能を用いて右
上画の書き換えを行なっているイメージ例を示す図であ
る。

【図８】部分拡大表示時のイメージ例を示す図であ
る。

【図９】１．ｘ倍のときの小数点拡大時の繰り返しフ
ラグ例である。

【図１０】９．ｘ倍のときの小数点拡大時の繰り返し
フラグ例である。

【図１１】従来例の概略構成ブロック図である。

【図１２】ＤＭＡ制御回路２２の概略構成ブロック図
である。

【図１３】ＤＭＡ制御回路２０の概略構成ブロック図
である。

【図１４】ＦＩＦＯ２４及びＳＲＡＭ２６の概略構成
ブロック図である。

【符号の説明】

１０：撮像素子１２：Ａ／Ｄ変換器１４：撮影信号処理回路１６：ＤＲＡＭ（ダイナミック・ランダム・アクセス・
メモリ）１８：メモリ・インターフェース２０：再生ＤＭＡ制御回路２２：ビットマップＤＭＡ制御回路２４：ＦＩＦＯ（ファーストイン・ファーストアウト）
メモリ２６：ＳＲＡＭ２６ａ：自然画用ＳＲＡＭ２６ｂ：ビットマップ用ＳＲＡＭ２８：４１１／４２２変換回路３０：パレット変換回路３２：合成回路３４：再生信号処理回路３６：Ｄ／Ａ変換器３８：同期信号発生器（ＳＳＧ）５０：水平方向カウンタ５２：ＥＮ＿ＯＦＦ１フラグ信号発生器５４：垂直方向カウンタ５６：ＥＮ＿ＯＦＦ２フラグ信号発生器５８：アンド回路６０：読み出しアドレス発生回路６２：水平方向カウンタ６４：デコーダ６６：デコーダ６８：デコーダ７０：垂直方向カウンタ７２：デコーダ７４：デコーダ７６：デコーダ７８：アンド回路８０：読み出しアドレス発生回路８２：ＥＴＳ＿ＡＲＩＡフラグ発生回路８４：アンド回路８６：ＥＴＳ＿Ｙ＿ＲＥＰ発生回路８８：アドレス発生回路９０：アンド回路９２：セレクタ９４：フリップフロップ（ＦＦ）９６：加算器１１０：撮像素子１１２：Ａ／Ｄ変換器１１４：撮影信号処理回路１１６：ＶＲＡＭ１１８：メモリ制御回路１２０：画素拡大回路１２２：ＴＶ系信号処理回路１２４：Ｄ／Ａ変換器１２６：ＬＰＦ１２８：ビデオアンプ１３０：ＴＶモニタ１３２：液晶表示制御回路１３４：液晶表示パネル１４０：ラッチ回路１４２：ライトアドレス発生回路１４４：リードアドレス発生回路１４６：輝度信号ラッチ回路１４８：色差信号ラッチ回路１５０：自然画用データリクエスト信号発生回路１５２：ラッチ回路１５４：ライトアドレス発生回路１５６：リードアドレス発生回路１５８：ＢＭＰデータラッチ回路１６０：ビットマップ用データリクエスト信号発生回
路

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5C052 AA17 AB04 CC11 DD04 EE03 GA01 GA03 GA07 GB02 GB04 GC03 GC10 GD01 GD02 GD03 GE01 GE04 GE05 GF02 GF03 GF04 5C053 FA27 GB21 JA27 JA28 KA02 KA03 KA18 KA19 KA24 LA01 LA06 5C066 AA01 AA03 BA02 BA03 DA08 DB02 DC06 DD01 DD02 DD07 DD08 ED04 ED09 EE01 GA01 GA02 GA05 GA13 GA14 GA20 GA22 GA31 HA02 KB05 KE09 KE12 KE13 KE19 KE20 KF01 KF05 KM05 KM12 KM13

Claims

【特許請求の範囲】

【請求項１】画像データを一時的に記憶する第１の記
憶装置と、当該第１の記憶装置に画像データを書き込み及び読み出
すインターフェース回路と、当該インターフェース回路により当該第１の記憶装置か
ら読み出された画像データを一時記憶する第２の記憶装
置と、当該第１の記憶装置の読み出しアドレスを当該データ読
み出し回路に指示するアドレス発生回路であって、当該
第１の記憶装置のビデオメモリ領域の指定部分を当該第
１の記憶装置内の別の領域の記憶データで置換するため
のアドレスを発生自在なアドレス発生回路とを具備する
ことを特徴とする画像処理装置。
【請求項２】置き換えるためのアドレス領域におい
て、置き換えるデータを整数倍で拡大表示する請求項１
に項記載の画像処理装置。
【請求項３】置き換えるためのアドレス領域におい
て、置き換えるデータを小数点を含んだ倍率で拡大表示
が行なえる請求項１に記載の画像処理装置。
【請求項４】置き換えるためのアドレス領域におい
て、置き換えるデータの垂直方向は整数倍で、水平方向
は小数点を含んだ倍率で拡大表示が行なえる請求項１に
記載の画像処理装置。