JP2001068994A

JP2001068994A - 情報処理システムおよび情報処理方法

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Publication number: JP2001068994A
Application number: JP23816499A
Authority: JP
Inventors: Eigo Nakagawa; 英悟中川
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1999-08-25
Filing date: 1999-08-25
Publication date: 2001-03-16
Anticipated expiration: 2019-08-25
Also published as: JP3678270B2

Abstract

(57)【要約】【課題】一連の処理を構成する一部の処理モジュール
を部分書き換え可能なプログラマブル論理回路上で実行
するに際し、配線遅延を減少して処理時間を短縮化す
る。【解決手段】情報処理システムは、部分書き換え可能
なプログラマブル論理回路を備え、ハードウェア・モジ
ュールを論理回路に再構成して高速処理する。記憶手段
は、プログラマブル論理回路上に再構成するための回路
情報で記述される処理モジュールであるハードウェア・
モジュールについて、同一機能を実行し、その入出力部
位置が異なる複数のモジュールからなるモジュール群を
記憶する構成を持つ。ハードウェア・モジュール取得手
段は、論理回路上の他のモジュールとの入出力配線距離
が最短なモジュールをモジュール群から選択して論理回
路上に構成する。本構成によりモジュール間の情報伝達
に要する時間が短縮され、処理時間の削減が達成され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理回路を記述し
た回路情報に従って所望の論理を再構成可能なプログラ
マブル論理回路を含んだ情報処理システムに係り、特
に、プログラム言語で記述された複数の処理モジュール
で構成される一連の処理の少なくとも一部を、部分書き
換え可能なプログラマブル論理回路上で再構成したハー
ドウェア回路に置き換えて実行するタイプの情報処理シ
ステムに関する。

【０００２】更に詳しくは、本発明は、各処理モジュー
ルをソフトウェア・モジュール又はハードウェア・モジ
ュールのいずれで実行すべきかを決定して処理するタイ
プの情報処理システムに係り、プログラム論理回路上に
形成された異なるモジュール間での信号伝達時間、いわ
ゆる配線遅延を減少して処理モジュール全体の処理時間
を短縮化する情報処理システムに関する。

【０００３】

【従来の技術】昨今の技術革新に伴い、各種の情報処理
機器が研究・開発され、広汎に普及してきている。情報
処理機器は、一般に、高度な半導体技術によって集積化
された半導体回路コンポーネント（ＬＳＩ：Ｌａｒｇｅ
ＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ）を数多く含ん
で構成される。ＬＳＩの一部には、特定の用途のために
最適設計されたカスタムＩＣ、すなわちＡＳＩＣ（Ａｐ
ｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒ
ａｔｅｄＣｉｒｃｕｉｔ）技術が採用されている。

【０００４】最近のＡＳＩＣ分野では、製品の開発期間
を更に短縮化するために、フィールド・プログラマブル
・ゲートアレイ（ＦＰＧＡ：ＦｉｅｌｄＰｒｏｇｒａ
ｍｍａｂｌｅＧａｔｅＡｒｒａｙ）や、プログラマ
ブル・ロジック・デバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍ
ａｂｌｅＬｏｇｉｃＤｅｖｉｃｅ）、ＣＰＬＤ（Ｃ
ｏｍｐｌｅｘＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃ
Ｄｅｖｉｃｅ）などの、プログラマブル論理回路装置
が広く使われ始めている。

【０００５】この種のプログラマブル論理回路装置は、
論理回路を記述する回路情報を該論理回路装置内に読み
込ませることで、内部の論理回路と論理回路間の結線を
自由に構成することができる。これによって、従来は回
路設計の終了後に数週間から数か月を必要とした集積回
路の作製時間を短縮することができる。特に、米国特許
第４，７００，１８７号明細書に開示されているプログ
ラマブル論理装置は、電気的に再構成が可能な構成であ
り、一度作製した回路を必要に応じて自由に何度でも変
更する、すなわち回路を再構成できるという利点があ
り、ますます広く使われるようになってきている。

【０００６】ＦＰＧＡと呼ばれるプログラマブル論理回
路装置は、論理ゲート間および配線間を接続するスイッ
チを制御するビット・ストリームを外部から書き込むこ
とによって、所望の論理回路を再構成することのできる
デバイスである。内部回路構成や論理ゲート間のスイッ
チ制御のデータを保持する記憶手段がデバイス内に設け
られており、この記憶手段の種類により様々な動作特性
のデバイスが当業界において提供されている。

【０００７】論理ゲート間または配線間のスイッチ制御
のデータを保持する記憶手段としては、アンチヒューズ
・タイプ、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ
ＥｒａｓａｂｌｅａｎｄＰｒｏｇｒａｍｍａｂｌｅ
ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）タイプ、ＳＲＡ
Ｍ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅ
ｍｏｒｙ）タイプなどがある。

【０００８】このうち、ＳＲＡＭタイプは、スイッチと
なるトランジスタのゲートに揮発性メモリを接続する。
書き換え可能デバイス中でＳＲＡＭメモリの占める面積
は大きいが、他のタイプに比べ書き換え時間が小さく、
アドレスを指定してメモリの内容を書き換えることがで
きるので、システム動作中の論理の再構成も可能であ
る。さらに、再構成されない部分は動作を継続するとい
う機能を実現し、デバイス内の部分書き換えを可能にし
ている。

【０００９】リアルタイムに部分書き換えが可能なＦＰ
ＧＡは、特に、ＤＲ−ＦＰＧＡ（Ｄｙｎａｍｉｃａｌｌ
ｙＲｅｃｏｎｆｉｇｕｒａｂｌｅＦｉｅｌｄＰｒ
ｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）と呼ば
れている。ＤＲ−ＦＰＧＡとしては、米国ザイリンクス
社のＸＣ６２００シリーズ及びＶｉｒｔｅｘシリーズ、
米国アトメル社のＡＴ６０００シリーズ及びＡＴ４０Ｋ
シリーズ、米国ルーセント・テクノロジー社のＯＲＣＡ
３Ｃ／３Ｔシリーズなどが、既に市販されている。

【００１０】最近の論理回路に要求される処理の複雑さ
が増し、単一のプログラマブル論理回路装置だけでは実
現できない規模にまで回路規模が大きくなっている。こ
の問題を解決するための１つの方法として、処理の途中
でプログラマブル論理回路装置を再度構成し直すことに
よって、異なる時間に異なる論理回路を実現することが
考えられている。

【００１１】この方法によれば、モバイル機器のような
極度に小型化された情報処理システムのように、内蔵可
能な回路規模に制約がある場合でも、回路コンポーネン
ト数を増やすことなく、様々な処理をプログラマブル論
理回路によってハードウェア化して比較的高速に実行で
きるという利点もある。

【００１２】しかしながら、プログラマブル論理装置を
再構成するときに、回路情報を再度読み込ませるための
余分な時間がかかるという欠点がある。また、処理の途
中で論理装置を再構成するためには、処理を一時中断
し、その時点でのデータをプログラマブル論理回路装置
の外部の記憶装置に一時記憶させ、新たな回路情報を読
み込んで再構成し、再構成前のデータと再構成に伴う新
しいデータを入力させる、という一連の余分な処理が必
要になる。

【００１３】プログラマブル論理装置の再構成に伴なう
上記の問題を解決するために、米国アトメル社が提供す
るデータブック”ＣＯＮＦＩＧＵＲＡＢＬＥＬＯＧＩ
Ｃ”に記載されているプログラマブル論理回路装置、及
び、米国ザイリンクス社が提供するデータブック”ＴＨ
ＥＰＲＯＧＲＡＭＭＡＢＬＥＬＯＧＩＣ” （米国
版）に記載されているプログラマブル論理回路装置で
は、再構成を行うときにデータを記憶するためのデータ
記憶装置を有しており、回路の動作中でも外部の記憶装
置から回路情報の一部を読み込んで部分的に再構成を行
うことで、論理装置を再構成するための時間を最小限に
留めている。

【００１４】ところが、このような部分的に再構成可能
なプログラマブル論理回路を情報処理システムに好適に
適用するには、情報処理システム上で実行する処理を、
プログラマブル論理回路で行うハードウェア処理と、マ
イクロプロセッサなどの回路構成を変更できない固定的
な論理回路装置で行うソフトウェア処理とに分離するた
めの技術を確立する必要がある。

【００１５】このような処理の分離に関する問題を解決
する方法として、プログラマブル論理回路の再構成機能
を用いてアプリケーションの一部をハードウエア化する
手法が幾つか提案されている。アプリケーションの一部
を、汎用のプロセッサによるソフトウェア処理ではな
く、プログラム論理回路装置を用いたハードウェア処理
に委ねるのは、後者の方が前者よりも処理速度が速いと
いう理由に依拠する。

【００１６】例えば、特開平９−７４５５６号公報に
は、ネットワークを介してアプリケーションの一部をダ
ウンロードする手法について記載している。すなわち、
同公報では、プログラマブル論理回路を用いたアプリケ
ーションとして、符号化した画像データと復号プログラ
ムをネットワーク経由で受信し、ソフトウェアとプログ
ラマブル論理回路の双方を用いて復号化して画像再生す
るということが考えられている。図１１には、同公報に
開示されている画像再生装置の概略構成を示している。
以下、図１１を参照しながら、この画像再生装置につい
て説明する。

【００１７】画像再生装置は、動画像復号部を再構成す
るためのプログラムと符号化された動画像データをネッ
トワーク経由でダウンロードするための受信部と、受信
データがプログラムか動画像データかによって伝送先を
切り換える切り換え手段と、処理系を再構成することが
可能な動画像復号部と、受信したプログラムを動画像復
号部の構成に変更できる形式に変換するプログラム変換
部と、受信部と切り換え手段とプログラム変換部と動画
像復号部の制御を行うための制御部とで構成される。

【００１８】プログラム変換部は、受信プログラムを動
画像復号部の構成を変更できる形式に変換する第１プロ
グラム部分（すなわち、ハードウエア化する部分）と動
画像再生時において制御部が行う第２プログラム部分
（すなわち、ソフトウエアで実行する部分）とに分割す
る分割部と、第１プログラム部分を動画像復号部の構成
を変更できる形式に変換する第１の変換部（ハードウエ
ア・コンパイラ）と、第２プログラム部分を制御部が解
読して処理を実行できる形式に変換する第２の変換部
（ソフトウエア・コンパイラ）とを備えている。

【００１９】動画像復号部は、逆量子化処理内容を変更
できる逆量子化部と、逆変換処理内容を変更できる逆変
換部とを備えている。逆量子化部は量子化された画像デ
ータを逆量子化し、逆変換部は変換された画像データを
逆変換する。

【００２０】次に、この画像再生装置の動作手順につい
て説明する。

【００２１】動画像再生用のプログラムと符号化された
動画像データがネットワーク経由で入力されると、ま
ず、論理記述言語で記述された再生アルゴリズム・プロ
グラムを受信部で受信する。

【００２２】受信データはプログラム変換部に伝送さ
れ、分割部でハードウエア処理部とソフトウエア処理部
とに分割される。

【００２３】ハードウエア処理部分は、第１の変換部に
渡され、プログラマブル論理回路装置（ＦＰＧＡ）を書
き換えることができる形式（ビット・ストリーム）に変
換され、制御部は、このビット・ストリームに基づい
て、逆量子化部と逆変換部を書き換える。

【００２４】他方、ソフトウエア処理部分は、第２の変
換部に渡され、プロセッサで処理できる実行形式に変換
された後、制御部に渡される。

【００２５】こうして再構成された画像再生装置に対し
て、動画像データがネットワーク経由で送られると、受
信部で受信し、切り換え手段によって動画像復号部に伝
送され、復号データとして出力する。

【００２６】上述したように逆量子化部と逆変換部をＦ
ＰＧＡのような処理プログラムを変更可能な素子で構成
したことにより、動画像復号部のハードウェアを最適な
処理能力に適合させるようにしている訳である。

【００２７】また、特開平６−３０１５２２号には、回
路構成を変更できない固定部とプログラマブル論理回路
のように回路構成を変更できる可変部とで構成される計
算機のシステム構成方法について開示している。同公報
は、複数のプログラムを基に、プログラマブル論理回路
上にハードウェアで構成することを提案するものであ
る。以下、図１２を用いながら、この計算機システムに
ついて説明する。

【００２８】図１２に示すように、計算機で実行するソ
ースプログラムは、固定部の構成に関する情報と可変部
が構成することができる回路の情報が格納されているラ
イブラリを参照しながら、オブジェクト・コードとハー
ドウェア構成データに変換される。

【００２９】すなわち、コンパイラはソース・プログラ
ムのフロー解析を行い、関数の頻度を検出する。この検
出頻度に基づいて、呼び出し回数の多い関数をハードウ
ェアで処理する関数として決定し、ハードウェア構成デ
ータを作成して出力する。次に、ハードウェアで処理す
ると決めた部分を所定の可変部で処理することを示すコ
ードを残りのソフトウェアで処理する部分に付加して、
オブジェクト・コードを作成し出力する。

【００３０】計算機システムは、回路構成を変更できな
い固定部と、ハードウェア構成データにより構成された
可変部を用いて、オブジェクト・コードに応じた処理を
実行する。このようにして、コンパイル時に呼び出し回
数の多い幾つかの関数をハードウェア化することにより
処理全体の高速化を図っている。

【００３１】また、日経オープンシステム１９９７年８
月号の２１３ページから２１９ページに掲載されている
記事「インターネットのサーバを運用代行ＩＳＰやＶ
ＡＮ業者がサービスを提供へ」では、ネットワークを介
して複数のサーバにアクセスするケースについて提案し
ている。

【００３２】同記事は、ネットワークのアウトソーシン
グというサービスとしてインターネットやクローズドＶ
ＡＮについて扱っている。この中で、インターネットに
不可欠なサーバであるメール・サーバやネーム・サーバ
を始めとする各種サーバへのアクセスについて詳解して
いる。

【００３３】サーバへのより早いアクセスを実行するた
めに、使用するプログラム一つ一つについてアクセスを
行なうよりも、全てのプログラムについて一度にアクセ
スを行い、最も早くアクセスできたプログラムからダウ
ンロードする方が、全体のアクセス時間が少ないことが
当業界において既に知られている。そこで、プログラム
が複数のサーバに格納されているような状況では、上記
のような方法に従ってプログラムへのアクセスを行い、
ダウンロードすることが一般的になってきている。例え
ば、プログラム・データを分類、整理したり、管轄が異
なっている、あるいはネットワークのトラフィック緩
和、サーバの負荷軽減のために、プログラムは複数のサ
ーバに分散して蓄積される。

【００３４】しかしながら、上記で説明した各々の従来
例では、処理の一部分をプログラマブル論理回路で処理
するに際して、次のような問題が残されている。

【００３５】すなわち、プログラマブル論理回路を用い
た処理における問題点として、以前より、ハードウェア
・モジュールをデバイス上に構成した場合における様々
な状況での配線遅延が指摘されている。

【００３６】プログラマブル論理回路上において行われ
る論理回路の部分書き換えによるハードウェア・モジュ
ールの再構成処理において、再構成されたハードウェア
・モジュール間の接続を行う場合、従来の装置では、ハ
ードウェア・モジュールのインターフェース位置はモジ
ュールが提供された時点で固定されている。従って、接
続すべき二つのハードウェア・モジュールの接続部が隣
接した位置にあるか、あるいはそれぞれのハードウェア
・モジュールと対称の位置、すなわち離れた位置に接続
インタフェースがあるかによって、ハードウェア・モジ
ュール接続部で発生する配線遅延時間が変化してしま
う。

【００３７】その結果、二つのハードウェア・モジュー
ル、例えばモジュールＡとモジュールＢとの相互接続部
がそれぞれのハードウェア・モジュールと対称の位置に
ある場合には、モジュールＡの処理後、モジュールＢで
の処理を開始するために実行されるモジュールＡの処理
情報のモジュールＢに対する伝達時間に多大な時間を要
することになる。すなわち配線遅延が発生する。そのた
めに、ハードウエアで処理を行うことによる処理の高速
化というメリットを削減してしまうという問題を発生さ
せていた。また繰り返し処理がこの複数のハードウェア
・モジュールを使用したルーチン処理として行われる場
合、例えばモジュールＡとモジュールＢとの処理を繰り
返し実行する必要がある場合は、配線遅延が繰り返し処
理の行われる回数に応じて加算されてしまい、処理時間
がさらに増加してしまうという問題を引き起こしてい
た。

【００３８】

【発明が解決しようとする課題】本発明は、上述の問題
点に鑑みてなされたものであり、本発明の目的は、論理
回路を記述した回路情報に従って所望の論理を再構成可
能なプログラマブル論理回路を含んだタイプの、優れた
情報処理システムを提供することにある。

【００３９】本発明の更なる目的は、プログラム言語で
処理を記述された複数の処理モジュールで構成される一
連の処理の少なくとも一部を部分書き換え可能なプログ
ラマブル論理回路上で再構成したハードウェア回路に置
き換えて実行するタイプの、優れた情報処理システムを
提供することにある。

【００４０】本発明の更なる目的は、各処理モジュール
をソフトウェア・モジュール又はハードウェア・モジュ
ールのいずれで実行すべきかを決定して処理するタイプ
の、優れた情報処理システムを提供することにある。

【００４１】本発明の更なる目的は、従来のプログラマ
ブル論理回路において問題となっていたハードウェア・
モジュール間の配線遅延を減少させる構成を実現し、再
構成可能なプログラマブル論理回路を使用した情報処理
における処理時間の短縮を可能とした情報処理システム
を提供することを目的とする。

【００４２】

【課題を解決するための手段】本発明は、上記課題を参
酌してなされたものであり、その第１の側面は、複数の
処理モジュールからなる一連の処理を実行するための情
報処理システムであって、前記複数の処理モジュールの
少なくとも一部を実行するハードウェア・モジュールを
構成するとともに、ハードウェア・モジュールの部分的
書き換えが可能なプログラマブル論理回路と、前記プロ
グラマブル論理回路上に構成するハードウェア・モジュ
ールを記憶する記憶手段であって、同一機能を実行し、
入出力部位置が異なる複数のハードウェア・モジュール
をハードウェア・モジュール群として記憶する記憶手段
と、前記プログラマブル論理回路に構成する新規構成ハ
ードウェア・モジュールを、前記記憶手段中のハードウ
ェア・モジュール群から選択して構成するハードウェア
・モジュール取得手段とを有することを特徴とする情報
処理システムにある。

【００４３】さらに、本発明の情報処理システムにおい
て、前記ハードウェア・モジュール取得手段は、前記プ
ログラマブル論理回路上の他のハードウェア・モジュー
ルとの入出力部位置との配線距離が最短となる入出力部
位置を有するハードウェア・モジュールを新規構成ハー
ドウェア・モジュールとして前記ハードウェア・モジュ
ール群から選択する構成を有することを特徴とする。

【００４４】さらに、本発明の情報処理システムは、各
処理モジュールがプログラム言語で記述されたソフトウ
ェア・モジュールで構成されるプログラムの形態で一連
の処理を受容するプログラム受容手段と、ソフトウェア
・モジュールを実行可能なプロセッサと、回路情報で記
述されたハードウェア・モジュールに従って部分書き換
え可能なプログラマブル論理回路と、一連の処理を構成
する各処理モジュールのうちハードウェア・モジュール
によって実行すべきものを決定する実行モジュール決定
手段とを有し、前記記憶手段は、ソフトウェア・モジュ
ールと同じ処理を前記プログラマブル論理回路上で再構
成するための回路情報で記述されるハードウェア・モジ
ュールを蓄積する構成を有し、前記ハードウェア・モジ
ュール取得手段は、前記実行モジュール決定手段によっ
て決定されたハードウェア・モジュールを前記記憶手段
から取り出して前記プログラマブル論理回路上に再構成
する構成を有することを特徴とする。

【００４５】さらに、本発明の情報処理システムは、前
記プログラマブル論理回路上に構成したハードウェア・
モジュールの識別符号を記録する識別符号記録手段を有
し、前記ハードウェア・モジュール取得手段は、前記識
別符号記録手段に記録された識別符号に基づいて、前記
プログラマブル論理回路上の他のハードウェア・モジュ
ールの入出力部位置を識別する構成を有することを特徴
とする。

【００４６】さらに、本発明の情報処理システムにおい
て、前記記憶手段に蓄積されるハードウェア・モジュー
ルは矩形形状で表現されることを特徴とする。

【００４７】さらに、本発明の情報処理システムにおい
て、ハードウエア構成可能領域の形状は前記プログラマ
ブル論理回路上における水平方向と垂直方向の各々の論
理セル数によって定義されることを特徴とする。

【００４８】さらに、本発明の情報処理システムにおい
て、前記記憶手段に記憶されるハードウェアモジュール
の入出力部位置は、前記記憶手段に蓄積される矩形形状
のハードウェア・モジュールの外周位置に設定された構
成であることを特徴とする。

【００４９】さらに、本発明の情報処理方法は、複数の
処理モジュールからなる一連の処理を実行する情報処理
方法であって、前記複数の処理モジュールの少なくとも
一部を実行するハードウェア・モジュールを記憶手段か
ら選択するモジュール選択ステップと、前記モジュール
選択ステップにおいて選択されたハードウェア・モジュ
ールをプログラマブル論理回路に構成するモジュール構
成ステップと、を有し、前記モジュール選択ステップ
は、同一機能を実行し入出力部位置が異なる複数のハー
ドウェア・モジュールから、前記プログラマブル論理回
路上の他のハードウェア・モジュールとの入出力部位置
との配線距離が最短となる入出力部位置を有する１つの
ハードウェア・モジュールを選択するステップを含むこ
とを特徴とする。

【００５０】さらに、本発明の情報処理方法は、さら
に、一連の処理を構成する各処理モジュールのうち、プ
ロセッサを使用してソフトウェア・モジュールによって
実行すべきものと、前記プログラマブル論理回路を使用
してハードウェア・モジュールによって実行すべきもの
を決定する実行モジュール決定ステップを有し、前記モ
ジュール選択ステップは、前記実行モジュール決定ステ
ップにおいてハードウェア・モジュールによって実行す
べきものとして決定されたハードウェア・モジュールに
ついて前記記憶手段から選択することを特徴とする。

【００５１】さらに、本発明の情報処理方法は、前記モ
ジュール選択ステップは、前記プログラマブル論理回路
上の他のハードウェア・モジュールの識別符号から一義
的に求められる回路構成に基づいて、該他のハードウェ
ア・モジュールとの入出力部位置を判別して、該他のハ
ードウェア・モジュールとの配線距離が最短となるハー
ドウェア・モジュールを新規構成ハードウェア・モジュ
ールとして選択することを特徴とする。

【００５２】

【作用】本発明に係る情報処理システムは、複数の処理
モジュールを用いて一連の処理を実行する。各処理モジ
ュールは基本的にプログラム言語で記述されたソフトウ
ェア・モジュールで構成されており、情報処理システム
は、所謂ソフトウェア・プログラムの形態で、一連の処
理を受容する。

【００５３】また、情報処理システムは、ソフトウェア
・モジュールを実行可能なプロセッサと、回路情報で記
述されたハードウェア・モジュールに従って部分書き換
え可能なプログラマブル論理回路を備えている。一連の
処理を実行する際には、各処理モジュールをソフトウェ
ア・モジュール又はハードウェア・モジュールのいずれ
として実行すべきかを判別して、実行することが可能で
ある。

【００５４】また、情報処理システムは、ソフトウェア
・モジュールと同じ処理を前記プログラマブル論理回路
上で再構成するための回路情報で記述されるハードウェ
ア・モジュールを蓄積する記憶手段を備えている。

【００５５】ハードウェア・モジュールは、プログラマ
ブル論理回路上に再構成すると、所定数のセルを使用す
るとともに、所定形状を持つセル領域を占有する。本発
明では、各ソフトウェア・モジュールにつき、同一の処
理を実現するが前記プログラマブル論理回路上に再構成
すると、その入出力部位置が異なる複数のハードウェア
・モジュールを、記憶手段に用意した。

【００５６】そして、プログラマブル論理回路の部分的
書き換えを行なうときには、同じ処理を実現するがその
入出力部位置が異なる複数のハードウェア・モジュール
のうち、配線遅延を最小にするものを優先的に取り出す
ようにした。

【００５７】本発明によれば、同じ処理を実現するがそ
の入出力部位置が異なるハードウェア・モジュールを複
数個用意しておき、プログラマブル論理回路上におい
て、配線遅延を最小にするハードウェア・モジュールを
優先的に使用することにしたので、モジュール間でのデ
ータ入出力時の遅延を最小限に抑えることができる。ま
た、その結果として全体の処理時間を短縮化することが
できる。

【００５８】また、ハードウェア・モジュールの入出力
部の位置を、占有するセル領域を包含する矩形の外周上
に配置することとした。すなわち、入出力部位置が異な
る同機能のハードウェア・モジュールのパターン数を限
定して、かつ最適な入出力部位置を有するモジュールを
選択可能として、最適構成を少量のデータから判断する
ことができ、処理の実行とデバイスのコンフィギュレー
ションを並行して行なうことができ、全体の処理時間を
短縮することができる。

【００５９】本発明のさらに他の目的、特徴や利点は、
後述する本発明の実施例や添付する図面に基づくより詳
細な説明によって明らかになるであろう。

【００６０】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施例を詳解する。

【００６１】図１には、本発明を実現するのに適した情
報処理システム１０のハードウェア構成を模式的に示し
ている。

【００６２】情報処理システム１０は、例えば、「ワー
クステーション」や「パーソナル・コンピュータ」と呼
ばれる汎用コンピュータ・システムであり、その一例
は、米国ＩＢＭ社のＰＣ／ＡＴ互換機又はその後継機で
ある。この種のシステム１０は、ＯＡＤＧ（ＰＣＯｐ
ｅｎＡｒｃｈｉｔｅｃｔｕｒｅＤｅｖｅｌｏｐｅ
ｒ’ｓＧｒｏｕｐ）仕様に準拠し、オペレーティング
・システム（ＯＳ）として、例えば米国マイクロソフト
社の”Ｗｉｎｄｏｗｓ９５／９８／ＮＴ”を搭載してい
る。以下、情報処理システム１０内の各部について説明
する。

【００６３】システム１０のメイン・コントローラであ
るＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵ
ｎｉｔ）１１は、オペレーティング・システム（ＯＳ）
の制御下で、各種の処理を実行する。

【００６４】ここで言う「処理」は、複数の処理モジュ
ールからなる一連の処理である。かかる一連の処理は、
通常、各処理モジュールがプログラム言語で記述された
ソフトウェア・モジュールで構成されている「プログラ
ム」の形態で、情報処理システム１０に供給される。

【００６５】ＣＰＵ１１の回路論理は固定的で、再構成
不可能である。したがって、ＣＰＵ１１は、処理モジュ
ールのうち、プログラム言語で記述されたソフトウェア
・モジュールのみを実行し、後述するようにハードウェ
ア・モジュールは実行しない。なお、ＣＰＵ１１は、例
えば米国インテル社の”ＰｅｎｔｉｕｍＩＩ”でよ
い。

【００６６】本実施例の情報処理システム１０は、各周
辺装置をローカル接続するためのローカル・バスとして
のＰＣＩ（ＰｅｒｉｐｈｅｒａｌＣｏｍｐｏｎｅｎｔ
Ｉｎｔｅｒｃｏｎｎｅｃｔ）バス１４を備えている。
このＰＣＩバスと、ＣＰＵ１１の自身の外部ピンに直結
したホスト・バス１１Ｂとは、チップセットで構成され
るバス・ブリッジ１３を介して相互接続されている。

【００６７】本実施例のチップセット１３は、両バス１
１Ｂ及び１４間のデータ転送速度の差を吸収するための
データ・バッファや、主記憶メモリ１２へのアクセス動
作を制御するためのメモリ・コントローラを含んだ構成
となっている。

【００６８】主記憶メモリ１２は、書き込み可能なメモ
リであり、通常は複数個のＤＲＡＭ（Ｄｙｎａｍｉｃ
ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）チップで
構成される。主記憶メモリ１２は、ＢＩＯＳ（Ｂａｓｉ
ｃＩｎｐｕｔ／ＯｕｔｐｕｔＳｙｓｔｅｍ：基本入
出力システム）、デバイス・ドライバ、ＯＳ、及びアプ
リケーション・プログラムなど各種処理を実現するため
のプログラム・コードをロードしたり、処理実行中の作
業データを一時格納するために利用される。

【００６９】ＰＣＩバス１４は、比較的高速なデータ転
送が可能なバスであり（バス幅３２／６４ビット、最大
動作周波数３３／６６ＭＨｚ、最大データ転送速度１３
２／２６４ＭＭｐｓ）、ＰＣＩバス１４とのインターフ
ェース・プロトコルを実現する各種のインターフェース
・アダプタが接続されている。なお、ＰＣＩアーキテク
チャは、米国インテル社の提唱に端を発したものであ
り、所謂ＰｎＰ（プラグ・アンド・プレイ）機能を備え
ている。

【００７０】ＰＣＩバス１４に接続されるインターフェ
ース・アダプタとして、本実施例すなわち図１では、ハ
ード・ディスク・インターフェース１７と、通信インタ
ーフェース１９と、プログラマブル論理回路インターフ
ェース１５を挙げている。

【００７１】ハード・ディスク・インターフェース１７
は、ハード・ディスク装置１８などの大容量の外部記憶
装置を接続するためのインターフェースであり、ＩＤＥ
（ＩｎｔｅｇｒａｔｅｄＤｒｉｖｅＥｌｅｃｔｒｏ
ｎｉｃｓ）やＳＣＳＩ（ＳｍａｌｌＣｏｍｐｕｔｅｒ
ＳｙｓｔｅｍＩｎｔｅｒｆａｃｅ）などの仕様が当
業界において標準的である。以下では、システム１０内
のハード・ディスク装置１８のことを、「ローカル・デ
ィスク」とも呼ぶ。

【００７２】通信インターフェース１９は、ＬＡＮ（Ｌ
ｏｃａｌＡｒｅａＮｅｔｗｏｒｋ）やインターネッ
トなどの、システム１０の外部のネットワーク２０と接
続するためのアダプタである。

【００７３】ネットワーク２０上には、通常、複数の外
部装置が接続されている。外部装置の一例は、ファイル
・サーバやプリント・サーバなど、各種資源サービスを
情報処理システム１０に提供するサーバである。図１で
は、ネットワーク２０には記憶装置２１が接続されてい
る。この記憶装置２１は、例えば、ファイル・サーバな
どが提供する大容量ハード・ディスク装置などであり、
システム１０側からは記憶装置２１に対して透過的にデ
ィスク・アクセス可能である。以下では、ネットワーク
２０上のハード・ディスク装置２１のことを、「ローカ
ル・ディスク」と区別して、「ネットワーク・ディス
ク」と呼ぶことにする。

【００７４】プログラマブル論理回路インターフェース
１５は、プログラマブル論理回路１６をシステム１０に
接続するためのアダプタである。プログラマブル論理回
路１６は、例えば「アダプタ・カード」に搭載された形
態で提供される。プログラマブル論理回路１６は、後述
するように部分書き換え動作が可能なタイプのデバイス
である。プログラマブル論理回路１６上に部分的に書き
込まれたハードウェアのことを、以下では「ハードウェ
ア・モジュール」と呼ぶ。ハードウェア・モジュール
は、通常、論理回路１６を再構成するための回路情報と
いう形式で記述され、所定の格納場所に保管され、且つ
適宜取り出して用いられる。

【００７５】本実施例では、回路情報として記述された
数多くのハードウェア・モジュールが、情報処理システ
ム１０内のローカル・ディスク１８又はネットワーク２
０上のネットワーク・ディスク２１に蓄積されている。
プログラマブル論理回路１６は、図示しないローカル・
メモリを備えている。部分書き換えを行なうときには、
必要なハードウェア・モジュールを、ローカル・ディス
ク１８又はネットワーク・ディスク２１からローカル・
メモリに一旦ダウンロードして、書き換え処理を行う。
論理回路１６の部分書き換え動作の手順については、後
に詳解する。

【００７６】なお、情報処理システム１０を構成するた
めには、図１に示した以外にも多くのハードウェア構成
要素等が必要である。但し、これらは当業者には周知で
あり、また、本発明の要旨を構成するものではないの
で、本明細書中では省略している。また、図面の錯綜を
回避するため、図中の各ハードウェア・ブロック間の接
続も一部しか図示していない点を了承されたい。

【００７７】次に、プログラマブル論理回路１６の内部
構造について説明する。

【００７８】図２には、プログラマブル論理回路１６の
構造を論理的に図解している。同図に示すように、プロ
グラマブル論理回路１６は、回路情報を格納するための
コンフィギュレーション・メモリ１６０と、回路素子１
６４とで構成される。回路素子は、後述するように、論
理セル１６１と、配線領域１６４と入出力端子１６３を
含んだ集合体である。

【００７９】また、図３には、プログラマブル論理回路
１６を構成するチップ内の物理構造を模式的に示してい
る。同図に示すように、略矩形状のチップ内１６には、
数多の論理セル１６１がマトリックス状に配設されてい
る。配線領域１６２は、各論理セル１６１間を走るよう
に、格子状に敷設されている。チップの周辺部には、論
理回路１６に対する電気信号データの入出力を行なうた
めの数多の入出力端子１６３が列設されている。

【００８０】コンフィギュレーション・メモリ１６０
は、論理セル１６１内及び配線領域１６２内の回路情報
を書き込むための記憶手段であり、ＳＲＡＭ、ＤＲＡＭ
などの書き換え可能なメモリ素子で構成されている。

【００８１】コンフィギュレーション・メモリ１６０に
はアドレスが割り振られており、あるアドレスに新しい
回路情報を記述したデータが格納されると、アドレスに
該当する論理セル１６１内の回路構成と、論理セル１６
１及び入出力端子１６３を相互に接続する配線領域１６
２の接続状態が、この新しい回路情報に従って再構成さ
れる。

【００８２】図２に示すように、プログラマブル論理回
路１６に再構成されて形成された回路素子に処理すべき
データが入力されると、またその処理を実行した結果が
出力されるようになっている。

【００８３】プログラマブル論理回路１６の回路構成を
再構成する一連の動作のことを、「コンフィギュレーシ
ョン」と呼ぶ。本実施例に係るプログラマブル論理回路
１６では、コンフィギュレーション・メモリ１６０の一
部分のみを書き換えることで、プログラマブル論理回路
１６が動作中であっても、回路を部分的に再構成するこ
とができる。すなわち、部分書き換え機能を提供してい
る。

【００８４】図４には、情報処理システム１０が複数の
処理モジュールからなる一連の処理を実行する仕組みを
模式的に示している。但し、一連の処理は、プログラム
言語で記述されたプログラム、すなわちアプリケーショ
ン・プログラム１００の形態で情報処理システム１０に
供給されている（例えば、ハード・ディスク装置１８内
に導入されている）ものとする。図４に記載のプログラ
ム１００は、各処理モジュールがプログラム言語で記述
されたソフトウェア・モジュールで構成されるプログラ
ム形態で一連の処理を受容するプログラム受容手段であ
る。

【００８５】アプリケーション・プログラム１００は、
実行する一連の処理を複数個の処理に分割可能であり、
分割された各処理毎に１つのモジュールを形成してい
る。このモジュールのことを、本明細書中では「処理モ
ジュール」と呼んでいる。

【００８６】アプリケーション・プログラム１００を構
成する各処理モジュールは、原初的には、ＣＰＵ１１に
おいて処理が実行可能な形式、すなわち、プログラム言
語で記述されたソフトウェア・プログラムである。処理
モジュール単位のソフトウェア・プログラムのことを、
本明細書では「ソフトウェア・モジュール」と呼ぶ。言
い換えれば、アプリケーション・プログラム１００は、
複数のソフトウェア・モジュールの集合体であると言え
る。

【００８７】各ソフトウェア・モジュールが行なうのと
同じ処理を、プログラマブル論理回路１６上に構成した
ハードウェアとして実行することもできる。プログラマ
ブル論理回路１６によるハードウェア処理は、一般に、
対応するソフトウェア処理よりも高速である。

【００８８】ソフトウェア・モジュールに対応したハー
ドウェアをプログラム論理回路１６上に再構成するため
の回路情報を記述した単位モジュールのことを、本明細
書では「ハードウェア・モジュール」と呼んでいる。図
４中の記憶装置２００には、アプリケーション・プログ
ラム１００を構成する各ソフトウェア・モジュールと同
じ処理を実現するハードウェア・モジュールが蓄積され
ている。但し、記憶装置２００の実体は、図１中で示し
たローカル・ディスク１８やネットワーク・ディスク２
１であると把握されたい。

【００８９】ここで、アプリケーション・プログラム１
００の構造についてもう少し詳しく言及する。

【００９０】図５には、アプリケーション・プログラム
１００の構成を模式的に示している。同図に示すよう
に、アプリケーション・プログラム１００は、ヘッダ部
と本体部からなる。

【００９１】本体部は、前述したように、複数個のソフ
トウェア・モジュールの集合で構成されている。ヘッダ
部には、各ソフトウェア・モジュールに対応するハード
ウェア・モジュールの各々についての識別符号が記述さ
れている。

【００９２】本実施例では、ハードウェア・モジュール
は、対応するソフトウェア・モジュールと同じ処理をプ
ログラマブル論理回路１６上に再構成するための回路情
報だけでなく、その回路情報をプログラマブル論理回路
１６上に再構成したときに占有するセル領域の形状を記
述している。ここで、ハードウェア・モジュールの形状
は、占有するセル領域を完全に包含する矩形として表現
される。したがって、形状は、その矩形が持つ水平及び
垂直の各方向のＰＦＵ（ＰｒｏｇｒａｍｍａｂｌｅＦ
ｕｎｃｔｉｏｎＵｎｉｔ）数すなわちセル数によって
定義されるので、少量のデータで済む。

【００９３】各ハードウェア・モジュールの識別番号
は、同じ処理を行うソフトウェア・モジュールとの対応
関係が明瞭となるように、付与されることが好ましい。
図４及び図５に示した例では、アプリケーション・プロ
グラム１００上の処理実行順に従った順序番号によっ
て、各ソフトウェア・モジュールに対応するハードウェ
ア・モジュールの識別符号がヘッダ部に記述される。こ
のような場合、繰り返し使用する処理モジュールに対応
するハードウェア・モジュールの識別番号は、ヘッダ部
において繰り返し記述されることになる。

【００９４】また、本実施例の記憶装置２００に記憶さ
れたハードウェア・モジュールは、同一機能を実行する
がその入出力部位置を異なる形態とした複数のモジュー
ル（例えばｎ個（ｎは１以上の整数））を１つの集合と
したモジュール群として記憶している。図４に記載の例
では、ハードウェア・モジュール群１〜６とあるよう
に、例えばハードウェア・モジュール群１としてｋ種
類、ハードウェア・モジュール群２にｍ種類等、それぞ
れ同一機能を実行するがその入出力部位置を異なる形態
とした複数のモジュールが記憶されている。

【００９５】これらの同一機能を実行するがその入出力
部位置を異なる形態とした複数のモジュールは、再構成
可能なハードウェアであるプログラマブル論理回路４０
０に同時期に形成される他のモジュールとの情報入出力
用配線を最短とするモジュールを、これら複数のモジュ
ール中から選択可能とするために用意されたものであ
り、この構成の詳細については後述する。

【００９６】なお、必ずしも各ハードウェア・モジュー
ルについて、記憶装置２００中に複数種類登録されてい
ることは必須ではなく、例えば再構成可能なハードウェ
アであるプログラマブル論理回路全体を使用して構成さ
れるハードウェア・モジュールであれば、プログラマブ
ル論理回路に同時に形成される他のモジュールとの情報
伝達の必要がないので、１つのモジュールパターンが形
成されればよい。

【００９７】再び図４に戻って、情報処理システム１０
上でアプリケーション・プログラム１００を実行する仕
組みについての説明を継続する。

【００９８】ハードウェア・モジュール取得手段３００
と、実行モジュール決定手段６００は、処理モジュール
をハードウェア・モジュールとして実行する動作に深く
関与している。これらの手段３００及び６００は、例え
ば、情報処理システム１０上に導入されたＯＳの機能の
一部、という形態で実装することができる。

【００９９】ハードウェア・モジュール取得手段３００
は、アプリケーション・プログラム１００のヘッダ部に
記述されている識別符号を用いて、ソフトウェア・モジ
ュールが実行する処理と同じ処理を実行するハードウェ
ア・モジュールを記憶装置２００から取得する。そし
て、ハードウェア・モジュール取得手段３００は、取得
したハードウェア・モジュールを実現した回路をプログ
ラマブル論理回路１６上に再構成する。

【０１００】図４に示すように、ハードウェア・モジュ
ール取得手段３００は、取得要求送出手段３１０と、取
得再構成手段３２０とで構成される。ハードウェア・モ
ジュールを記録装置２００から取得するとき、取得要求
送出手段３１０は、必要な全てのハードウェア・モジュ
ールの取得要求を行う。

【０１０１】実行モジュールをＣＰＵ１１によるソフト
ウェア・モジュールとするか、又は、プログラマブル論
理回路１６によるハードウェア・モジュールとするか
を、プログラムの実行時に決定することもできる。この
場合には、取得要求送出手段３１０は、アプリケーショ
ン・プログラム１００のヘッダ部に記述されている全て
のハードウェア・モジュールの識別符号を含むハードウ
ェア・モジュール取得要求を送出する。

【０１０２】また、実行モジュールの決定をプログラム
１００の実行前に行うこともできる。この場合には、取
得要求送出手段３１０は、ハードウェア・モジュール処
理により実行すると決定されたハードウェア・モジュー
ルの識別符号を含むハードウェア・モジュール取得要求
を送出する。

【０１０３】ハードウェア・モジュール取得手段３００
内の取得再構成手段３２０は、記憶手段２００から取得
したハードウェア・モジュールの情報を、それに付加さ
れている識別符号により認識し、システム１０内に未だ
取り込んでいないハードウェア・モジュールであること
を確認した後に、プログラマブル論理回路１６上にその
ハードウェア・モジュールを実現した回路を再構成す
る。

【０１０４】このとき、プログラマブル論理回路１６上
に新たに形成するハードウェア・モジュール（例えばモ
ジュールＣ）として、同一機能を実行するがその入出力
部位置を異なる形態とした複数のモジュール（Ｃ−ａ〜
ｈ）が記憶装置２００に登録されている場合は、プログ
ラマブル論理回路１６上にすでに形成された別のハード
ウェア・モジュール（例えばモジュールＡ，Ｂ）との情
報入出力位置関係に応じて、入出力部配線距離が最短の
ものをモジュール群（Ｃ−ａ〜ｈ）中から選択する。ま
た、再構成したハードウェア・モジュールの識別符号
（例えばＣ−ｃ）を識別符号記録手段８００に記録する
とともに、システム１０内の記憶装置２００（例えば、
ハード・ディスク装置１８や主記憶メモリ１２）に、そ
のハードウェア・モジュールの情報を格納する。これら
のモジュール選択処理についてはさらに後述する。

【０１０５】他方、アプリケーション・プログラム１０
０のソフトウェア・モジュールによるソフトウェア処理
は、ＣＰＵ１１が実行する。

【０１０６】実際のアプリケーション・プログラム１０
０の処理においては、実行モジュール決定手段６００
が、ハードウェア又はソフトウェアのどちらのモジュー
ルで行うかを各処理モジュール毎に決定し、実行する。

【０１０７】図４では示していないが、実行モジュール
決定手段６００に選択条件設定手段を設けてもよい。選
択条件設定手段は、ソフトウェア・モジュール及びハー
ドウェア・モジュールの各々による処理時間、メモリ消
費量、プログラマブル論理回路１６の再構成時間などの
種々の選択条件項目を予め想定しておき、その１つある
いは複数の条件項目の組み合わせからなる実行モジュー
ル選択条件を設定する。実行モジュール決定手段６００
は、選択条件を評価することによって、実行モジュール
を適切に決定することができる。

【０１０８】図６は本実施例をより具体的に説明するた
めの図である。本実施例では、処理Ａ、処理Ｂ、処理Ｃ
をＡ、Ｂ、Ｃ、の順に２回繰り返す、すなわち、Ａ→Ｂ
→Ｃ→Ａ→Ｂ→Ｃのシーケンスで、プログラマブル論理
回路上へハードウェア・モジュールをコンフィギュレー
ションし、それぞれの処理をコンフィギュレーションさ
れた回路上で順に行っていくことを考える。

【０１０９】図６のハードウェア・モジュール（Ａ）、
（Ｂ）、（Ｃ）の黒い四角はそれぞれ、各モジュールの
入出力部を示している。ここでは簡単のため、それぞれ
のモジュールの形状を矩形形状とし、また各モジュール
は他のモジュールに対して一つの入出力部を持つものと
して話を進める。

【０１１０】各ハードウェア・モジュールが格納されて
いる記憶部には、図６の下部に示すように、処理Ｃに必
要なハードウェア・モジュールのうち、機能が同じで入
出力部の位置が異なっている（Ｃ−ａ）、（Ｃ−ｂ）、
（Ｃ−ｃ）、（Ｃ−ｄ）、（Ｃ−ｅ）、（Ｃ−ｆ）、
（Ｃ−ｇ）、（Ｃ−ｈ）の複数のモジュールデータがハ
ードウェア・モジュール群として格納されている。

【０１１１】図６に示すようにこの中でハードウェア・
モジュール（Ａ）及びハードウェア・モジュール（Ｂ）
の入出力部と最も最短距離で接続可能なハードウェア・
モジュールは（Ｃ−ｃ）であり、構成モジュールとして
モジュール（Ｃ−ｃ）が選択される。

【０１１２】次に、図６に示すような処理モジュール
Ａ，Ｂ，Ｃから成るハードウェア・モジュールによって
処理を実行する手順について詳解する。図７には、この
手順をフローチャートの形式で示している。以下、この
フローチャートの各ステップについて説明する。

【０１１３】但し、処理が実行されるアプリケーション
・プログラム１００は、ハードウェア・モジュールとし
て実行される３つの処理モジュールＡ，Ｂ，及びＣを含
み、且つ、Ａ→Ｂ→Ｃ→Ａ→Ｂ→Ｃという順番で各処理
モジュールが実行されることとする。

【０１１４】既に述べたように、ハードウェア・モジュ
ール取得手段３００と、実行モジュール決定手段６００
は、情報処理システム１０上で動作するＯＳにおける各
１つの機能、すなわちソフトウェア的に実装されてい
る。したがって、この動作は、アプリケーション・プロ
グラム１００の開始に応答して、ＯＳによって処理が実
行される。

【０１１５】アプリケーション・プログラム１００が開
始されると、プログラム１００内のヘッダ部に記述され
ているハードウェア・モジュールの識別符号（図５を参
照のこと）が読み込まれる（ステップＳ１１）。既に述
べたように、識別符号は、各ソフトウェア・モジュール
と同じ処理をプログラマブル論理回路１６上に再構成す
る回路情報と、再構成されたハードウェア・モジュール
の形状に関する情報を含んでいる。

【０１１６】ここで、ハードウェア・モジュールの形状
は、ハードウェア・モジュールをプログラマブル論理回
路１６上に再構成して占有するセル領域を完全に包含す
る矩形で表現することとし、したがって、矩形が持つ水
平及び垂直の各方向のセル（ＰＦＵ）数によって定義さ
れている。

【０１１７】予定された順序に従って各処理モジュール
を逐次実行するという形式で、アプリケーション・プロ
グラム１００の実行が進行する。そして、ハードウェア
・モジュールによる処理部分に到達すると、必要なハー
ドウェア・モジュールがプログラマブル論理回路１６上
にコンフィギュレーションされていく。図７の破線で囲
んだ部分がこれに相当する。

【０１１８】本実施例では、アプリケーション・プログ
ラム１００は、ハードウェア・モジュールとして実行す
べきと決定されている処理モジュールとして、Ａ，Ｂ，
Ｃという３つを含み、且つ、処理モジュールの実行順序
はＡ→Ｂ→Ｃ→Ａ→Ｂ→Ｃと指定されている。

【０１１９】まず、ステップＳ１２において、処理Ａを
実現するハードウェア・モジュール（Ａ）が、プログラ
マブル論理回路１６上にコンフィギュレーションされ
る。次いで、ステップＳ１３において、処理Ａが開始さ
れる。

【０１２０】上述のステップＳ１２における処理Ａのモ
ジュールのコンフィギュレーションの終了と同時にハー
ドウェア取得手段３００は、記憶手段２００から、次の
処理Ｂに必要なハードウェア・モジュール（Ｂ）の取得
を試みる。処理Ｂに必要なハードウェア・モジュール
（Ｂ）がプログラマブル論理回路上へコンフィギュレー
ションされる（Ｓ２３）。処理Ａが終了すると、ハード
ウェア・モジュール（Ｂ）のコンフィギュレーションが
終了したかどうかを確認して（Ｓ１４）、終了している
場合は処理Ｂを実行する（Ｓ１５）。

【０１２１】ハードウェア・モジュール（Ｂ）のコンフ
ィギュレーションが終了すると同時にハードウェア取得
手段３００は、記憶手段２００から、次の処理Ｃに必要
なハードウェア・モジュール（Ｃ）の取得を試みて、処
理Ｃに必要なハードウェア・モジュール（Ｃ）をコンフ
ィギュレーションする。ここで、各ハードウェア・モジ
ュールが格納されている記憶手段２００には、処理Ｃに
必要なハードウェア・モジュールとして、機能が同じで
入出力部の位置が異なっている（Ｃ−ａ）、（Ｃ−
ｂ）、（Ｃ−ｃ）、（Ｃ−ｄ）、（Ｃ−ｅ）、（Ｃ−
ｆ）、（Ｃ−ｇ）、（Ｃ−ｈ）の複数種類を格納してい
る。

【０１２２】ハードウェア・モジュール取得手段３００
は、このモジュール群の中でハードウェア・モジュール
（Ａ）及びハードウェア・モジュール（Ｂ）の入出力部
と最も最短距離で接続可能なハードウェア・モジュール
を選択する（Ｓ２４）。この時点で、すでにプログラム
論理回路上に形成されているハードウェア・モジュール
（Ａ，Ｂ）の識別符号に含まれる回路情報に基づいて、
記憶装置２００中のモジュールＣに関するモジュール
群、すなわち機能が同じで入出力部の位置が異なってい
る（Ｃ−ａ）、（Ｃ−ｂ）、（Ｃ−ｃ）、（Ｃ−ｄ）、
（Ｃ−ｅ）、（Ｃ−ｆ）、（Ｃ−ｇ）、（Ｃ−ｈ）か
ら、ハードウェア・モジュール（Ａ）及びハードウェア
・モジュール（Ｂ）の入出力部と最も最短距離で接続可
能なハードウェア・モジュールを選択する。このモジュ
ールは図６で示すように（Ｃ−ｃ）であるので、このモ
ジュール（Ｃ−ｃ）を構成モジュールとして選択する。

【０１２３】次に、ステップＳ２５において、選択され
たハードウェア・モジュール（Ｃ−ｃ）をプログラマブ
ル論理回路上へコンフィギュレーションする。処理Ｂが
終了すると、処理Ｃに必要なハードウェア・モジュール
（Ｃ−ｃ）がコンフィギュレーションされたかどうかを
確認して（Ｓ１６）、コンフィギュレーションされてい
れば処理Ｃを実行する（Ｓ１７）。処理Ｃが終了する
と、この処理が１回目の処理であるかどうかを確認し
（Ｓ１８）、１回目であれば、処理Ａの実行（Ｓ１３）
に戻り、そうでなければハードウェア・モジュールでの
処理を終了する。

【０１２４】図８（ａ）及び（ｂ）に、本実施例及び従
来例におけるハードウェア・モジュール（Ｃ）をプログ
ラマブル論理回路上へコンフィギュレーションした場合
の入出力部の接続状況の比較図を概念的に示す。本発明
のコンフィギュレーション例が（ａ）図であり、従来の
コンフィギュレーション例が（ｂ）図である。ここで
は、従来例では、図６に示すハードウェア・モジュール
（Ｃ−ｇ）のパターンのみが構成可能であると想定す
る。

【０１２５】図８（ａ）におけるハードウェア・モジュ
ール（Ｃ−ｃ）とハードウェア・モジュール（Ａ）及び
ハードウェア・モジュール（Ｂ）との間の入出力部を接
続する配線群と比較して、図８（ｂ）におけるハードウ
ェア・モジュール（Ｃ−ｇ）とハードウェア・モジュー
ル（Ａ）及びハードウェア・モジュール（Ｂ）との間の
入出力部を接続する配線群は、ハードウェア・モジュー
ル（Ｃ−ｇ）の入出力部の位置がプログラマブル論理回
路上でハードウェア・モジュール（Ａ）及びハードウェ
ア・モジュール（Ｂ）の入出力部位置近傍の辺上に配置
されていないため、配線距離が長くなってしまい、これ
に伴う配線遅延が生じてしまう。

【０１２６】図８に示す態様で、本実施例及び従来例に
おけるハードウェア・モジュール（Ｃ）をプログラマブ
ル論理回路上へコンフィギュレーションした場合の入出
力部の配線遅延について図９を用いて説明する。

【０１２７】図９には、本実施例に従って処理Ａ→処理
Ｂ→処理Ｃ→処理Ａ→処理Ｂ→処理Ｃの順で各ハードウ
ェア・モジュールが実行される処理フローを、従来例と
比較しながら、時系列的に表示している。すなわち、同
図の（ａ）が本実施例であり、同図（ｂ）が従来例であ
る。

【０１２８】図９において、ｔＡ、ｔＢ、ｔＣはハード
ウェア・モジュール（Ａ）、ハードウェア・モジュール
（Ｂ）、ハードウェア・モジュール（Ｃ）のプログラマ
ブル論理回路上へのコンフィギュレーション時間を示
す。ＴＡ、ＴＢ、ＴＣは処理Ａ、処理Ｂ、処理Ｃの処理
時間を示す。ＴＡＢ、ＴＢＣ、ＴＣＡはそれぞれハード
ウェア・モジュール（Ａ）からハードウェア・モジュー
ル（Ｂ）、ハードウェア・モジュール（Ｂ）からハード
ウェア・モジュール（Ｃ）、ハードウェア・モジュール
（Ｃ）からハードウェア・モジュール（Ａ）へ、各モジ
ュールの入出力部間を接続する配線群を介した信号伝達
時間を示す。

【０１２９】以下、時系列に従って図９について説明す
る。

【０１３０】まず、本実施例における処理フローについ
て言及する。時刻ｔ０において、処理Ａに必要なハード
ウェア・モジュール（Ａ）のコンフィギュレーションが
開始する。次いで、時刻ｔ１において、ハードウェア・
モジュール（Ａ）のコンフィギュレーションが終了する
と、処理Ｂに必要なハードウェア・モジュール（Ｂ）の
コンフィギュレーションが開始される。また、これと同
時に、ハードウェア・モジュール（Ａ）によって処理Ａ
が開始される。

【０１３１】時刻ｔ２において、ハードウェア・モジュ
ール（Ｂ）のコンフィギュレーションが終了すると、処
理Ｃに必要なハードウェア・モジュールのうち、ハード
ウェア・モジュール群からすでに構成済みのハードウェ
ア・モジュール（Ａ）とハードウェア・モジュール
（Ｂ）に対して、配線遅延が最小となる構成、すなわち
ハードウェア・モジュール（Ａ）とハードウェア・モジ
ュール（Ｂ）の入出力部と最短距離で接続可能なモジュ
ール（Ｃ−ｃ）を選択的に取得して、コンフィギュレー
ションを開始する。

【０１３２】時刻ｔ３において、処理Ａが終了すると、
ハードウェア・モジュール（Ａ）からハードウェア・モ
ジュール（Ｂ）へ、各モジュールの入出力部間を接続す
る配線群を介した信号伝達が行われる。この信号伝達に
要する時間は、ＴＡＢである。ハードウェア・モジュー
ル（Ａ）からハードウェア・モジュール（Ｂ）へのデー
タ入力が終了すると、時刻ｔ４において、ハードウェア
・モジュール（Ｂ）を用いて処理Ｂが開始する。時刻ｔ
５は、モジュール（Ｃ−ｃ）のコンフィギュレーション
終了時刻である。

【０１３３】さらに、プログラマブル論理回路１６上に
コンフィギュレーションされたハードウェア・モジュー
ル（Ｂ）を用いた処理Ｂの終了とともに、ハードウェア
・モジュール（Ｂ）からハードウェア・モジュール（Ｃ
−ｃ）へ、各モジュールの入出力部間を接続する配線群
を介した信号伝達が行われる。この信号伝達に要する時
間は、ＴＢＣである。本発明の構成では、ハードウェア
・モジュール（Ｂ）からハードウェア・モジュール（Ｃ
−ｃ）へは最短距離の入出力配線構成が実現されている
ので、この信号伝達に要する時間：ＴＢＣは非常に短時
間で終了する。

【０１３４】さらに、プログラマブル論理回路１６上に
コンフィギュレーションされたハードウェア・モジュー
ル（Ｃ−ｃ）を用いた処理Ｃの終了とともに、ハードウ
ェア・モジュール（Ｃ−ｃ）からハードウェア・モジュ
ール（Ａ）へ、各モジュールの入出力部間を接続する配
線群を介した信号伝達が行われる。この信号伝達に要す
る時間は、ＴＣＡである。本発明の構成では、ハードウ
ェア・モジュール（Ｃ）からハードウェア・モジュール
（Ａ）へは最短距離の入出力配線構成が実現されている
ので、この信号伝達に要する時間：ＴＣＡは短時間で終
了する。

【０１３５】以降、同様の処理Ａ，Ｂ，Ｃが各処理間に
データ入出力処理、ＴＡＢ，ＴＢＣを介して実行され
る。

【０１３６】次に、従来例における処理フローについて
言及する。時刻ｔ０において、処理Ａに必要なハードウ
ェア・モジュール（Ａ）のコンフィギュレーションが開
始する。次いで、時刻ｔ１において、ハードウェア・モ
ジュール（Ａ）のコンフィギュレーションが終了する
と、処理Ｂに必要なハードウェア・モジュール（Ｂ）の
コンフィギュレーションが開始される。同時にハードウ
ェア・モジュール（Ａ）によって処理Ａが開始される。

【０１３７】時刻ｔ２において、ハードウェア・モジュ
ール（Ｂ）のコンフィギュレーションが終了すると、処
理Ｂの次に実行される処理Ｃに必要なハードウェア・モ
ジュールをプログラマブル論理回路１６上にコンフィギ
ュレーションする。しかしながら、従来例では、処理Ｃ
を実行するハードウェア・モジュールとして（Ｃ−ｇ）
のみしか記憶装置には記憶されておらず、図８（ｂ）に
示す入出力部位置を持つハードウェア・モジュール（Ｃ
−ｇ）が構成されることになる。

【０１３８】時刻ｔ３において、処理Ａが終了すると、
ハードウェア・モジュール（Ａ）からハードウェア・モ
ジュール（Ｂ）へ、各モジュールの入出力部間を接続す
る配線群を介した信号伝達が行われる。この信号伝達に
要する時間は、ＴＡＢである。ハードウェア・モジュー
ル（Ａ）からハードウェア・モジュール（Ｂ）へのデー
タ入力が終了すると、時刻ｔ４において、ハードウェア
・モジュール（Ｂ）を用いて処理Ｂが開始する。時刻ｔ
５は、モジュール（Ｃ−ｇ）のコンフィギュレーション
終了時刻である。

【０１３９】さらに、プログラマブル論理回路１６上に
コンフィギュレーションされたハードウェア・モジュー
ル（Ｂ）を用いた処理Ｂの終了とともに、ハードウェア
・モジュール（Ｂ）からハードウェア・モジュール（Ｃ
−ｇ）へ、各モジュールの入出力部間を接続する配線群
を介した信号伝達が行われる。この信号伝達に要する時
間は、ＴＢＣである。従来例の構成では、ハードウェア
・モジュール（Ｂ）からハードウェア・モジュール（Ｃ
−ｇ）へは図８（ｂ）から理解されるように、本発明の
構成（図８（ａ））に比較して長い入出力配線構成とな
っているので、この信号伝達に要する時間：ＴＢＣは本
発明の構成（モジュール（Ｃ−ｃ）を構成した場合）に
比較して長い時間となる。

【０１４０】さらに、プログラマブル論理回路１６上に
コンフィギュレーションされたハードウェア・モジュー
ル（Ｃ−ｇ）を用いた処理Ｃの終了とともに、ハードウ
ェア・モジュール（Ｃ−ｇ）からハードウェア・モジュ
ール（Ａ）へ、各モジュールの入出力部間を接続する配
線群を介した信号伝達が行われる。この信号伝達に要す
る時間は、ＴＣＡである。従来例の構成では、ハードウ
ェア・モジュール（Ｃ−ｇ）からハードウェア・モジュ
ール（Ａ）へは図８（ｂ）から理解されるように、本発
明の構成（図８（ａ））に比較して長い入出力配線構成
となっているので、この信号伝達に要する時間：ＴＣＡ
は本発明の構成に比較して長い時間を要することにな
る。

【０１４１】以降、同様の処理Ａ，Ｂ，Ｃが各処理間に
データ入出力処理、ＴＡＢ，ＴＢＣを介して実行され
る。

【０１４２】アプリケーションが開始されてから一連の
処理が終了するまでの流れは図７のフローチャートを用
いて前述した通りであるが、ここで、ハードウェア・モ
ジュール（Ｂ）とハードウェア・モジュール（Ｃ）、及
びハードウェア・モジュール（Ｃ）とハードウェア・モ
ジュール（Ａ）の間の本実施例と従来例の配線遅延差を
Ｔ’ＢＣ、Ｔ’ＣＡとすると、それぞれ、Ｔ’ＢＣ＝ｔ８−ｔ７、Ｔ’ＣＡ＝（ｔ１２−ｔ１１）−（ｔ１０−ｔ９）である。

【０１４３】従って、Ａ→Ｂ→Ｃ→Ａ→Ｂ→Ｃのシーケ
ンスで処理を行うと、本発明では従来例より配線遅延に
よって生じる全体の処理時間増大を（２Ｔ’ＢＣ＋Ｔ’
ＣＡ）減少させることが可能となる。

【０１４４】本実施例では処理シーケンスの繰り返し数
を２回としたが、従来例において配線遅延が生じる部分
の繰り返し処理数が多くなればなるほど、本発明の効果
は大きくなる。例えば、本実施例において繰り返し数を
２回ではなく、Ｍ回（Ｍ：自然数）とすると、その効果
として（ＭＴ’ＢＣ＋（Ｍ−１）Ｔ’ＣＡ）だけ配線遅
延によって生じる全体の処理時間増大を減少させること
が可能となる。

【０１４５】なお、本実施例では簡単のため、各ハード
ウェア・モジュールを矩形形状として考えたが、実際に
は様々な形状が考えられるものであり、コンフィギュレ
ーションされるハードウェア・モジュールの外枠の形状
に応じて入出力部を配置することが可能であることはい
うまでもない。

【０１４６】また、本実施例では入出力部を一つのハー
ドウェア・モジュールについて一つとして話を進めた
が、実際には複数の入出力部がハードウェア・モジュー
ル上に存在することも多々あり、その数に応じて必要な
数だけ入出力部を設けることが可能であることはいうま
でもない。

【０１４７】また、本実施例では処理Ｃに必要なハード
ウェア・モジュールとして（Ｃ−ａ）、（Ｃ−ｂ）、
（Ｃ−ｃ）、（Ｃ−ｄ）、（Ｃ−ｅ）、（Ｃ−ｆ）、
（Ｃ−ｇ）、（Ｃ−ｈ）の８つをそれぞれ入出力部を異
なった位置に配置したハードウェア・モジュールとして
記憶部に格納したが、これは記憶部の容量、考えられる
ハードウェア・モジュールの種類、あるいは特に使用す
る可能性が高いハードウェア・モジュールなど、その状
況に応じて格納する数、種類などを変えられることはい
うまでもない。

【０１４８】次に、プログラマブル論理回路４００上に
先に構成されたモジュール（Ａ）に後続して構成される
処理モジュールについて、それぞれ入出力部の異なるモ
ジュールを記憶装置２００に蓄積して、最も配線遅延の
小さいモジュールを順次選択してプログラマブル論理回
路４００上に構成する態様についてその処理フローを説
明する。

【０１４９】図１０には、この手順をフローチャートの
形式で示している。以下、このフローチャートの各ステ
ップについて説明する。

【０１５０】処理が実行されるアプリケーション・プロ
グラム１００は、ハードウェア・モジュールとして実行
される３つの処理モジュールＡ，Ｂ，及びＣを含み、且
つ、Ａ→Ｂ→Ｃ→Ａ→Ｂ→Ｃという順番で各処理モジュ
ールが実行されることとする。

【０１５１】既に述べたように、ハードウェア・モジュ
ール取得手段３００と、実行モジュール決定手段６００
は、情報処理システム１０上で動作するＯＳにおける各
１つの機能、すなわちソフトウェア的に実装されてい
る。したがって、この動作は、アプリケーション・プロ
グラム１００の開始に応答して、ＯＳによって処理が実
行される。

【０１５２】アプリケーション・プログラム１００が開
始されると、プログラム１００内のヘッダ部に記述され
ているハードウェア・モジュールの識別符号（図５を参
照のこと）が読み込まれる（ステップＳ３１）。既に述
べたように、識別符号は、各ソフトウェア・モジュール
と同じ処理をプログラマブル論理回路１６上に再構成す
る回路情報と、再構成されたハードウェア・モジュール
の形状に関する情報を含んでいる。

【０１５３】ここで、ハードウェア・モジュールの形状
は、ハードウェア・モジュールをプログラマブル論理回
路１６上に再構成して占有するセル領域を完全に包含す
る矩形で表現することとし、したがって、矩形が持つ水
平及び垂直の各方向のセル（ＰＦＵ）数によって定義さ
れている。

【０１５４】予定された順序に従って各処理モジュール
を逐次実行するという形式で、アプリケーション・プロ
グラム１００の実行が進行する。そして、ハードウェア
・モジュールによる処理部分に到達すると、必要なハー
ドウェア・モジュールがプログラマブル論理回路１６上
にコンフィギュレーションされていく。図１０の破線で
囲んだ部分がこれに相当する。

【０１５５】本実施例では、アプリケーション・プログ
ラム１００は、ハードウェア・モジュールとして実行す
べきと決定されている処理モジュールとして、Ａ，Ｂ，
Ｃという３つを含み、且つ、処理モジュールの実行順序
はＡ→Ｂ→Ｃ→Ａ→Ｂ→Ｃと指定されている。

【０１５６】まず、ステップＳ３２において、処理Ａを
実現するハードウェア・モジュール（Ａ）が、プログラ
マブル論理回路１６上にコンフィギュレーションされ
る。次いで、ステップＳ３３において、処理Ａが開始さ
れる。

【０１５７】上述の処理Ａのモジュールのコンフィギュ
レーションの終了と同時にハードウェア取得手段３００
は、記憶手段２００から、次の処理Ｂに必要なハードウ
ェア・モジュール（Ｂ）の取得を試みる。処理Ｂに必要
なハードウェア・モジュール（Ｂ）がプログラマブル論
理回路上へコンフィギュレーションする。ここで、各ハ
ードウェア・モジュールが格納されている記憶手段２０
０には、処理Ｂに必要なハードウェア・モジュールとし
て、機能が同じで入出力部の位置が異なっている（Ｂ−
１）〜（Ｂ−ｎ）の複数のモジュール群が１つの集合と
して処理Ｂに必要なハードウェア・モジュールの対象と
して格納されている。

【０１５８】この中でハードウェア・モジュール（Ａ）
の入出力部と最短距離で接続可能なハードウェア・モジ
ュールとして（Ｂ−ｉ）が選択され（Ｓ４１）、コンフ
ィギュレーションが実行される（Ｓ４２）。

【０１５９】処理Ａが終了すると、ハードウェア・モジ
ュール（Ｂ）のコンフィギュレーションが終了したかど
うかを確認して（Ｓ３４）、終了している場合は処理Ｂ
を実行する（Ｓ３５）。

【０１６０】ハードウェア・モジュール（Ｂ−ｉ）のコ
ンフィギュレーションが終了すると同時にハードウェア
取得手段３００は、記憶手段２００から、次の処理Ｃに
必要なハードウェア・モジュール（Ｃ）の取得を試み
て、処理Ｃに必要なハードウェア・モジュール（Ｃ）を
コンフィギュレーションする。ここで、各ハードウェア
・モジュールが格納されている記憶手段２００には、処
理Ｃに必要なハードウェア・モジュールとして、機能が
同じで入出力部の位置が異なっている（Ｃ−１）〜（Ｃ
−ｎ）の複数種類を１つの集合として処理Ｃに必要なハ
ードウェア・モジュールの対象として格納している。

【０１６１】この中でハードウェア・モジュール（Ａ）
及びハードウェア・モジュール（Ｂ）の入出力部と最短
距離で接続可能なハードウェア・モジュールとして（Ｃ
−ｉ）が選択され（Ｓ４３）コンフィギュレーションが
実行される（Ｓ４４）。

【０１６２】処理Ｂが終了すると、処理Ｃに必要なハー
ドウェア・モジュール（Ｃ）がコンフィギュレーション
されたかどうかを確認して（Ｓ３６）、コンフィギュレ
ーションされていれば処理Ｃを実行する（Ｓ３７）。処
理Ｃが終了すると、この処理が１回目の処理であるかど
うかを確認し（Ｓ３８）、１回目であれば、処理Ａの実
行（Ｓ３３）に戻り、そうでなければハードウェア・モ
ジュールでの処理を終了する。

【０１６３】この実施態様ではＡ→Ｂ→Ｃ→Ａ→Ｂ→Ｃ
の処理態様について説明したが、さらにＡ→Ｂ→Ｃ→Ｄ
→Ａ→Ｂ→Ｃ→Ｄの態様、あるいは、Ａ→Ｂ→Ｃ→Ｂ→
Ｃ→Ｄのような態様と様々な処理態様である場合にも、
それぞれプログラマブル論理回路上に先に構成されたハ
ードウェア・モジュールに遅れて構成されるハードウェ
ア・モジュールの各々について、先に構成されたモジュ
ールとの入出力位置を最短とするモジュールを選択する
構成とすることによって、前述の図９で説明した信号伝
達に要する時間、例えばＴＡＢ、ＴＣＡ等、より一般的
にはモジュールＸとモジュールＹとの間の信号伝達に要
する時間ＴＸＹを短縮することが可能となり、その結果
として全体の処理時間を短縮化することができる、優れ
た情報処理システムを提供することができる。

【０１６４】以上、特定の実施例を参照しながら、本発
明について詳解してきた。しかしながら、本発明の要旨
を逸脱しない範囲で当業者が該実施例の修正や代用を成
し得ることは自明である。すなわち、例示という形態で
本発明を開示してきたのであり、限定的に解釈されるべ
きではない。本発明の要旨を判断するためには、冒頭に
記載した特許請求の範囲の欄を参酌すべきである。

【０１６５】

【発明の効果】以上詳記したように、本発明によれば、
論理回路を記述した回路情報に従って所望の論理を再構
成可能なプログラマブル論理回路を含んだタイプの、優
れた情報処理システムを提供することができる。

【０１６６】また、本発明によれば、プログラム言語で
処理を記述された複数の処理モジュールで構成される一
連の処理の少なくとも一部を部分書き換え可能なプログ
ラマブル論理回路上で再構成したハードウェア回路に置
き換えて実行するタイプの、優れた情報処理システムを
提供することができる。

【０１６７】また、本発明によれば、各処理モジュール
をソフトウェア・モジュール又はハードウェア・モジュ
ールのいずれで実行すべきかを決定して処理するタイプ
の、優れた情報処理システムを提供することができる。

【０１６８】また、本発明によれば、プログラム論理回
路の異なるモジュール間のデータ入出力に要する時間を
減少して処理モジュール全体の処理時間を短縮化するこ
とができる、優れた情報処理システムを提供することが
できる。

【０１６９】また、本発明によれば、プログラマブル・
デバイス上に構成するハードウェア・モジュールを機能
が同じで入出力部の位置が異なる態様の複数モジュール
を選択して構成可能としたので、モジュール間の配線遅
延を減少することができ、また、その結果として全体の
処理時間を短縮化することができ、優れた情報処理シス
テムを提供することができる。

【図面の簡単な説明】

【図１】本発明を実現するのに適した情報処理システム
１０のハードウェア構成を模式的に示した図である。

【図２】プログラマブル論理回路１６の構造を論理的に
図解したものである。

【図３】プログラマブル論理回路１６の物理構造を模式
的に示した図である。

【図４】情報処理システム１０が複数の処理モジュール
からなる一連の処理を実行する様子を模式的に示した図
である（但し、一連の処理は、プログラム言語で記述さ
れた各処理モジュールで構成されるプログラムの形態
で、システム１０に供給されているものとする）。

【図５】一連の処理を構成するアプリケーション・プロ
グラムの構成を模式的に示した図である。

【図６】ハードウェア・モジュールの入出力部位置関係
を模式的に示した図である。

【図７】ハードウェア・モジュールによって処理モジュ
ールを実行する手順を示したフローチャート（その１）
である。

【図８】入出力部位置が異なるが同じ処理を実行する複
数のハードウェア・モジュールの中から最適なものを選
択してプログラマブル論理回路１６上に再構成した本発
明の構成を従来例と対比して示した図である。

【図９】本実施例に従って処理Ａ→処理Ｂ→処理Ｃ→処
理Ａ→処理Ｂ→処理Ｃの順で各ハードウェア・モジュー
ルが実行される処理フローを、従来例と比較しながら、
時系列的に表示した図である。

【図１０】ハードウェア・モジュールによって処理モジ
ュールを実行する手順を示したフローチャート（その
２）である。

【図１１】特開平９−７４５５６号公報に開示された画
像再生装置の構成を模式的に示した図である。

【図１２】特開平６−３０１５２２号公報に開示された
計算機システムの構成を模式的に示した図である。

【符号の説明】

１０情報処理システム１１ＣＰＵ１１Ｂホストバス１２主記憶メモリ１３チップセット１４ＰＣＩバス１５プログラマブル論理回路インターフェース１６プログラマブル論理回路１７ハードディスクインターフェース１８ハードディスクドライブ１９通信インターフェース２０ネットワーク２１記憶装置１００プログラム１６１論理セル１６２配線領域１６３入出力端子２００記憶装置３００ハードウェア・モジュール取得手段３１０取得要求送出手段３２０取得再構成手段４００プログラマブル論理回路５００ＣＰＵ６００実行モジュール決定手段８００識別符号記録手段

Claims

【特許請求の範囲】

【請求項１】複数の処理モジュールからなる一連の処理
を実行するための情報処理システムであって、前記複数の処理モジュールの少なくとも一部を実行する
ハードウェア・モジュールを構成するとともに、ハード
ウェア・モジュールの部分的書き換えが可能なプログラ
マブル論理回路と、前記プログラマブル論理回路上に構成するハードウェア
・モジュールを記憶する記憶手段であって、同一機能を
実行し、入出力部位置が異なる複数のハードウェア・モ
ジュールをハードウェア・モジュール群として記憶する
記憶手段と、前記プログラマブル論理回路に構成する新規構成ハード
ウェア・モジュールを、前記記憶手段中のハードウェア
・モジュール群から選択して構成するハードウェア・モ
ジュール取得手段と、を有することを特徴とする情報処理システム。
【請求項２】前記ハードウェア・モジュール取得手段
は、前記プログラマブル論理回路上の他のハードウェア
・モジュールとの入出力部位置との配線距離が最短とな
る入出力部位置を有するハードウェア・モジュールを新
規構成ハードウェア・モジュールとして前記ハードウェ
ア・モジュール群から選択する構成を有することを特徴
とする請求項１に記載の情報処理システム。
【請求項３】前記情報処理システムは、各処理モジュールがプログラム言語で記述されたソフト
ウェア・モジュールで構成されるプログラムの形態で一
連の処理を受容するプログラム受容手段と、ソフトウェア・モジュールを実行可能なプロセッサと、回路情報で記述されたハードウェア・モジュールに従っ
て部分書き換え可能なプログラマブル論理回路と、一連の処理を構成する各処理モジュールのうちハードウ
ェア・モジュールによって実行すべきものを決定する実
行モジュール決定手段とを有し、前記記憶手段は、ソフトウェア・モジュールと同じ処理
を前記プログラマブル論理回路上で再構成するための回
路情報で記述されるハードウェア・モジュールを蓄積す
る構成を有し、前記ハードウェア・モジュール取得手段は、前記実行モ
ジュール決定手段によって決定されたハードウェア・モ
ジュールを前記記憶手段から取り出して前記プログラマ
ブル論理回路上に再構成する構成を有することを特徴と
する請求項１または２に記載の情報処理システム。
【請求項４】前記情報処理システムは、前記プログラマブル論理回路上に構成したハードウェア
・モジュールの識別符号を記録する識別符号記録手段を
有し、前記ハードウェア・モジュール取得手段は、前記識別符
号記録手段に記録された識別符号に基づいて、前記プロ
グラマブル論理回路上の他のハードウェア・モジュール
の入出力部位置を識別する構成を有することを特徴とす
る請求項１乃至３いずれかに記載の情報処理システム。
【請求項５】前記記憶手段に蓄積されるハードウェア・
モジュールは矩形形状で表現されることを特徴とする請
求項１乃至４いずれかに記載の情報処理システム。
【請求項６】ハードウエア構成可能領域の形状は前記プ
ログラマブル論理回路上における水平方向と垂直方向の
各々の論理セル数によって定義されることを特徴とする
請求項１乃至５いずれかに記載の情報処理システム。
【請求項７】前記記憶手段に記憶されるハードウェアモ
ジュールの入出力部位置は、前記記憶手段に蓄積される
矩形形状のハードウェア・モジュールの外周位置に設定
された構成であることを特徴とする請求項１乃至６いず
れかに記載の情報処理システム。
【請求項８】複数の処理モジュールからなる一連の処理
を実行する情報処理方法であって、前記複数の処理モジュールの少なくとも一部を実行する
ハードウェア・モジュールを記憶手段から選択するモジ
ュール選択ステップと、前記モジュール選択ステップにおいて選択されたハード
ウェア・モジュールをプログラマブル論理回路に構成す
るモジュール構成ステップと、を有し、前記モジュール選択ステップは、同一機能を実行し入出
力部位置が異なる複数のハードウェア・モジュールか
ら、前記プログラマブル論理回路上の他のハードウェア
・モジュールとの入出力部位置との配線距離が最短とな
る入出力部位置を有する１つのハードウェア・モジュー
ルを選択するステップを含むことを特徴とする情報処理
方法。
【請求項９】前記情報処理方法は、さらに、一連の処理を構成する各処理モジュールのうち、プロセ
ッサを使用してソフトウェア・モジュールによって実行
すべきものと、前記プログラマブル論理回路を使用して
ハードウェア・モジュールによって実行すべきものを決
定する実行モジュール決定ステップを有し、前記モジュール選択ステップは、前記実行モジュール決
定ステップにおいてハードウェア・モジュールによって
実行すべきものとして決定されたハードウェア・モジュ
ールについて前記記憶手段から選択することを特徴とす
る請求項８に記載の情報処理方法。
【請求項１０】前記モジュール選択ステップは、前記プ
ログラマブル論理回路上の他のハードウェア・モジュー
ルの識別符号から一義的に求められる回路構成に基づい
て、該他のハードウェア・モジュールとの入出力部位置
を判別して、該他のハードウェア・モジュールとの配線
距離が最短となるハードウェア・モジュールを新規構成
ハードウェア・モジュールとして選択することを特徴と
する請求項８または９に記載の情報処理方法。