JP2001038700A - 銅を含むマイクロ・エレクトロニック構造体を製造する方法 - Google Patents

銅を含むマイクロ・エレクトロニック構造体を製造する方法

Info

Publication number
JP2001038700A
JP2001038700A JP2000116901A JP2000116901A JP2001038700A JP 2001038700 A JP2001038700 A JP 2001038700A JP 2000116901 A JP2000116901 A JP 2000116901A JP 2000116901 A JP2000116901 A JP 2000116901A JP 2001038700 A JP2001038700 A JP 2001038700A
Authority
JP
Japan
Prior art keywords
copper
layer
microelectronic assembly
microelectronic
generating species
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000116901A
Other languages
English (en)
Inventor
Shen Joe May
メイ・シェン・ジョウ
Chuui Simon
サイモン・チューイ
Chin Suu Guo
グオ・チン・スー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Singapore Pte Ltd
Original Assignee
Chartered Semiconductor Manufacturing Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chartered Semiconductor Manufacturing Pte Ltd filed Critical Chartered Semiconductor Manufacturing Pte Ltd
Publication of JP2001038700A publication Critical patent/JP2001038700A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • H01L21/02068Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H01L21/02074Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a planarization of conductive layers
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23FNON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F1/00Etching metallic material by chemical means
    • C23F1/10Etching compositions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • H01L21/0206Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Micromachines (AREA)
  • Drying Of Semiconductors (AREA)
  • Weting (AREA)
  • Photovoltaic Devices (AREA)

Abstract

(57)【要約】 【課題】 マイクロ電子組立体内にて銅を含む残留層を
形成することなく、銅を含む導体層又は銅を含む相互接
続層を採用するマイクロ電子組立体を製造すること。 【解決手段】 銅を含むマイクロ電子組立体を製造する
方法である。最初に、基板が提供される。次に、基板上
に、銅を含む層12と、銅を含まない層とから成る銅を
含むマイクロ・エレクトロニックス構造体が形成され、
銅を含まない層の上には、銅を含む残留物28aが形成
される。最後に、非水系の配位溶剤と、ハロゲンイオン
基発生種とから成る剥離組成物を採用しつつ、銅を含む
残留物28aを、銅を含まない層から剥離する。更に、
非水系の溶剤中に溶解した非水系の溶媒化した銅ハロゲ
ン化物からこのように溶解した銅を回収する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、全体として、マイ
クロ・エレクトロニック組立部品のマイクロ・エレクト
ロニック層を製造する方法に関する。より具体的には、
本発明は、マイクロ・エレクトロニック組立部品の銅を
含むマイクロ・エレクトロニック層を備える残留物無し
のマイクロ・エレクトロニック構造体を製造する方法に
関する。
【0002】
【従来の技術】最新のマイクロ・エレクトロニック組立
部品において、マイクロ・エレクトロニックス・デバイ
スの寸法が益々、小型するに伴い、これらのマイクロ・
エレクトロニックス・デバイスを接続し、相互接続する
導体層及び相互接続層の寸法も益々小さくなっている。
特に、マイクロ・エレクトロニックス・デバイスに直接
的に接触する、導体層及び相互接続層の寸法は、通常、
最小であり、このため、最新型のマイクロ・エレクトロ
ニック組立部品における導体層及び相互接続層も最小寸
法のものとなっている。
【0003】こうした最も幅の狭い導体層及び相互接続
層は、一般に、マイクロ・エレクトロニックス・デバイ
スに接触する第一の導体層又は相互接続層を備えてい
る。最も一般的には、第一の導体層は、従来から、アル
ミニウム金属又はアルミニウム合金にて製造されてい
る。最も一般的には、第一の相互接続層(すなわち、第
一の伝導性接点スタッド層)は、タングステンにて製造
されている。
【0004】
【発明が解決しようとする課題】マイクロ・エレクトロ
ニックス・デバイスの性能に対する要求を維持し又は増
大させると同時に、マイクロ・エレクトロニックス・デ
バイスの寸法が小さくなるに伴い、マイクロ・エレクト
ロニック組立部品の導体層及び相互接続層は、エレクト
ロマイグレーションといった劣化現象に対する感受性が
小さいと同時に、高導電率を示すことが益々、重要とな
っている。エレクトロマイグレーションとは、高電流密
度の状態下にて生ずる、導体層及び相互接続層の一部分
が物理的に移動することをいう。電流密度が極めて高い
状況下にて、エレクトロマイグレーションは、導体層又
は相互接続層を完全に分離させ、その結果、電子的に開
放(electrical open)状態にする。エレクトロマイグ
レーションは、アルミニウム金属製及びアルミニウム合
金製の導体層及び相互接続層にて最も一般的なことであ
る。エレクトロマイグレーションは、タングステン製の
相互接続層では、通常、観察されないが、残念なこと
に、タングステン相互接続層の導電率は、通常、アルミ
ニウム金属又はアルミニウム合金の相互接続層よりもか
なり小さい。
【0005】最新型のマイクロ・エレクトロニック組立
部品の導体層及び相互接続層の望ましい高導電率とエレ
クトロマイグレーションに対する低い感受性とを同時に
実現するため、最近、最新型のマイクロ・エレクトロニ
ック組立部品にて使用される銅金属又は銅合金製の導体
層及び相互接続層が開発されている。銅金属及び銅合金
は、最新型のマイクロ・エレクトロニック組立部品内の
導体層及び相互接続層に望まれる高導電率を有し、エレ
クトロマイグレーションに対する感受性が小さい点で好
ましいが、銅金属及び銅合金を最新のマイクロ・エレク
トロニック組立部品にて導体層及び相互接続層として形
成する方法には、残念なことに、マイクロ・エレクトロ
ニック組立部品技術にて全く問題点が無い訳ではない。
特に、マイクロ・エレクトロニック組立部品の技術にお
いて、銅を含む導体層及び銅を含む相互接続層を製造す
ることに伴って形成される銅残留物は、マイクロ・エレ
クトロニック組立部品の技術にて一般的であるように、
その銅残留物が隣接する二酸化ケイ素の誘電材料と効率
的に内部に拡散して、これらの銅残留物が形成されるマ
イクロ・エレクトロニック組立部品内におけるマイクロ
・エレクトロニック組立部品の性能を著しく低下させる
点にて特に望ましくないことは当該技術にて公知のこと
である。
【0006】このため、本発明が目的とするのは、こう
したマイクロ・エレクトロニック組立部品に銅含有の残
留層が形成されることなく、銅を含む導体層又は銅を含
む相互接続層を形成するための、マイクロ・エレクトロ
ニック組立部品を製造することである。
【0007】マイクロ・エレクトロニック組立部品にお
いてマイクロ・エレクトロニックス層、好ましくは、残
留物無しのマイクロ・エレクトロニックス層を製造する
ための種々の方法及び材料がマイクロ・エレクトロニッ
ク組立部品の技術分野にて開示されている。
【0008】例えば、ワード(Ward)及びその他の
者への米国特許第5,709,756号には、無機残留
層及び有機残留層の双方を含む色々な型式の残留層を、
マイクロ・エレクトロニック組立部品内の色々なマイク
ロ・エレクトロニック組立部品の構造体及びマイクロ・
エレクトロニック組立部品の層から除去するために採用
することのできる基本的な剥離及び清浄化組成物が開示
されている。この基本的な剥離及び清浄化組成物は、ヒ
ドロキシラミン及びフッ化アンモニアの水溶液から成
り、オプション的に、ジメチルスルホキシドを含んでい
る。
【0009】更に、ゾウ(Zhou)及びその他の者へ
の米国特許第5,780,358号、及び米国特許第
5,863,307号には、マイクロ・エレクトロニッ
ク組立部品内にて銅を含む導体層を平坦化する、化学機
械的研磨(CMP)平坦化方法及びこの化学機械的研磨
(CMP)用の化学機械的研磨(CMP)スラリー組成
物が開示されている。この化学機械的研磨(CMP)平
坦化方法及び化学機械的研磨(CMP)スラリー組成物
は、非水系の配位溶剤(coordinating solvent)及びハロ
ゲンイオン基発生種(halogen radical producing speci
e)を採用する。
【0010】最後に、ギブンズ(Givens)及びそ
の他の者への米国特許第5,807,467号には、導
体層を蒸着する前に、マイクロ・エレクトロニック組立
部品内にて採用される基板を清浄化するインサイチュ方
法が開示されている。この方法は、コリメータが内部に
形成された物理的蒸着(PVD)反応器チャンバを採用
し、イオン化した不活性のスパッタガスにて基板をスパ
ッタエッチングにて清浄化しつつ、コリメータが基板よ
りも高いバイアス電圧に保持される、インサイチュ・ス
パッタエッチング方法から成っている。
【0011】銅を含む残留層の形成を少なくしつつ、銅
を含む層が内部に形成されたマイクロ・エレクトロニッ
ク組立部品を製造するために採用できる追加的な方法及
び材料がマイクロ・エレクトロニック組立部品の技術に
て望まれている。
【0012】本発明は上記の目的を実現しようとするも
のである。
【0013】本発明の第一の目的は、マイクロ・エレク
トロニック組立部品内にて、銅を含む層を有するマイク
ロ・エレクトロニック構造体を形成する方法を提供する
ことである。
【0014】本発明の第二の目的は、銅を含む層以外、
マイクロ・エレクトロニック構造体の一部分の上に銅を
含む残留物が存在しないマイクロ・エレクトロニック構
造体が形成される、本発明の第一の目的による方法を提
供することである。
【0015】本発明の第三の目的は、容易に商業的に具
体化される、本発明の第一の目的及び本発明の第二の目
的による方法を提供することである。
【0016】
【課題を解決するための手段】本発明の目的に従って、
銅を含むマイクロ・エレクトロニック構造体を形成する
方法が本発明によって提供される。本発明の方法を実施
するため、最初に、基板が提供される。次に、銅を含む
層及び銅を含まない層を備える銅を含むマイクロ・エレ
クトロニック構造体が基板を覆うように形成され、その
銅を含まない層の上には銅を含む残留物が形成され。最
後に、非水系の配位溶剤(coordinatingsolvent)及び、
ハロゲンイオン基発生種(halogen radical producing s
pecie)を含む剥離組成物を採用する一方、銅を含む残留
物を、銅を含まない層から剥離する。
【0017】本発明は、マイクロ・エレクトロニック組
立部品内にて、銅を含む層を備えるマイクロ・エレクト
ロニック構造体を製造する方法であって、銅を含む層以
外、マイクロ・エレクトロニック構造体の一部分の上
に、銅を含む残留物が存在しない、マイクロ・エレクト
ロニック構造体を製造する方法を提供するものである。
本発明は、非水系の配位溶剤(coordinating solvent)及
び、ハロゲンイオン基発生種(halogen radical produci
ng specie)を含む剥離組成物を採用する一方、マイクロ
・エレクトロニック構造体内にて銅を含む残留物を、銅
を含まない層から剥離することにより、上記の目的を実
現するものである。
【0018】本発明は、容易に商業的に実施できる。本
発明は、一般に公知であるが、必ずしも、マイクロ・エ
レクトロニック組立部品の技術分野にて組み合わせて日
常的に採用されているとは限らない材料を採用するもの
である。本発明の少なくとも一部を提供するものは、個
々の材料が存在することではなくて、材料の特別な組成
物であること及びそれらをマイクロ・エレクトロニック
組立部品内で使用することであるから、本発明は、容易
に商業的に実施できる。
【0019】
【発明の実施の形態】本発明の目的、特徴及び有利な点
は、以下に掲げる、好適な実施の形態に関する説明から
理解される。好適な実施の形態の説明は、本発明の重要
な一部分を形成する添付図面の説明から理解される。
【0020】本発明は、銅を含む層以外、マイクロ・エ
レクトロニック構造体の一部分の上に形成された銅を含
む残留層が存在しないマイクロ・エレクトロニック構造
体が製造される、マイクロ・エレクトロニック組立部品
内にて銅を含む層を備えるマイクロ・エレクトロニック
構造体を製造する方法を提供するものである。本発明
は、非水系の配位溶剤(coordinating solvent)及びハロ
ゲンイオン基発生種(halogen radical producing speci
e)を含む剥離組成物を採用して、マイクロ・エレクトロ
ニック構造体内にて、銅を含む残留層を、銅を含まない
層から剥離することにより上記の目的を実現するもので
ある。
【0021】本発明は、銅を含む層を備えるマイクロ・
エレクトロニック構造体を製造するために採用すること
ができ、この場合、集積回路のマイクロ・エレクトロニ
ック組立部品、セラミック基板のマイクロ・エレクトロ
ニック組立部品、太陽電池の光電子的マイクロ・エレク
トロニック組立部品、センサ像アレーの光電子的マイク
ロ・エレクトロニック組立部品、及びディスプレイ像ア
レーの光電子的マイクロ・エレクトロニック組立部品等
を含むが、これらにのみ限定されない群から選択された
マイクロ・エレクトロニック組立部品において、銅を含
む層以外、マイクロ・エレクトロニック組立部品の一部
分上に形成される銅を含む残留層が存在しない、マイク
ロ・エレクトロニック構造体を製造する。
【0022】本発明の好適な実施の形態は、マイクロ・
エレクトロニック組立部品にて、不動態化誘電層から少
なくとも一部分、銅を含む残留層を剥離するという点に
関して本発明を説明するものであるが、本発明は、マイ
クロ・エレクトロニック導体層、マイクロ・エレクトロ
ニック半導体層、及びマイクロ・エレクトロニック誘電
層を含むが、これらにのみ限定されないマイクロ・エレ
クトロニックス層から、銅を含む残留層を剥離するため
に採用することができる。
【0023】先ず、図1乃至図5を参照すると、本発明
の好適な実施の形態に従って、マイクロ・エレクトロニ
ック組立部品内にて、銅を含む導体層を備えるマイクロ
・エレクトロニック構造体を製造する結果を示す一連の
概略図的な断面図が図示されている。図1には、本発明
の好適な実施の形態に従って、その製造の初期の段階に
おけるマイクロ・エレクトロニック組立部品の概略図的
な断面図が図示されている。
【0024】図1には、銅を含む第一の導体層12が図
示されており、ここにおいて、銅を含む第一導体層12
は、その上に形成されたブランケット・第一バリア層(b
lanket first barrier layer)14を有している。該バ
リア層は、その上に形成されたブランケット・第一不動
態化誘電層(blanket first passivation dielectriclay
er)16を有する一方、該誘電層は、その上に形成され
たブランケット・エッチング停止層(blanket etch stop
layer)18を有している。該エッチング停止層18
は、ブランケット・第二不動態化誘電層20を有してい
る。最後に、該不動態化誘電層20は、その上に形成さ
れた、パターン化した一対のフォトレジスト層22a、
22bを有している。本発明の好適な実施の形態におい
て、上記の銅を含む第一導体層12、ブランケット・第
一バリア層14、ブランケット・第一不動態化誘電層1
6、ブランケット・エッチング停止層18、ブランケッ
ト第二不動態化誘電層20、及びパターン化した一対の
フォトレジスト層22a、22bは、マイクロ・エレク
トロニック組立部品の技術分野において採用される通常
の方法及び材料を使用して形成することができる。
【0025】同様に、図1の概略断面図において具体的
には図示していないが、上記の一連の層は、典型的で且
つ好ましくは、基板の上に、又は基板を覆うように、形
成される。この場合、基板としては、集積回路のマイク
ロ・エレクトロニック組立部品、セラミック基板のマイ
クロ・エレクトロニック組立部品、太陽電池の光電子的
マイクロ・エレクトロニック組立部品、センサ像アレー
の光電子的マイクロ・エレクトロニック組立部品、及び
ディスプレイ像アレーの光電子的マイクロ・エレクトロ
ニック組立部品の基板を採用することができる。しか
し、これらに限定されない群から選択されたマイクロ・
エレクトロニック組立部品の基板を採用することも可能
である。
【0026】更に、同様に、図1の概略断面図において
具体的に図示しないが、かかる基板は、マイクロ・エレ
クトロニック組立部品内にて採用されるような基板のみ
を備えることができ、又は、代替例において、該基板
は、マイクロ・エレクトロニック組立部品に採用される
ような基板から構成してもよく、この場合、基板には、
該基板が採用されるマイクロ・エレクトロニック組立部
品内にて一般に採用されるような幾つかの追加的なマイ
クロ・エレクトロニックス層が、その上に及び/又はそ
の外側に形成され、マイクロ・エレクトロニック組立部
品内部に組み込まれる。基板自体と同様に、かかる追加
的なマイクロ・エレクトロニックス層は、マイクロ・エ
レクトロニックス導体の材料、マイクロ・エレクトロニ
ックス半導体の材料及びマイクロ・エレクトロニックス
誘電性材料を含むが、これらにのみ限定されないマイク
ロ・エレクトロニック材料によって独立的に形成するこ
とができる。
【0027】更に同様に、図1の概略断面図において具
体的には図示していないが、特に、基板が半導体集積回
路のマイクロ・エレクトロニック組立部品内にて採用さ
れる半導体基板を含むことができるが、これには限定さ
れずに、基板は、内部に基板が採用されるマイクロ・エ
レクトロニック組立部品内において、幾つかのマイクロ
・エレクトロニックス・デバイスがその上に及び/その
外側に形成された状態にて、マイクロ・エレクトロニッ
ク組立部品内部に組み込まれる。このようなマイクロ・
エレクトロニックス・デバイスには、抵抗器、トランジ
スタ、ダイオード、コンデンサが含まれるが、これらに
限定されるものではない。
【0028】銅を含む第一導体層12に関する本発明の
好適な実施の形態において、この銅を含む第一導体層1
2は、化学蒸着(CVD)法、物理蒸着(PVD)法及
び電気化学めっき法を含むが、これらに限定されない方
法を採用して製造することができる。この銅を含む第一
導体層12は、典型的で、好ましくは、マイクロ・エレ
クトロニック組立部品技術において通常使用されてい
る、物理蒸着(PVD)スパッタリング法を採用して製
造される。この銅を含む第一導体層12は、約2000
乃至約20000オングストロームの厚さに形成され、
銅を含む第一導体層がパターン化した銅を含む導体層で
あるときには、約0.1乃至約100ミクロンの線幅と
なるように形成される。銅を含む第一導体層12は、典
型的で、好ましくは、100%銅から構成される。
【0029】ブランケット第一バリア層14及びブラン
ケット・エッチング停止層18に関する本発明の好適な
実施の形態において、マイクロ・エレクトロニック組立
部品の技術分野では、バリア層及びエッチング停止層
は、化学蒸着(CVD)法、プラズマ化学蒸着(PEC
VD)法及び物理蒸着(PVD)スパッタリング法を含
むが、これらにのみ限定されない方法を採用して製造
し、導体バリア材料、半導体バリア材料及び誘電バリア
材料を含むがこれらにのみ限定されないバリア材料のバ
リア層で形成し、また、導体エッチング停止材料、半導
体エッチング停止材料及び誘電エッチング停止材料を含
むがこれらにのみ限定されないエッチング停止材料、エ
ッチング停止層で形成することが公知である。しかし、
本発明の好適な実施の形態の場合にあっては、ブランケ
ット第一バリア層14及びブランケット・エッチング停
止層18は、好ましくは、プラズマ化学蒸着(PECV
D)法を採用して蒸着された、窒化ケイ素誘電バリア材
料及び窒化ケイ素誘電エッチング停止材料にて形成され
る。この場合、(1)ブランケット第一不動態化誘電層
16が、ドープしない酸化ケイ素誘電材料(undoped sil
icon oxide dielectricmaterials)、フッ素をドープし
た酸化ケイ素誘電材料(fluorine doped siliconoxide d
ielectric materials)、及び全体として無機質で且つ有
機質の低誘電定数の誘電材料によってブランケット第一
バリア層14上に形成されたものを含むが、これらに限
定されない誘電材料によって形成することができ、形成
されたブランケット第一バリア層14は、銅を含む第一
導体層12がブランケット第一不動態化誘電層16に対
して相互(内部)拡散するのを防止するように機能す
る。また、(2)本発明の好適な実施の形態において、
オプション的であるブランケット・エッチング停止層1
8が、ブランケット第一不動態化誘電層16に対してブ
ランケット第二不動態化誘電層20を選択的にエッチン
グするときの環境下において、エッチング停止層として
機能する。典型的で、好ましくは、ブランケット第一バ
リア層14及びブランケット・エッチング停止層18の
各々は、約500乃至約5000オングストロームの厚
さに形成される。
【0030】ブランケット第一不動態化誘電層16及び
ブランケット第二不動態化誘電層20に関する本発明の
好適な実施の形態において、ブランケット第一不動態化
誘電層16及びブランケット第二不動態化誘電層20
は、上記に示唆したように、ドープしない酸化ケイ素誘
電材料、フッ素をドープした酸化ケイ素誘電材料、及び
全体として無機質で且つ有機質の低誘電定数の誘電材料
を使用して、化学蒸着(CVD)法、プラズマ強化化学
蒸着(PECVD)法、物理蒸着(PVD)スパッタリ
ング法及びスピンオン法等で形成したものを含む。しか
し、これらに限定されないものの群から選択された方法
を採用して蒸着することができる、全体として他の無機
質及び有機質の低誘電定数誘電材料を含むが、これらに
限定されない群から選択された誘電材料を使用して形成
することも可能である。ブランケット第一不動態化誘電
層16及びブランケット第二不動態化誘電層20の各々
は、好ましくは、プラズマ化学蒸着(PECVD)法を
採用して蒸着した、酸化ケイ素誘電材料によって約20
00乃至約20000オングストロームの厚さに形成さ
れる。
【0031】最後に、パターン化した対のフォトレジス
ト層22a、22bに関する本発明の好適な実施の形態
において、パターン化した対のフォトレジスト層22
a、22bは、ポジ型フォトレジスト材料及びネガ型フ
ォトレジスト材料を含むが、これらに限定されない一般
的なフォトレジスト材料群から選択されたフォトレジス
ト材料を含む、マイクロ・エレクトロニック組立部品技
術において通常使用されるフォトレジスト材料を採用し
て形成することができる。好ましくは、パターン化した
フォトレジスト層対22a、22bの各々は、約400
0乃至約20000オングストロームの厚さに形成され
る。
【0032】次に、図2を参照すると、概略図的な断面
図を図1に図示したマイクロ・エレクトロニック組立部
品の更なる加工結果を示す概略断面図が図示されてい
る。
【0033】図2には、概略図的な断面図を図1に図示
したマイクロ・エレクトロニック組立部品と他の点で同
等のマイクロ・エレクトロニック組立部品の概略断面図
が図示されている。この場合、ブランケット第二不動態
化誘電層20、ブランケット・エッチング停止層18及
びブランケット第一不動態化誘電層16は、連続的にパ
ターン化される。一方、第一エッチング・プラズマ24
と共に、フォトレジストエッチングマスク層として機能
するパターン化したフォトレジスト層22a、22bを
採用して、対応するパターン化した第二不動態化誘電層
対20a、20b、対応するパターン化したエッチング
停止層対18a、18b、対応するパターン化した第一
の不動態化誘電層対16a、16bを形成し、これらに
よって通路23を画成する。ブランケット第二不動態化
誘電層20、ブランケット・エッチング停止層18、ブ
ランケット第一不動態化誘電層16は、好ましくは連続
的にエッチング処理されて、対応するパターン化した第
二不動態化誘電層20a、20b、対応するパターン化
したエッチング停止層18a、18b、対応するパター
ン化した第一不動態化誘電層16a、16bを形成し、
一方、ブランケット第二不動態化誘電層20、ブランケ
ット・エッチング停止層18及びブランケット第一不動
態化誘電層16を形成する材料に適したエッチング・ガ
ス組成物を使用する、第一のエッチング・プラズマ24
を採用する。本発明の好適な実施の形態において、
(1)ブランケット第一不動態化誘電層16及びブラン
ケット第二不動態化誘電層20は、好ましくは、ドープ
しない酸化ケイ素誘電材料、フッ素をドープした酸化ケ
イ素誘電材料及び全体として無機質及び有機質の低誘電
定数の誘電材料を含むが、これらに限定されない群から
選択された誘電材料によって形成され、(2)ブランケ
ット第一バリア層14及びブランケット・エッチング停
止層18の各々は、窒化ケイ素誘電材料によって形成さ
れ、第一のエッチング・プラズマ24は、好ましくは、
プラズマで作動させたとき、活性なフッ素を含むエッチ
ング種を形成するエッチング・ガス組成物を採用する。
より好ましくはプラズマで作動させたとき、活性なフッ
素を含むエッチング種を形成する、エッチング・ガス組
成物は、約6炭素原子までの少なくとも1つの過フッ化
炭化水素(perfluorocarbon)と、約4炭素原子までのハ
イドロフッ化炭化水素(hydrofluorocarbon)とを含み、
これと共に、安定化した第一のエッチングプラズマ24
を提供する上で望まれるオプション的なスパッタガス成
分及びオプション的な稀釈ガスを含む。本発明の好適な
実施の形態において、最も好ましくは、第一のエッチン
グ・プラズマ24は、4フッ化炭素、トリフルオロメタ
ン及びアルゴンを含むエッチング・ガス組成物を採用す
る。
【0034】直径20.32cm(8インチ)の基板上
に、対応するパターン付きの第二不動態化誘電層20
a、20b、対応するパターン付きのエッチング停止層
18a、18b及び対応するパターン付きの第一不動態
化誘電層16a、16bを形成するため、ブランケット
第二不動態化誘電層20、ブランケット・エッチング停
止層18及びブランケット第一不動態化誘電層16をエ
ッチング処理するとき、第一のエッチング・プラズマ2
4は、また、好ましくは、次のものを採用する。すなわ
ち、(1)圧力約0.1乃至約1000mtorrの範囲の
反応器チャンバ、(2)周波数13.56MHZにて約
500乃至約3000ワット、(3)約50乃至約30
0℃の基板温度、(4)流量約1乃至約200cm3
分(sccm)の4フッ化炭素の流量、(5)流量約1
乃至約200cm3/分(sccm)のトリフルオロメ
タン、(6)流量約100乃至約1000cm3/分
(sccm)のアルゴンを採用する。
【0035】次に、図3を参照すると、その概略図的な
断面図を図2に図示したマイクロ・エレクトロニック組
立部品の更なる加工結果を示す概略図的な断面図が図示
されている。
【0036】図3には、その概略図的な断面図を図2に
図示したマイクロ・エレクトロニック組立部品とその他
の点で同等のマイクロ・エレクトロニック組立部品の概
略断面図が図示されているが、この場合、対応するパタ
ーン化したフォトレジスト層対22a、22bがパター
ン化した第二不動態化誘電層対20a、20bから剥離
されている。本発明の好適な実施の形態において、パタ
ーン化した対のフォトレジスト層22a、22bは、パ
ターン化した第二不動態化誘電層対20a、20bから
剥離され、図2に図示したマイクロ・エレクトロニック
組立部品から、図3に図示したマイクロ・エレクトロニ
ック組立部品を形成し、一方、マイクロ・エレクトロニ
ック組立部品の技術において従来型式である、図2に図
示したマイクロ・エレクトロニック組立部品に適したフ
ォトレジスト剥離法を採用する。かかるフォトレジスト
剥離法は、ウェット・ケミカル・フォトレジスト剥離
法、ドライ・プラズマ・フォトレジスト剥離法、及びウ
ェット・ケミカル・フォトレジスト剥離法及びドライ・
プラズマ・フォトレジスト剥離法を含むが、これらにの
み限定されるものではない。
【0037】次に、図4を参照すると、概略断面図を図
3に図示したマイクロ・エレクトロニック組立部品の更
なる加工結果を示す概略断面図が図示されている。
【0038】図4には、概略断面図を図3に図示したマ
イクロ・エレクトロニック組立部品とその他の点で同等
であるマイクロ・エレクトロニック組立部品の概略断面
図が図示されているが、この場合、ブランケット第一バ
リア層14は、第二のエッチングプラズマ26のエッチ
ングを通してパターン化した一対の第一のバリア層14
a、14bを形成し、これにより、ビア23からビア2
3'を形成し得るようにパターン化されている。好まし
くは、第二のエッチングプラズマ26には、ブランケッ
ト第一バリア層14及びブランケットエッチング停止層
18が、第一プラズマエッチングの場合と同様の材料又
は同等の材料で形成される場合には、第一のエッチング
プラズマ24で採用される方法及び材料と同様又は同等
の方法及び材料を採用する。
【0039】図4には、パターン化した対の第二の不動
態化誘電層20a、20bの側壁、パターン化したエッ
チング停止層対18a、18b、パターン化した第一不
動態化誘電層対16a、16b及びビア23'を画定す
るパターン化した第一バリア層対14a、14b上に形
成された、銅を含む第一残留層対28a、28bも図示
されている。銅を含む第一残留層対28a、28bは、
典型的に、パターンしたフォトレジスト層22a、22
bが存在しないとき、ブランケット第一バリア層14の
第二のエッチングプラズマ26でエッチングを終了する
に伴って形成されやすく、パターン化した第一バリア層
14a、14bを形成すると共に、同時に、銅を含む第
一導体層12内にオーバーエッチングして、図4の概略
図的な断面図に図示するように、プラズマエッチングし
た銅を含む第一の導体層12´を形成するのに伴って形
成されやすい。典型的に、銅を含む第一残留層28a、
28bは、実質的な重量比の銅を含むことができる、フ
ッ化銅(copper fluoride)及び/又は酸化銅(copper oxi
de)及び/又は銅類の材料(copper type material)から
成っている。
【0040】次に、図5を参照すると、概略図的な断面
図を図4に図示したマイクロ・エレクトロニック組立部
品の更なる加工結果を示す。図5には、図4に図示した
マイクロ・エレクトロニック組立部品とその他の点にて
同等のマイクロ・エレクトロニック組立部品の概略断面
図が図示されているが、この場合、銅を含む第一残留層
対28a、28bは、マイクロ・エレクトロニック組立
部品から剥離されている。
【0041】銅を含む第一残留層対28a、28bの剥
離に関する本発明の好適な実施の形態において、非水系
の配位溶剤(coordinating solvent)及びハロゲンイオン
基発生種(halogen radical producing specie)から成る
剥離組成物を採用して銅を含む第一残留層対28a、2
8bを剥離する。成分のこの組み合わせは、穏当な状態
下にて銅金属を迅速に分解させるのに役立つことが判明
した。例えば、シンガポール、1992年科学研究会議
(Science Research Congres
s)の議事録であるハイクイン(Hui−Qing)及
びその他の者の「ジメチルスルホキシドカーボン四塩化
物混合体による銅金属の酸化(Copper Meta
l Oxidation by a Dimethyl
sulfoxide−Carbon Tetrachl
oride Mixture)」81−86を参照する
とよく、その教示内容は、関連技術の説明に引用したよ
うに、ザウ(Zhou)及びその他の者の米国特許第
5,780,358号及び米国特許第5,863,30
7号に最初に引用されたように、参考として引用し完全
に本明細書に含めてある。
【0042】本発明の剥離組成物に採用することのでき
る非水系の配位溶剤(coordinatingsolvent)の幾つかの
オプションを選択することが可能である。非水系の配位
溶剤は、モノ配位(mono-coordinate)又はポリ配位(poly
-coordinate)とすることができる。更に、非水系配位溶
剤中の配位原子は、酸素配位原子、窒素配位原子及び硫
黄配位原子を含むがこれらにのみ限定されない。好まし
くは、本発明の剥離組成物中の非水系配位溶剤は、アセ
トニトリル(CH3CN)、テトラヒドロフラン(TH
F)、ジメチルスルホキシド(DMSO)から成る非水
系配位剤の群から選択される。最も好ましくは、本発明
の剥離組成物中の非水系の配位溶剤は、ジメチルスルホ
キシド(DMSO)である。
【0043】本発明の剥離組成物中の非水系の配位溶剤
内でハロゲン・イオン基を発生させることのできる色々
なハロゲンを含む種が当該技術分野にて公知である。非
水系の配位溶剤中でハロゲン・イオン基を発生させるこ
とのできる典型的なハロゲンを含む種は、C1−C2ペル
クロロ(perchloro)、ヒドロクロロ(hydrochloro)、ペル
ブロモ(perbromo)及びヒドロブロモ(hydrobromo)化合物
を含むが、これにのみ限定されない。好ましくは、本発
明のハロゲン・イオン基発生種は、C1−C2ペルクロロ
及びヒドロクロロ化合物から成る塩素基発生種の群から
選択された塩素基発生種である。最も好ましくは、ハロ
ゲンイオン基発生種は、塩素基発生種である四炭素塩化
物(CC14)である。最も好ましくは、本発明の剥離
化合物は、非水系配位溶剤としてジメチルスルホキシド
(DMSO)及びハロゲンイオン基発生種として四炭素
塩化物(CC14)からDMSO対CC14の体積比が約
100対1乃至約0.01対1にて形成する。
【0044】本発明の好適な実施の形態において、銅を
含む第一残留層対28a、28bを剥離すべく追加的に
剥離させたり又は特別に活性化する必要なくして、銅を
含む第一残留層対28a、28bは、非水系配位溶剤及
びハロゲンイオン基発生種を含む剥離組成物中に約0.
1乃至約60分間、浸漬し又はこの剥離組成物で噴霧す
ることにより剥離されるが、特定の環境下では、剥離及
び活性化を採用する方が望ましいことがある。
【0045】次に、図6乃至図14を参照すると、一連
の概略断面図が図示されており、本発明の代替的な実施
の形態に従って銅を含む対の導体層が形成されたマイク
ロ・エレクトロニック構造体を有するマイクロ・エレク
トロニック組立部品を形成するときの漸進的な段階の結
果が示されている。図6には、本発明の代替的な好適な
実施の形態に従ってその組み立て中の初期の段階におけ
るマイクロ・エレクトロニック組立部品の概略図的な断
面図が図示されている。
【0046】図6には、その概略断面図を図1に図示し
たマイクロ・エレクトロニック組立部品とその他の点に
て同等のマイクロ・エレクトロニック組立部品が図示さ
れているが、この場合、(1)ブランケットのエッチン
グ停止層18は最早、オプション的ではなく、本発明の
代替的な好適な実施の形態にて必要とされ、(2)図1
の概略断面図に図示したパターン化した第一のフォトレ
ジスト層22a、22bに代えて、パターン化した第一
のフォトレジスト層対22c、22dが使用され、この
場合、これらのパターン化した第一のフォトレジスト層
22c、22dは、図6に図示するように、図1で図示
した、パターン化した第一のフォトレジスト層22a、
22bよりも長い離間距離(すなわち、開口幅)を有し
ている。その他の点にて、図6に図示した本発明の代替
的な好適な実施の形態において、図示した層の各々は、
図1に図示した本発明の好適な実施の形態のマイクロ・
エレクトロニック組立部品で対応する層を形成するため
に採用される方法、材料及び寸法と同様又は同等の方
法、材料及び寸法を採用して形成される。
【0047】次に、図7を参照すると、図6に図示した
マイクロ・エレクトロニック組立部品の更なる加工結果
を示す概略断面図が図示されている。
【0048】図7には、図6に図示したマイクロ・エレ
クトロニック組立部品とその他の点にて同等のマイクロ
・エレクトロニック組立部品が図示されているが、ここ
では、第一の場合、ブランケット第二不動態化誘電層2
0は、溝25を画定するパターン化した第二不動態化誘
電層対20c、20dを形成し得るようにパターン化さ
れている。図6に図示したブランケット第二不動態化誘
電層20は、図7に図示した溝25を画定するパターン
化した第二不動態化誘電層対20a、20bを形成し得
るようにパターン化することができ、一方、図2に図示
するように、第一のエッチングプラズマ24を使用し
て、第一のプラズマエッチング法のようなプラズマエッ
チング法を採用する。
【0049】図6の概略断面図と比較して図7の概略断
面図には、ブランケット第二不動態化誘電層20からパ
ターン化した第二不動態化誘電層対20c、20dを形
成し得るようにエッチングマスク層として採用されるパ
ターン化した対の第一のフォトレジスト層22c、22
dが存在しないことも示してある。パターン化した第一
のフォトレジスト層22c、22dは、図6に図示した
マイクロ・エレクトロニック組立部品から剥離し、図7
に図示したマイクロ・エレクトロニック組立部品の一部
を提供し、一方、上記に開示したマイクロ・エレクトロ
ニック組立部品の技術において従来型のフォトレジスト
剥離法を採用する。
【0050】次に、図8を参照すると、図7に図示した
マイクロ・エレクトロニック組立部品の更なる加工結果
を示す概略断面図が図示されている。
【0051】図8には、図7に図示したマイクロ・エレ
クトロニック組立部品とその他の点にて同等のマイクロ
・エレクトロニック組立部品の概略断面図が図示されて
いるが、この場合、ブランケット・エッチング停止層1
8、ブランケット第一不動態化誘電層16及びブランケ
ット第一バリア層14を通して形成されるビアの位置を
画定する、パターン化した第二不動態化誘電層対20
c、20d、パターン化した対の第二フォトレジスト層
対30a、30bを封入する状態で形成される。さもな
ければ、パターン化した第二のフォトレジスト層対30
a、30bは、図6に図示したパターン化した第一のフ
ォトレジスト層対20c、20d又は図1に図示したパ
ターン化した第一のフォトレジスト層対20a、20b
を形成するため採用される方法及び材料と同様又は同等
の方法及び材料を採用して形成することができる。同様
に、図1の概略断面図に図示するように、パターン化し
た第二のフォトレジスト層対30a、30bがパターン
化した第一のフォトレジスト層対22a、22bを形成
するために採用される離間距離と同様又は同等の離間距
離にて形成される。
【0052】次に、図9を参照すると、図8に図示した
マイクロ・エレクトロニック組立部品の更なる加工結果
を示す概略断面図が図示されている。
【0053】図9には、図8に図示したマイクロ・エレ
クトロニック組立部品とその他の点にて同等のマイクロ
・エレクトロニック組立部品の概略断面図が図示されて
いるが、ここにおいて、第一の場合、パターン化したエ
ッチング停止層対18a、18b及びパターン化した不
動態化誘電層対16a、16bを形成すると同時に、ブ
ランケット・エッチング停止層18及びブランケット第
一不動態化誘電層16には、溝25と隣接するビア2
3''が形成されている。その概略断面図を図2に図示し
たマイクロ・エレクトロニック組立部品において、ビア
23を形成するために採用されたプラズマエッチング方
法と同様又は同等のプラズマエッチング方法を採用しつ
つ、図9に図示するように、パターン化したエッチング
停止層18a、18b及びパターン化した第一不動態化
誘電層16a、16bを形成し得るように図8に図示し
たブランケット・エッチング停止層18及びブランケッ
ト第一不動態化誘電層16をパターン化することができ
る。
【0054】図8に図示したマイクロ・エレクトロニッ
ク組立部品と比較して、図9に図示したマイクロ・エレ
クトロニック組立部品には、パターン化した第二のフォ
トレジスト層対30a、30bが存在しないことも示し
てある。パターン化した第二のフォトレジスト層対30
a、30bは、図8に図示したマイクロ・エレクトロニ
ック組立部品から剥離し、マイクロ・エレクトロニック
組立部品の技術分野にて従来型式であるようにフォトレ
ジストの剥離方法を採用しつつ、図9に図示したマイク
ロ・エレクトロニック組立部品の一部を提供することが
できる。
【0055】次に、図10を参照すると、図9に図示し
たマイクロ・エレクトロニック組立部品の更なる加工結
果を示す概略断面図が図示されている。
【0056】図10には、図9に図示したマイクロ・エ
レクトロニック組立部品とその他の点にて同等のマイク
ロ・エレクトロニック組立部品の概略断面図が図示され
ているが、この場合、パターン化した第一バリア層14
a、14b、パターン化した第一不動態化誘電層16
a、16b、パターン化したエッチング停止層18a、
18b及びパターン化した第二不動態化誘電層20a、
20b上の色々な部分に銅を含む対の第一の残留層28
c、28dが形成されると同時に、ブランケット第一バ
リア層14をエッチング処理して、パターン化した第一
のバリア層対14a、14bを形成する。パターン化し
た第二不動態化誘電層20a、20bは、通路23'''
の一部を画定し、該通路23'''は、溝25に隣接する
通路23''から形成される。本発明の代替的な好適な実
施の形態において、図4に図示した本発明の好適な実施
の形態において、パターン化した第一のバリア層対14
a、14bを形成すると共に、銅を含む対の第一残留層
28a、28bが形成される方法、及び材料と同様又は
同等の方法及び材料を使用して、パターン化した第一バ
リア層対14a、14bを形成し、同時に銅を含む対の
第一の残留層28c、28dが形成される。
【0057】当業者により理解されるように、本発明の
好適な実施の形態にてその概略断面図を図10に図示し
たマイクロ・エレクトロニック組立部品と同様又は同等
のマイクロ・エレクトロニック組立部品は、図4に図示
したパターン化した第二不動態化誘電層20a、20b
の更なるパターン化に伴って、形成することができ、一
方、図6に図示したようにパターン化した第一フォトレ
ジスト層対22c、22dの離間距離に等しい離間距離
(すなわち開口幅)のパターン化した第二フォトレジス
ト層対を採用する。
【0058】次に、図11を参照すると、図10に図示
したマイクロ・エレクトロニック組立部品の更なる加工
結果を示す概略断面図が図示されている。
【0059】図11には、図10に図示したマイクロ・
エレクトロニック組立部品とその地の点にて同等のマイ
クロ・エレクトロニック組立部品の概略断面図が図示さ
れているが、この場合、銅を含む第一残留層対28c、
28dがマイクロ・エレクトロニック組立部品から剥離
されている。図10に図示したマイクロ・エレクトロニ
ック組立部品から銅を含む第一残留層対28c、28d
を剥離して、図11に図示したマイクロ・エレクトロニ
ック組立部品を提供することができ、一方、図4に図示
したマイクロ・エレクトロニック組立部品から銅を含む
第一残留層28a、28bを剥離し、図5に図示したマ
イクロ・エレクトロニック組立部品を形成する。特に、
銅を含む第一残留層対28c、28dは、図10に図示
したマイクロ・エレクトロニック組立部品から剥離さ
れ、図11に図示したマイクロ・エレクトロニック組立
部品が提供され、非水系の配位溶剤及びハロゲンイオン
基発生種を含む剥離組成物が採用される。
【0060】図11又は図5に具体的には図示していな
いが、銅を含む第一残留層28c、28d又は銅を含む
第一残留層28a、28bを完全に除去するためには、
図11又は図5に図示したマイクロ・エレクトロニック
組立部品を更に加工する前に、非水系の配位溶剤による
洗浄を多数回行い、例えば、イソプロピルアルコール溶
剤乾燥方法を採用することにより行うことができる追加
的な気化性溶剤乾燥を行うことが望ましい。
【0061】次に、図12を参照すると、図11に図示
したマイクロ・エレクトロニック組立部品の更なる加工
結果を示す概略断面図が図示されている。
【0062】図12には、図11に図示したマイクロ・
エレクトロニック組立部品とその他の点にて同等のマイ
クロ・エレクトロニック組立部品の概略断面図が図示さ
れているが、この場合、パターン化した第二不動態化誘
電層対20c、20dにより画定された基板の外側及び
溝25内には、ビア23'''が形成されており、該ビア
23'''は、パターン化したエッチング層対18a、1
8b、パターン化した第一の不動態化誘電層対16a、
16b、パターン化した第一のバリア層対14a、14
b、ブランケット第二バリア層32により画定され、該
ブランケット第二バリア層32は、その上に、銅を含む
ブランケット第二の体層34が形成されており、この場
合、ブランケット第二バリア層32は、プラズマエッチ
ング処理した銅を含む第一導体層12'に接触する。
【0063】図1及び図6に図示するように、ブランケ
ット第一バリア層14と対照的に、ブランケット第二バ
リア層32に関する本発明の好適な実施の形態におい
て、ブランケット第二バリア層32は、好ましくは、導
体バリア材料にて形成され、該導体バリア材料は、銅を
含むブランケット第二導体層34とパターン化した第二
不動態化誘電層20c、20dの間にて相互拡散を防止
するためのバリアを提供する。かかる導体バリア材料
は、窒化チタン導体バリア、窒化タンタル導体バリア及
びその組成物を含むが、これらにのみ限定されない導体
バリア材料群から選択することができる。より好ましく
は、ブランケット第二バリア層32は、化学蒸着(CV
D)法、プラズマ化学蒸着(PECVD)法、物理蒸着
(PVD)法からなる群から選択された蒸着法を採用し
て、窒化チタン導体バリア材料にて形成される。
【0064】銅を含むブランケット第二導体層34に関
する本発明の好適な実施の形態において、銅を含むブラ
ンケット第二導体層34は、図1及び図6に図示するよ
うに、銅を含む第一導体層12を形成すべく採用される
銅を含む導体材料及び蒸着法と同様又は同等の銅を含む
導体材料及び蒸着法を採用して形成するのが一般的であ
り且つ好ましい。銅を含むブランケット第二導体層34
は、図12の概略断面図に図示するように、ビア2
3'''及び溝25を完全に充填する以上の厚さに形成す
るのが好ましい。
【0065】次に、図13を参照すると、図12に図示
したマイクロ・エレクトロニック組立部品の更なる加工
結果を示す概略断面図が図示されている。
【0066】図13には、図12に図示したマイクロ・
エレクトロニック組立部品とその他の点にて同等のマイ
クロ・エレクトロニック組立部品の概略断面図が図示さ
れているが、この場合、銅を含むブランケット第二導体
層34及びブランケット第二バリア層32は、銅を含む
パターン化した第二導体層34aがその上に形成された
対応するパターン化した第二のリア層32aを形成し得
るように平坦化されている。マイクロ・エレクトロニッ
ク組立部品の技術分野にて、反応的イオンエッチング
(RIE)エッチング・バック平坦化法及び化学機械的
研磨(CMP)平坦化法を含むが、これらに限定されな
い平坦化法を採用しつつ、ブランケット層を全体として
パターン化した層を形成し得るように平坦化し得ること
は公知であるが、本発明の好適な実施の形態の場合、銅
を含むブランケット第二導体層34及びブランケット第
二バリア層32は、マイクロ・エレクトロニック組立部
品の技術にて従来型式であるように、化学機械的研磨
(CMP)平坦化法を採用しつつ、パターン化した第二
バリア層32aの上に形成された銅を含む対応するパタ
ーン化した第二導体層34aを形成し得るように平坦化
することが好ましい。
【0067】図13に図示するように、また、パターン
化した第二バリア層32の上に形成された銅を含むパタ
ーン化した対応する第二導体層34aを形成し得るよう
に銅を含むブランケット第二導体層34及びブランケッ
ト第二バリア層32を平坦化する化学機械的研磨(CM
P)に伴って、銅を含む一対の第二残留層36a、36
bがパターン化した第二の不動態化誘電層20c、20
d上に形成される。銅を含む第二残留層対36a、36
bは、典型的に、銅を含むブランケット第二導体層34
及びブランケット第二バリア層32を可塑化して、対応
するパターン化した対の第二の不動態化誘電層20c、
20d内の不均質な窪みに形成することにより得られ、
一方、化学機械的研磨(CMP)を行って、銅を含むブ
ランケット第二導体層34及びブランケット第二バリア
層32を平坦化して、銅を含む対応するパターン化した
第二導体層34a及びパターン化した第二バリア層32
aを形成する。このように、銅を含む第一残留層対28
a、28b又は銅を含む第一残留層対28c、28dの
何れかと同様に、銅を含む第二残留層対36a、36b
が同様に、ブランケット第二不動態化誘電層20のパタ
ーン化した部分の上に形成されるが、銅を含む第二残留
層対36a、36bの化学的組成は、銅を含む第一残留
層対28a、28b又は銅を含む第一残留層対28c、
28dの何れかの化学的組成と同等となる可能性はな
い。
【0068】次に、図14を参照すると、図13に図示
したマイクロ・エレクトロニック組立部品の更なる加工
結果を示す概略断面図が図示されている。
【0069】図14には、図13に図示したマイクロ・
エレクトロニック組立部品とその他の点にて同等のマイ
クロ・エレクトロニック組立部品の概略断面図が図示さ
れているが、この場合、銅を含む第二残留層対36a、
36bはパターン化した第二不動態化誘電層対20c、
20dから剥離されている。本発明の好適な実施の形態
において、銅を含む第二残留層対36a、36bは、対
応するパターン化した不動態化誘電層対20c、20d
から剥離されており、一方、図4に図示したマイクロ・
エレクトロニック組立部品から、銅を含む第一残留層対
28a、28bを剥離して、図5に図示したマイクロ・
エレクトロニック組立部品を形成し、又は図10に図示
したマイクロ・エレクトロニック組立部品から銅を含む
第一残留層対28c、28bを剥離して、図11に図示
したマイクロ・エレクトロニック組立部品を形成するた
めに採用された方法及び材料と同様又は同等の方法及び
材料を採用する。より具体的には、図13に図示したマ
イクロ・エレクトロニック組立部品の銅を含む第二残留
層対36a、36bを剥離して、図14に図示したマイ
クロ・エレクトロニック組立部品を提供するが、これに
は、非水系の配位溶剤及びハロゲン・イオン基発生種を
含む剥離組成物を採用して、オプション的に且つ好まし
くは、その後に、追加的な非水系の配位溶剤による洗浄
及び気化性溶剤乾燥を行う。
【0070】図14に図示したマイクロ・エレクトロニ
ック組立部品又は図5に図示したマイクロ・エレクトロ
ニック組立部品を形成したとき、銅を含む少なくとも1
つの導体層と、銅を含まない複数の層とを備えるマイク
ロ・エレクトロニック構造体がその内部に形成されたマ
イクロ・エレクトロニック組立部品が形成され、この場
合、銅を含まない複数の層の任意の層の上に銅を含む残
留層が存在しないマイクロ・エレクトロニック構造体が
形成される。この銅を含む残留層は、非水系の配位溶剤
とハロゲンイオン基発生種とを含む剥離組成物内での剥
離に伴って存在しない。
【0071】当業者により理解されるように、非水系の
配位溶剤とハロゲン・イオン基発生種とを含む剥離組成
物を採用して、本発明の好適な実施の形態に従って銅を
含む残留層を除去することにより、本発明の好適な実施
の形態及び代替的な実施の形態において、銅を含む第一
の導体層12に対する接点のような、マイクロ・エレク
トロニック組立部品内の銅を含む導体層への接点を形成
するとき、銅を含む導体層のプレスパッタリングを防止
することができる。かかるプレ・スパッタリングは、典
型的に、こうした銅を含む導体層から酸化銅の表面層を
除去するために採用することができる。マイクロ・エレ
クトロニック組立部品内の銅を含む残留層を除去するこ
とに加えて、非水系の配位溶剤及びハロゲンイオン基発
生種を含む本発明の剥離組成物を採用して酸化銅の表面
層も除去されるから、かかるプレ・スパッタリングを回
避することができる。当業者により同様に、理解される
ように、マイクロ・エレクトロニック組立部品の銅を含
む導体層のかかるプレ・スパッタリングは望ましくな
く、それは、かかるプレ・スパッタリングに伴って、
(1)酸化銅からなる表面層の除去が不十分であるこ
と、(2)銅を含む導体層がその通路の側壁の通路内で
スパッタリングされること、及び/又は、(3)プレス
パッタリングの装置の寿命が短くなるからである。
【0072】銅を含む層と、銅を含まない層とから成
り、その銅を含まない層の上に銅を含む残留層が存在し
ないマイクロ・エレクトロニック組立部品を形成する方
法を提供することに加えて、本発明は、本発明によるマ
イクロ・エレクトロニック組立部品からエッチング処理
された銅を含む残留層又は銅を含む導体層であるかどう
かを問わずに銅を回収する効率的な方法を提供する。こ
の点に関して、以下に、式1にて、ジメチルスルホキシ
ド(DMSO)の非水系配位溶剤及び四塩化炭素ハロゲ
ンイオン基発生種内での銅の溶解を支配すると考えられ
る化学反応式が示してある。ジメチルスルホキシド(D
MSO)以外の非水系配位溶剤について、及び四塩化炭
素以外のハロゲンイオン基発生種についても同様の化学
的等式が考えられる。
【0073】
【化1】 Cu+CCl4+(CH32SO―――>CuCl2((CH32SO)x+C O+CO2+CH3Cl+(CH32S (1) 平衡式としようとするものではなく、反応剤及び反応生
成物を同定することを目的としようとする式1におい
て、ジメチルスルホキシド(DMSO)溶解の塩化第二
銅化合物以外の全ての反応生成物は、四塩化炭素/ジメ
チルスルホキシド(DMSO)溶剤混合体から容易に消
費される気化性の反応生成物であることが分かる。四塩
化炭素/ジメチルスルホキシド(DMSO)の溶剤混合
体が濃縮すると、ジメチルスルホキシド(DMSO)溶
解の塩化第二銅化合物の反応生成物CuCl2((C
32SO)xは、再結晶化することができ、これによ
り、多分、溶解した付加生成物として回収することがで
きる。
【0074】代替例において、四塩化炭素/ジメチルス
ルホキシド(DMSO)溶剤混合体は水にて抽出するこ
とができ、この水はジメチルスルホキシド(DMSO)
溶解の塩化第二銅錯体の塩化第二銅部分を抽出して水溶
性相とし、この相から、その後、例えば、非限定的に、
電気めっきし且つ金属銅沈着物として回収することがで
きる。
【0075】当業者に理解されるように、本発明の好適
な実施の形態は、本発明を限定するものではなくて、本
発明を説明するためのものである。特許請求の範囲に従
って本発明によるマイクロ・エレクトロニック組立部品
を提供することが可能である一方にて、本発明の好適な
実施の形態によるマイクロ・エレクトロニック組立部品
を提供するための方法、材料、構造体及び寸法の点にて
修正及び改変例が可能である。
【図面の簡単な説明】
【図1】本発明の1つの好適な実施の形態に従って、銅
を含む導体層がその上に形成されたマイクロ・エレクト
ロニック構造体を有するマイクロ・エレクトロニック組
立部品を製造する漸進的な段階の結果を示す概略断面図
である。
【図2】マイクロ・エレクトロニック組立部品を製造す
る漸進的な段階の結果を示す概略断面図である。
【図3】マイクロ・エレクトロニック組立部品を製造す
る漸進的な段階の結果を示す概略図断面図である。
【図4】マイクロ・エレクトロニック組立部品を製造す
る漸進的な段階の結果を示す概略断面図である。
【図5】マイクロ・エレクトロニック組立部品を製造す
る漸進的な段階の結果を示す概略断面図である。
【図6】本発明の1つの代替的な好適な実施の形態に従
って、銅を含む導体層がその上に形成されたマイクロ・
エレクトロニック構造体を有するマイクロ・エレクトロ
ニック組立部品を製造する漸進的な段階の結果を示す概
略断面図である。
【図7】図6のマイクロ・エレクトロニック組立部品を
製造する漸進的な段階の結果を示す概略断面図である。
【図8】図6のマイクロ・エレクトロニック組立部品を
製造する漸進的な段階の結果を示す概略断面図である。
【図9】図6のマイクロ・エレクトロニック組立部品を
製造する漸進的な段階の結果を示す概略断面図である。
【図10】図6のマイクロ・エレクトロニック組立部品
を製造する漸進的な段階の結果を示す概略断面図であ
る。
【図11】図6のマイクロ・エレクトロニック組立部品
を製造する漸進的な段階の結果を示す概略断面図であ
る。
【図12】図6のマイクロ・エレクトロニック組立部品
を製造する漸進的な段階の結果を示す概略断面図であ
る。
【図13】図6のマイクロ・エレクトロニック組立部品
を製造する漸進的な段階の結果を示す概略断面図であ
る。
【図14】図6のマイクロ・エレクトロニック組立部品
を製造する漸進的な段階の結果を示す概略断面図であ
る。
【符号の説明】
12 銅を含む第一導体層 12' プラズマエッチングした銅を含む第一導体層 14 ブランケット第一バリア層 16 ブランケット第一不動態化誘電層 16a、16b パターン化した第一不動態化誘電層対 18 ブランケット・エッチング停止層 18a、18b パターン化したエッチング停止層対 20 ブランケット第二不動態化誘電層 20a、20b、20c、20d パターン化した第二
不動態化誘電層対 22a、22b パターン化したフォトレジスト層対 24 第一のエッチング・プラズマ 23、23'、23''、23''' ビア 25 溝 26 第二のエッチング・プラズマ 28a、28b 銅を含む第一残留層 30a、30b パターン化した第二フォトレジスト層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 サイモン・チューイ シンガポール国 277596 ロータス・アベ ニュー 6 (72)発明者 グオ・チン・スー シンガポール国 ケント・ヴェール,クレ メンティ・ロード 109,ナンバー 08− 03,ビーエルケイ・イー

Claims (21)

    【特許請求の範囲】
  1. 【請求項1】 銅を含むマイクロ・エレクトロニック構
    造体を製造する方法において、 基板を提供する工程と、 銅を含む層と、銅を含まない層とから成る、銅を含むマ
    イクロ・エレクトロニック構造体を、前記基板上に形成
    する工程であって、銅を含まない層の上に銅を含む残留
    層が形成される、工程と、 非水系の配位溶剤、及びハロゲンイオン基発生種から成
    る剥離組成物を採用して、前記銅を含む残留層を、前記
    銅を含まない層から剥離する工程とを備える、方法。
  2. 【請求項2】 請求項1の方法において、前記基板は、
    集積回路マイクロ・エレクトロニック組立部品、セラミ
    ック基板マイクロ・エレクトロニック組立部品、太陽電
    池光電子的マイクロ・エレクトロニック組立部品、セン
    サ像アレー光電子的マイクロ・エレクトロニック組立部
    品、ディスプレイ像アレー光電子的マイクロ・エレクト
    ロニック組立部品とから成る群から選択されたマイクロ
    ・エレクトロニック組立部品内の基板が採用される、方
    法。
  3. 【請求項3】 請求項1の方法において、前記銅を含む
    層は、約100重量パーセントの銅を含む、方法。
  4. 【請求項4】 請求項1の方法において、前記銅を含ま
    ない層が、銅を含まない導体層、銅を含まない半導体
    層、銅を含まない誘電層とから成る、銅を含まない層の
    群から選択される、方法。
  5. 【請求項5】 請求項1の方法において、ハロゲンイオ
    ン基発生種が塩素イオン基発生種である、方法。
  6. 【請求項6】 請求項5の方法において、前記塩素イオ
    ン基発生種が、C1−C2ペルクロロ塩素イオン基発生
    種、ヒドロクロロ塩素イオン基発生種から成る塩素イオ
    ン基発生種の群から選択される、方法。
  7. 【請求項7】 請求項5の方法において、前記塩素イオ
    ン基発生種が四塩化炭素(CC14)である、方法。
  8. 【請求項8】 請求項1の方法において、前記非水系の
    配位溶剤が、アセトニトリル(CH3CN)、テトラヒ
    ドロフラン(THF)及びジメチルスルホキシド(DM
    SO)から成る非水系の配位溶剤の群から選択される、
    方法。
  9. 【請求項9】 請求項1の方法において、前記非水系の
    配位溶剤が、ジメチルスルホキシド(DMSO)であ
    る、方法。
  10. 【請求項10】銅を含むマイクロ・エレクトロニック構
    造体を製造する方法において、 基板を提供する工程と、 銅を含む層と、銅を含む残留物の少なくとも一方と共
    に、銅を含まない層を備える、銅を含むマイクロ・エレ
    クトロニック構造体を前記基板上に形成する工程と、 非水系の配位溶剤と、ハロゲンイオン基発生種とから成
    る剥離組成物を採用して、前記銅を含む層、銅を含む残
    留物の少なくとも一方をエッチング処理して、エッチン
    グ処理されたマイクロ・エレクトロニック構造体と、非
    水系の配位溶剤中に溶解した非水系の銅ハロゲン化物と
    を形成する工程とを備える、方法。
  11. 【請求項11】 請求項10の方法において、前記基板
    が、集積回路マイクロ・エレクトロニック組立部品、セ
    ラミック基板マイクロ・エレクトロニック組立部品、太
    陽電池光電子的マイクロ・エレクトロニック組立部品、
    センサ像アレー光電子的マイクロ・エレクトロニック組
    立部品、ディスプレイ像アレー光電子的マイクロ・エレ
    クトロニック組立部品とから成る群から選択されたマイ
    クロ・エレクトロニック組立部品の基板が採用される、
    方法。
  12. 【請求項12】 請求項10の方法において、前記銅を
    含む層が、約100重量パーセントの銅を含む、方法。
  13. 【請求項13】 請求項10の方法において、銅を含ま
    ない層が、銅を含まない導体層と、銅を含まない半導体
    層と、銅を含まない誘電層とから成る銅を含まない層の
    群から選択される、方法。
  14. 【請求項14】 請求項10の方法において、ハロゲン
    イオン基発生種が塩素イオン基発生種である、方法。
  15. 【請求項15】 請求項14の方法において、前記塩素
    イオン基発生種が、C1−C2ペルクロロ塩素イオン基発
    生種及びヒドロクロロ塩素イオン基発生種から成る塩素
    基発生種の群から選択される、方法。
  16. 【請求項16】 請求項14の方法において、前記塩素
    イオン基発生種が四塩化炭素(CCl4)である、方
    法。
  17. 【請求項17】 請求項10の方法において、非水系の
    配位溶剤が、アセトニトリル(CH3CN)、テトラヒ
    ドロフラン(THF)及びジメチルスルホキシド(DM
    SO)から成る非水系の配位溶剤の群から選択される、
    方法。
  18. 【請求項18】 請求項10の方法において、非水系の
    配位溶剤がジメチルスルホキシド(DMSO)である、
    方法。
  19. 【請求項19】 請求項10の方法において、前記銅ハ
    ロゲン化物から銅を回収する工程を更に備える、方法。
  20. 【請求項20】 請求項19の方法において、非水系溶
    剤から非水系の銅ハロゲン化物を結晶化することにより
    銅が回収される、方法。
  21. 【請求項21】 請求項19の方法において、前記銅ハ
    ロゲン化物の少なくとも一部を水溶性溶剤中に抽出し且
    つ該溶剤から銅沈着物を電着させることにより銅が回収
    される、方法。
JP2000116901A 1999-07-19 2000-04-18 銅を含むマイクロ・エレクトロニック構造体を製造する方法 Pending JP2001038700A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US35687299A 1999-07-19 1999-07-19
US09/356872 1999-07-19

Publications (1)

Publication Number Publication Date
JP2001038700A true JP2001038700A (ja) 2001-02-13

Family

ID=23403325

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000116901A Pending JP2001038700A (ja) 1999-07-19 2000-04-18 銅を含むマイクロ・エレクトロニック構造体を製造する方法

Country Status (3)

Country Link
US (1) US20030196989A1 (ja)
JP (1) JP2001038700A (ja)
SG (1) SG93856A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180044638A (ko) * 2016-10-24 2018-05-03 동우 화인켐 주식회사 아크릴계 수지 제거용 조성물

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6180524B1 (en) * 1999-08-09 2001-01-30 Gary W. Ferrell Metal deposit process
US7009281B2 (en) * 2003-03-14 2006-03-07 Lam Corporation Small volume process chamber with hot inner surfaces
US7078344B2 (en) * 2003-03-14 2006-07-18 Lam Research Corporation Stress free etch processing in combination with a dynamic liquid meniscus
US7232766B2 (en) * 2003-03-14 2007-06-19 Lam Research Corporation System and method for surface reduction, passivation, corrosion prevention and activation of copper surface
US7217649B2 (en) * 2003-03-14 2007-05-15 Lam Research Corporation System and method for stress free conductor removal
AT500259B1 (de) * 2003-09-09 2007-08-15 Austria Tech & System Tech Dünnschichtanordnung und verfahren zum herstellen einer solchen dünnschichtanordnung
US8614151B2 (en) * 2008-01-04 2013-12-24 Micron Technology, Inc. Method of etching a high aspect ratio contact

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4952275A (en) * 1989-12-15 1990-08-28 Microelectronics And Computer Technology Corporation Copper etching solution and method
US5891513A (en) * 1996-01-16 1999-04-06 Cornell Research Foundation Electroless CU deposition on a barrier layer by CU contact displacement for ULSI applications
US5780358A (en) * 1996-04-08 1998-07-14 Chartered Semiconductor Manufacturing Ltd. Method for chemical-mechanical polish (CMP) planarizing of cooper containing conductor layers
US5970373A (en) * 1996-05-10 1999-10-19 Sharp Laboratories Of America, Inc. Method for preventing oxidation in the formation of a via in an integrated circuit
KR100215846B1 (ko) * 1996-05-16 1999-08-16 구본준 반도체장치의 배선형성방법
US5855811A (en) * 1996-10-03 1999-01-05 Micron Technology, Inc. Cleaning composition containing tetraalkylammonium salt and use thereof in semiconductor fabrication
US5899738A (en) * 1997-05-23 1999-05-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making metal plugs in stacked vias for multilevel interconnections and contact openings while retaining the alignment marks without requiring extra masking steps
US5904565A (en) * 1997-07-17 1999-05-18 Sharp Microelectronics Technology, Inc. Low resistance contact between integrated circuit metal levels and method for same
US6277733B1 (en) * 1998-10-05 2001-08-21 Texas Instruments Incorporated Oxygen-free, dry plasma process for polymer removal

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180044638A (ko) * 2016-10-24 2018-05-03 동우 화인켐 주식회사 아크릴계 수지 제거용 조성물
KR102506217B1 (ko) * 2016-10-24 2023-03-06 동우 화인켐 주식회사 아크릴계 수지 제거용 조성물

Also Published As

Publication number Publication date
SG93856A1 (en) 2003-01-21
US20030196989A1 (en) 2003-10-23

Similar Documents

Publication Publication Date Title
JP5220398B2 (ja) 電子構造の製造方法
US9385078B1 (en) Self aligned via in integrated circuit
US6208016B1 (en) Forming submicron integrated-circuit wiring from gold, silver, copper and other metals
KR100365643B1 (ko) 반도체 장치의 다마신 배선 형성 방법 및 그에 의해형성된 다마신 배선 구조체
US6653737B2 (en) Interconnection structure and method for fabricating same
US6258713B1 (en) Method for forming dual damascene structure
JP2010212694A (ja) プラズマ処理による酸化物又は他の還元可能な汚染物質の基板からの除去
JP2004513502A (ja) 金属相互接続の成形方法
JP2001118846A (ja) 半導体装置の製造方法
JP2001038700A (ja) 銅を含むマイクロ・エレクトロニック構造体を製造する方法
US6066557A (en) Method for fabricating protected copper metallization
US6682999B1 (en) Semiconductor device having multilevel interconnections and method of manufacture thereof
US20050245074A1 (en) In-situ etch-stop etch and ashing in association with damascene processing in forming semiconductor interconnect structures
US6358835B1 (en) Method of manufacturing a semiconductor device
TW507280B (en) Selective and damage free Cu cleaning process for pre-deposition, post etch CMP
US6251776B1 (en) Plasma treatment to reduce stress corrosion induced voiding of patterned metal layers
KR100421913B1 (ko) 반도체 소자의 금속 배선 형성방법
KR100451767B1 (ko) 반도체 소자의 금속 배선 형성방법
US20030092257A1 (en) Method for fabricating metal interconnects
KR100628213B1 (ko) 반도체 소자의 금속배선 형성방법
KR100720400B1 (ko) 반도체 소자의 금속 배선 형성방법
KR100451766B1 (ko) 반도체 소자의 금속 배선 형성방법
US20090184422A1 (en) Method for forming metal line of semiconductor device without production of sidewall oxide in metal line forming region
JPH0799199A (ja) 半導体装置の製造方法
KR100458589B1 (ko) 반도체 소자 제조 방법