JP2001028436A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＭＯＳ（Metal Ox
ide Semiconductor）−ＦＥＴ（Field Effect Transist
or）等の半導体装置の製造方法に関する。The present invention relates to a MOS (Metal Ox
ide Semiconductor) -FET (Field Effect Transist)
or) of a semiconductor device manufacturing method.
【０００２】[0002]
【従来の技術】ＭＯＳ−ＦＥＴ等の半導体装置を高速動
作させるために、ゲート−ドレイン間の寄生容量を小さ
くすることが有効である。2. Description of the Related Art To operate a semiconductor device such as a MOS-FET at a high speed, it is effective to reduce a parasitic capacitance between a gate and a drain.
【０００３】ゲート−ドレイン間の寄生容量を小さくす
る一手法として、ゲート電極を断面側部下方にアンダー
カット部を備える形状にし、さらに、アンダーカット部
との間に空間が形成されるように層間絶縁膜を形成して
なるエアーギャップ構造がある。As one method for reducing the parasitic capacitance between the gate and the drain, the gate electrode is formed into a shape having an undercut portion below the cross-section side portion, and further, an interlayer is formed so that a space is formed between the gate electrode and the undercut portion. There is an air gap structure in which an insulating film is formed.
【０００４】従来、エアーギャップ構造の半導体装置を
製造するための方法として、第１のメタル層（ポリシリ
コン層）を形成した後に、第１のメタル層上に第１のメ
タル層とは異なる材質の第２のメタル層（金属膜層）を
積層形成した後に、第１の異方性エッチングを行って狭
幅の部分を形成し、さらに、第２の異方性エッチングを
行って狭広の部分を形成することにより、アンダーカッ
ト部を備えるゲート電極を形成していた。Conventionally, as a method of manufacturing a semiconductor device having an air gap structure, after forming a first metal layer (polysilicon layer), a material different from the first metal layer is formed on the first metal layer. After a second metal layer (metal film layer) is formed by lamination, a first anisotropic etching is performed to form a narrow portion, and a second anisotropic etching is performed to form a narrow portion. By forming the portion, a gate electrode having an undercut portion was formed.
【０００５】尚、このような製造方法では、ドレイン側
に加え、エアーギャップ構造は不要であるソース側をも
エアーギャップ構造にせざるを得ない。In such a manufacturing method, in addition to the drain side, the air gap structure is inevitable for the source side where the air gap structure is unnecessary.
【０００６】[0006]
【発明が解決しようとする課題】従来のエアーギャップ
構造を形成する方法は、上述したように比較的工数が多
く、工業的量産性の点で好ましくない。As described above, the conventional method of forming the air gap structure requires a relatively large number of steps, and is not preferable in terms of industrial mass production.
【０００７】また、従来は、エアーギャップ構造は不要
であるソース側をもエアーギャップ構造にせざるを得
ず、不合理である。Conventionally, the air gap structure is also required on the source side where the air gap structure is unnecessary, which is irrational.
【０００８】それ故、本発明の目的は、単純な工程によ
りゲート−ドレイン間容量が小さいＭＯＳ−ＦＥＴ等の
半導体装置を製造できる半導体装置の製造方法を提供す
ることである。SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a semiconductor device such as a MOS-FET having a small gate-drain capacitance by a simple process.
【０００９】本発明の他の目的は、エアーギャップ構造
が不要な箇所にはエアーギャップ構造を形成することな
く、ゲート−ドレイン間容量が小さいＭＯＳ−ＦＥＴ等
の半導体装置を製造できる半導体装置の製造方法を提供
することである。Another object of the present invention is to manufacture a semiconductor device capable of manufacturing a semiconductor device such as a MOS-FET having a small gate-drain capacitance without forming an air gap structure in a place where an air gap structure is unnecessary. Is to provide a way.
【００１０】[0010]
【課題を解決するための手段】本発明によれば、半導体
基板の表面に形成された絶縁膜上にポリシリコン膜を形
成する工程と、前記ポリシリコン膜のうちの不要な部分
を除去して、それ以外の部分をゲート電極として残す工
程とを有し、前記ゲート電極を残す前記工程は、ＨＢｒ
ガスおよびＣｌ2ガスを含むエッチングガスを用いた等
方性反応性イオンエッチング法により、前記ゲート電極
が断面両側下方にアンダーカット部を備えるように前記
不要な部分を除去するステップを含み、前記反応性イオ
ンエッチング法を行っている時には、前記半導体基板を
８０乃至１５０℃にしておき、さらに、実質的に１気圧
の雰囲気下のＣＶＤ法により、前記ゲート電極の前記ア
ンダーカット部との間に空間を形成するように、前記絶
縁膜および前記ゲート電極上に層間絶縁膜を形成する工
程を有することを特徴とする半導体装置の製造方法が得
られる。According to the present invention, a step of forming a polysilicon film on an insulating film formed on a surface of a semiconductor substrate and removing unnecessary portions of the polysilicon film are performed. Leaving the other part as a gate electrode, wherein the step of leaving the gate electrode comprises:
Removing the unnecessary portion so that the gate electrode has an undercut portion below both sides of the cross section by an isotropic reactive ion etching method using an etching gas containing a gas and a Cl 2 gas, When the reactive ion etching method is performed, the semiconductor substrate is kept at 80 to 150 ° C., and a space between the undercut portion of the gate electrode and the undercut portion of the gate electrode is substantially formed by a CVD method under an atmosphere of 1 atm. Forming an interlayer insulating film on the insulating film and the gate electrode so as to form a semiconductor device.
【００１１】本発明によればまた、半導体基板の表面に
形成された絶縁膜上にポリシリコン膜を形成する工程
と、前記ポリシリコン膜のうちの不要な部分を除去し
て、それ以外の部分をゲート電極として残す工程とを有
し、前記ゲート電極を残す前記工程は、エッチング法に
より前記ポリシリコン膜から並列する対の部分を形成す
るステップと、ＨＢｒガスおよびＣｌ2ガスを含むエッ
チングガスを用いた等方性反応性イオンエッチング法に
より、前記対の部分が互いに相手を臨む断面片側の下方
にそれぞれアンダーカット部を備えるように前記不要な
部分を除去するステップと、エッチング法により前記対
の部分の一方を除去して、他方をゲート電極として残す
ステップとを含み、前記反応性イオンエッチング法を行
っている時には、前記半導体基板を８０乃至１５０℃に
しておき、さらに、実質的に１気圧の雰囲気下のＣＶＤ
法により、前記ゲート電極の前記アンダーカット部との
間に空間を形成するように、前記絶縁膜および前記ゲー
ト電極上に層間絶縁膜を形成する工程を有することを特
徴とする半導体装置の製造方法が得られる。According to the present invention, there is also provided a step of forming a polysilicon film on an insulating film formed on a surface of a semiconductor substrate, removing unnecessary portions of the polysilicon film, and removing other portions of the polysilicon film. Leaving a gate electrode as a gate electrode, the step of leaving the gate electrode includes a step of forming a pair of parallel parts from the polysilicon film by an etching method, and an etching gas containing an HBr gas and a Cl 2 gas. By using the isotropic reactive ion etching method used, removing the unnecessary portions so that the paired portions each have an undercut portion below one side of the cross section facing each other, and etching the pair. Removing one of the portions and leaving the other as a gate electrode, when performing the reactive ion etching method, Leave the conductive substrate 80 to 0.99 ° C., further, CVD under an atmosphere of substantially one atmosphere
Forming an interlayer insulating film on the insulating film and the gate electrode so as to form a space between the gate electrode and the undercut portion by a method. Is obtained.
【００１２】[0012]
【発明の実施の形態】以下、本発明による半導体装置の
製造方法として、ＭＯＳ−ＦＥＴの製造方法を図面を参
照して説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a method for manufacturing a MOS-FET as a method for manufacturing a semiconductor device according to the present invention will be described with reference to the drawings.
【００１３】［実施の形態１］本発明の実施の形態１に
よるＭＯＳ−ＦＥＴの製造方法は次の通りである。[First Embodiment] A method for manufacturing a MOS-FET according to a first embodiment of the present invention is as follows.
【００１４】まず、図１（ａ）に示すように、半導体基
板１０１の表面に熱酸化膜１０２を形成し、熱酸化膜１
０２上にポリシリコン膜１０３を形成する。First, as shown in FIG. 1A, a thermal oxide film 102 is formed on the surface of a semiconductor substrate 101, and the thermal oxide film 1 is formed.
A polysilicon film 103 is formed on the substrate 02.
【００１５】次に、フォトリソグラフィ法によりポリシ
リコン膜１０３のうち所定幅のみに図示しないマスクを
形成し、異方性エッチング法によりポリシリコン膜１０
３の上方部を所定幅だけ残す。続いて、半導体基板１０
１を８０〜１５０℃程度にしておきながら、ＨＢｒガ
ス、Ｃｌ2ガス等を用いた等方性反応性イオンエッチン
グ（ＲＩＥ）法により、ゲート電極２０１が断面両側下
方にアンダーカット部を備えるように不要な部分を除去
する。この結果、図１（ｂ）に示すように、ポリシリコ
ン膜１０３のうちの不要な部分が除去され、それ以外の
部分がゲート電極２０１として残された。Next, a mask (not shown) is formed only in a predetermined width of the polysilicon film 103 by photolithography, and the polysilicon film 10 is formed by anisotropic etching.
3 is left by a predetermined width. Subsequently, the semiconductor substrate 10
While keeping 1 at about 80 to 150 ° C., an isotropic reactive ion etching (RIE) method using HBr gas, Cl 2 gas, or the like is performed so that the gate electrode 201 has an undercut portion below both sides of the cross section. Remove unnecessary parts. As a result, as shown in FIG. 1B, an unnecessary portion of the polysilicon film 103 was removed, and the other portion was left as the gate electrode 201.
【００１６】次に、図１（ｃ）に示すように、１気圧程
度の雰囲気下のＣＶＤ（Chemical Vapor Deposition）
法により、ゲート電極２０１のアンダーカット部との間
に空間３０２を形成するように、絶縁膜１０２およびゲ
ート電極２０１上に酸化膜（層間絶縁膜）３０１を形成
する。ＣＶＤを１気圧程度の雰囲気下で行うことによ
り、アンダーカット部内に酸化膜３０１が入り込むこと
なく、空間３０２を形成できる。Next, as shown in FIG. 1C, CVD (Chemical Vapor Deposition) under an atmosphere of about 1 atm.
An oxide film (interlayer insulating film) 301 is formed on the insulating film 102 and the gate electrode 201 such that a space 302 is formed between the gate electrode 201 and the undercut portion by a method. By performing the CVD under an atmosphere of about 1 atm, the space 302 can be formed without the oxide film 301 entering the undercut portion.
【００１７】以後、通常のトランジスタの製造諸工程を
経て、ＭＯＳ−ＦＥＴが完成する。通常のトランジスタ
の製造諸工程は、既知のことであるので、説明は省略す
る。Thereafter, the MOS-FET is completed through various steps for manufacturing a normal transistor. Since the steps of manufacturing a normal transistor are known, the description is omitted.
【００１８】［実施の形態２］本発明の実施の形態２に
よるＭＯＳ−ＦＥＴの製造方法は次の通りである。[Second Embodiment] A method for manufacturing a MOS-FET according to a second embodiment of the present invention is as follows.
【００１９】まず、図２（ａ）に示すように、実施の形
態１と同様にして、半導体基板１０１の表面に熱酸化膜
１０２を形成し、熱酸化膜１０２上にポリシリコン膜１
０３を形成する。First, as shown in FIG. 2A, a thermal oxide film 102 is formed on the surface of a semiconductor substrate 101 and a polysilicon film 1 is formed on the thermal oxide film 102 in the same manner as in the first embodiment.
03 is formed.
【００２０】次に、フォトリソグラフィ法によりポリシ
リコン膜１０３のうち並列（並列ピッチは、０．２〜１
０．０μｍ程度）する対の部分のみに図示しないマスク
を形成し、異方性エッチング法によりポリシリコン膜１
０３から対の部分だけ残す。続いて、フォトリソグラフ
ィ法により所定箇所にマスクを形成し、半導体基板１０
１を８０〜１５０℃程度にしておきながら、ＨＢｒガ
ス、Ｃｌ2ガス等を用いた等方性反応性イオンエッチン
グ（ＲＩＥ）法により、対の部分が互いに相手を臨む断
面片側の下方にそれぞれアンダーカット部を備えるよう
に不要な部分を除去する。この結果、図２（ｂ）に示す
ように、ポリシリコン膜１０３のうちの不要な部分が除
去され、それ以外の部分が対のゲート電極６０１として
残された。尚、対のゲート電極６０１のうちの片方は、
製造工程上必要なだけの冗長部分であり、後述のごと
く、後に除去されるものである。Next, the polysilicon films 103 are arranged in parallel (the parallel pitch is 0.2 to 1) by photolithography.
A mask (not shown) is formed only on the paired portions where the polysilicon film
Leave only the paired part from 03. Subsequently, a mask is formed at a predetermined position by a photolithography method, and the semiconductor substrate 10 is formed.
While keeping the temperature of 1 at about 80 to 150 ° C., the paired parts are under-under one side of the cross section facing each other by isotropic reactive ion etching (RIE) using HBr gas, Cl 2 gas, or the like. Unnecessary portions are removed so as to provide a cut portion. As a result, as shown in FIG. 2B, an unnecessary portion of the polysilicon film 103 was removed, and the other portion was left as a pair of gate electrodes 601. Note that one of the pair of gate electrodes 601 is
This is a redundant portion necessary only in the manufacturing process, and will be removed later as described later.
【００２１】次に、フォトリソグラフィ法により対のゲ
ート電極６０１のうちの片方（本例では、図２（ｂ）中
左方）のみに図示しないマスクを形成し、異方性エッチ
ング法により対のゲート電極６０１のうちの他方（本例
では、図２（ｂ）中右方）を除去する。次いで、図２
（ｃ）に示すように、１気圧程度の雰囲気下のＣＶＤ
（Chemical Vapor Deposition）法により、ゲート電極
６０１のアンダーカット部との間に空間７０２を形成す
るように、絶縁膜１０２およびゲート電極６０１上に酸
化膜（層間絶縁膜）７０１を形成する。ＣＶＤを１気圧
程度の雰囲気下で行うことにより、アンダーカット部内
に酸化膜７０１が入り込むことなく、空間７０２を形成
できる。Next, a mask (not shown) is formed only on one of the paired gate electrodes 601 (in this example, on the left side in FIG. 2B) by photolithography, and the pair is formed by anisotropic etching. The other of the gate electrodes 601 (in this example, the right side in FIG. 2B) is removed. Then, FIG.
(C) As shown in FIG.
An oxide film (interlayer insulating film) 701 is formed on the insulating film 102 and the gate electrode 601 by a (Chemical Vapor Deposition) method so as to form a space 702 between the gate electrode 601 and the undercut portion. By performing the CVD under an atmosphere of about 1 atm, the space 702 can be formed without the oxide film 701 entering the undercut portion.
【００２２】以後、通常のトランジスタの製造諸工程を
経て、ＭＯＳ−ＦＥＴが完成する。通常のトランジスタ
の製造諸工程は、既知のことであるので、説明は省略す
る。Thereafter, the MOS-FET is completed through various steps for manufacturing a normal transistor. Since the steps of manufacturing a normal transistor are known, the description is omitted.
【００２３】[0023]
【発明の効果】本発明においては、半導体基板の表面に
形成された絶縁膜上にポリシリコン膜を形成する工程
と、前記ポリシリコン膜のうちの不要な部分を除去し
て、それ以外の部分をゲート電極として残す工程とを有
し、前記ゲート電極を残す前記工程は、ＨＢｒガスおよ
びＣｌ2ガスを含むエッチングガスを用いた等方性反応
性イオンエッチング法により、前記ゲート電極が断面両
側下方にアンダーカット部を備えるように前記不要な部
分を除去するステップを含み、前記反応性イオンエッチ
ング法を行っている時には、前記半導体基板を８０乃至
１５０℃にしておき、さらに、実質的に１気圧の雰囲気
下のＣＶＤ法により、前記ゲート電極の前記アンダーカ
ット部との間に空間を形成するように、前記絶縁膜およ
び前記ゲート電極上に層間絶縁膜を形成する工程を有し
ているため、単純な工程によりゲート−ドレイン間容量
が小さいＭＯＳ−ＦＥＴ等の半導体装置を製造できる。
また、エアーギャップ構造が不要な箇所にエアーギャッ
プ構造を形成する必要がない。According to the present invention, there is provided a process of forming a polysilicon film on an insulating film formed on a surface of a semiconductor substrate, and removing an unnecessary portion of the polysilicon film to form a remaining portion of the polysilicon film. And leaving the gate electrode as a gate electrode, wherein the step of leaving the gate electrode is performed by an isotropic reactive ion etching method using an etching gas containing an HBr gas and a Cl 2 gas. Removing the unnecessary portion so as to provide an undercut portion. When the reactive ion etching method is performed, the semiconductor substrate is kept at 80 to 150 ° C., and further, the pressure is substantially 1 atm. The above-mentioned insulating film and the gate electrode are formed so as to form a space between the gate electrode and the undercut portion by a CVD method in an atmosphere of Because it has a step of forming an interphase insulating film, the gate by a simple process - can manufacture a semiconductor device such as a drain capacitance is small MOS-FET.
Further, it is not necessary to form an air gap structure at a place where the air gap structure is not required.
【図１】（ａ）〜（ｃ）は、本発明の実施の形態１によ
る半導体装置の製造方法を説明するための工程図であ
る。FIGS. 1A to 1C are process diagrams illustrating a method for manufacturing a semiconductor device according to a first embodiment of the present invention;
【図２】（ａ）〜（ｃ）は、本発明の実施の形態２によ
る半導体装置の製造方法を説明するための工程図であ
る。FIGS. 2A to 2C are process diagrams illustrating a method of manufacturing a semiconductor device according to a second embodiment of the present invention;
１０１ 半導体基板 １０２ 熱酸化膜 １０３ ポリシリコン膜 ２０１、６０１ ゲート電極 ３０１、７０１ 酸化膜（層間絶縁膜） ３０２、７０２ 空間 Reference Signs List 101 semiconductor substrate 102 thermal oxide film 103 polysilicon film 201, 601 gate electrode 301, 701 oxide film (interlayer insulating film) 302, 702 space
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田辺 昭 東京都港区芝二丁目31番19号 通信・放送 機構内 (72)発明者 遠藤 哲郎 東京都港区芝二丁目31番19号 通信・放送 機構内 (72)発明者 舛岡 富士雄 東京都港区芝二丁目31番19号 通信・放送 機構内 Ｆターム(参考） 5F004 CA04 DA00 DA04 DB02 EA09 EA29 EB02 5F040 DA11 EC07 EC19 FA04 FC23 5F045 AA03 AB32 AE19 BB16 CA15 CB05 HA03 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Akira Tanabe 2-31-19 Shiba, Minato-ku, Tokyo Inside the Communications and Broadcasting Corporation (72) Inventor Tetsuro Endo 2-31-19 Shiba 2-chome, Minato-ku, Tokyo Inside the broadcasting organization (72) Inventor Fujio Masuzuoka 2-31-19 Shiba, Minato-ku, Tokyo Inside the communication and broadcasting organization F term (reference) 5F004 CA04 DA00 DA04 DB02 EA09 EA29 EB02 5F040 DA11 EC07 EC19 FA04 FC23 5F045 AA03 AB32 AE19 BB16 CA15 CB05 HA03
Claims (2)
にポリシリコン膜を形成する工程と、 前記ポリシリコン膜のうちの不要な部分を除去して、そ
れ以外の部分をゲート電極として残す工程とを有し、 前記ゲート電極を残す前記工程は、ＨＢｒガスおよびＣ
ｌ2ガスを含むエッチングガスを用いた等方性反応性イ
オンエッチング法により、前記ゲート電極が断面両側下
方にアンダーカット部を備えるように前記不要な部分を
除去するステップを含み、前記反応性イオンエッチング
法を行っている時には、前記半導体基板を８０乃至１５
０℃にしておき、 さらに、実質的に１気圧の雰囲気下のＣＶＤ法により、
前記ゲート電極の前記アンダーカット部との間に空間を
形成するように、前記絶縁膜および前記ゲート電極上に
層間絶縁膜を形成する工程を有することを特徴とする半
導体装置の製造方法。A step of forming a polysilicon film on an insulating film formed on a surface of a semiconductor substrate; removing an unnecessary portion of the polysilicon film and leaving the remaining portion as a gate electrode. And Hb gas and C
removing the unnecessary portion so that the gate electrode has an undercut portion below both sides of the cross section by an isotropic reactive ion etching method using an etching gas containing l 2 gas, When performing the etching method, the semiconductor substrate is
0 ° C., and by a CVD method under an atmosphere of substantially 1 atm.
A method of manufacturing a semiconductor device, comprising: forming an interlayer insulating film on the insulating film and the gate electrode so as to form a space between the gate electrode and the undercut portion.
にポリシリコン膜を形成する工程と、 前記ポリシリコン膜のうちの不要な部分を除去して、そ
れ以外の部分をゲート電極として残す工程とを有し、 前記ゲート電極を残す前記工程は、エッチング法により
前記ポリシリコン膜から並列する対の部分を形成するス
テップと、ＨＢｒガスおよびＣｌ2ガスを含むエッチン
グガスを用いた等方性反応性イオンエッチング法によ
り、前記対の部分が互いに相手を臨む断面片側の下方に
それぞれアンダーカット部を備えるように前記不要な部
分を除去するステップと、エッチング法により前記対の
部分の一方を除去して、他方をゲート電極として残すス
テップとを含み、前記反応性イオンエッチング法を行っ
ている時には、前記半導体基板を８０乃至１５０℃にし
ておき、 さらに、実質的に１気圧の雰囲気下のＣＶＤ法により、
前記ゲート電極の前記アンダーカット部との間に空間を
形成するように、前記絶縁膜および前記ゲート電極上に
層間絶縁膜を形成する工程を有することを特徴とする半
導体装置の製造方法。2. A step of forming a polysilicon film on an insulating film formed on a surface of a semiconductor substrate, removing unnecessary portions of the polysilicon film, and leaving other portions as gate electrodes. Forming a pair of parallel portions from the polysilicon film by an etching method, and isotropically using an etching gas containing HBr gas and Cl 2 gas. Removing the unnecessary portions by reactive ion etching so that the paired portions have undercut portions below one side of the cross section facing each other; and removing one of the paired portions by etching. And leaving the other as a gate electrode. When the reactive ion etching method is performed, the semiconductor substrate is Leave 0.99 ° C., further by a CVD method under an atmosphere of substantially 1 atm,
A method of manufacturing a semiconductor device, comprising: forming an interlayer insulating film on the insulating film and the gate electrode so as to form a space between the gate electrode and the undercut portion.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11200967A JP2001028436A (en) | 1999-07-14 | 1999-07-14 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11200967A JP2001028436A (en) | 1999-07-14 | 1999-07-14 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001028436A true JP2001028436A (en) | 2001-01-30 |
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ID=16433304
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| JP11200967A Withdrawn JP2001028436A (en) | 1999-07-14 | 1999-07-14 | Manufacture of semiconductor device |
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| Country | Link |
|---|---|
| JP (1) | JP2001028436A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9543427B2 (en) | 2014-09-04 | 2017-01-10 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device and method for fabricating the same |
-
1999
- 1999-07-14 JP JP11200967A patent/JP2001028436A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9543427B2 (en) | 2014-09-04 | 2017-01-10 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device and method for fabricating the same |
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