JP2001024726A - Demodulation method based on digital processing of phase modulation signal and digital demodulation device - Google Patents
Demodulation method based on digital processing of phase modulation signal and digital demodulation deviceInfo
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、階層化伝送方式を
採用した衛星デジタル放送の復調処理に関し、詳しく
は、所要搬送波(キャリア)電力/雑音電力(C/N)
比が相違する位相変調(PSK/Phase Shift Keying )
方式の8−PSK,Q(Quadrature)−PSK,B(Binar
y)−PSKを組み合わせ、かつ、フレームごとに繰り返
して伝送する階層化伝送における位相変調信号のデジタ
ル処理による復調方法及びデジタル復調装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a demodulation process for a digital satellite broadcast employing a hierarchical transmission system, and more particularly, to a required carrier (carrier) power / noise power (C / N).
Phase modulation with different ratio (PSK / Phase Shift Keying)
8-PSK, Q (Quadrature) -PSK, B (Binar
y) The present invention relates to a demodulation method and a digital demodulation device by digital processing of a phase modulation signal in hierarchical transmission in which -PSK is combined and repeatedly transmitted for each frame.
【0002】[0002]
【従来の技術】従来、衛星デジタル通信や衛星デジタル
放送では、衛星に搭載した中継器内部の周波数変換器で
の安定性を高めるのが困難であり、大きな周波数離調が
生じ易い。また、衛星デジタル通信/放送受信機におい
ても、簡易な回路で周波数変換が行なわれるため、周波
数離調が生じ易い。例えば、12GHz帯での周波数変
換において1.5MHzの周波数離調が発生することが
ある。2. Description of the Related Art Conventionally, in satellite digital communication and satellite digital broadcasting, it is difficult to enhance the stability of a frequency converter inside a repeater mounted on a satellite, and large frequency detuning tends to occur. Also, in a satellite digital communication / broadcast receiver, frequency conversion is performed by a simple circuit, so that frequency detuning tends to occur. For example, frequency detuning of 1.5 MHz may occur in frequency conversion in the 12 GHz band.
【0003】したがって、この周波数離調に対して、キ
ャリア再生を行なうためにキャリアの周波数掃引(周波
数スイープ)を行っている。衛星放送受信機において
は、この周波数スイープを電源投入後、また、選局周波
数変更後に行っている。この過程で受信信号からフレー
ム同期信号が検出された場合に、同期確立状態と判断し
て、周波数スイープを停止してトラッキング状態に移行
する。[0003] Therefore, in order to perform carrier regeneration for this frequency detuning, a frequency sweep (frequency sweep) of the carrier is performed. In the satellite broadcast receiver, the frequency sweep is performed after the power is turned on and after the tuning frequency is changed. In this process, when a frame synchronization signal is detected from the received signal, it is determined that the synchronization has been established, the frequency sweep is stopped, and a transition is made to the tracking state.
【0004】BS衛星デジタル放送として、所要C/N
比が相違する複数の位相変調(PSK)方式、例えば、
8−PSK,Q−PSK,B−PSKを組み合わせ、か
つ、フレームごとに繰り返し伝送される階層化伝送方式
が知られている。このような階層化伝送では、低階層の
位相変調部分、すなわち、Q−PSK,B−PSKのC
/N比まで受信性能が拡大される。8−PSKとB−P
SKを比較した場合に、B−PSKの信号が、より低い
C/N比で受信可能である一方、階層化伝送であるた
め、低いC/N比状態下で低階層の位相変調部分、例え
ば、B−PSKを受信する場合には、B−PSKの期間
のみでキャリア引き込み処理を行なうことになる。[0004] As BS satellite digital broadcasting, required C / N
Multiple phase modulation (PSK) schemes with different ratios, for example,
Hierarchical transmission schemes in which 8-PSK, Q-PSK, and B-PSK are combined and repeatedly transmitted for each frame are known. In such a layered transmission, the phase modulation portion of the lower layer, that is, the Q-PSK, B-PSK C
The reception performance is expanded up to the / N ratio. 8-PSK and BP
When the SK is compared, the B-PSK signal can be received at a lower C / N ratio, but is a layered transmission, so that a phase modulation portion of a lower layer under a low C / N ratio state, for example, , B-PSK, the carrier pull-in process is performed only during the B-PSK period.
【0005】図8は、従来の衛星放送受信機に搭載され
るデジタル復調器の構成を示すブロック図である。図8
において、このデジタル復調器は、位相変調信号入力端
子1と、同相用の検波器2と、直交用の検波器3と、局
部発振器4と、90度移相器(シフタ)5と、A/D変
換器6,7と、デジタルフィルタ8,9と、複素乗算器
10と、フレーム同期検出器300と、タイミング発生
器11と、周波数スイープ制御器12と、位相誤差検出
器13と、ループフィルタ14と、加算器15と、数値
制御発振器(NCO)16と、コサイン(COS)発振
器17と、サイン(SIN)発振器18と、復調信号出
力端子19,20とから構成されている。FIG. 8 is a block diagram showing a configuration of a digital demodulator mounted on a conventional satellite broadcast receiver. FIG.
In this digital demodulator, a phase modulation signal input terminal 1, an in-phase detector 2, a quadrature detector 3, a local oscillator 4, a 90-degree phase shifter (shifter) 5, an A / D converters 6, 7, digital filters 8, 9, complex multiplier 10, frame synchronization detector 300, timing generator 11, frequency sweep controller 12, phase error detector 13, loop filter 14, an adder 15, a numerically controlled oscillator (NCO) 16, a cosine (COS) oscillator 17, a sine (SIN) oscillator 18, and demodulated signal output terminals 19 and 20.
【0006】図9は図8中のフレーム同期検出器300
の構成を示すブロック図である。図9において、このフ
レーム同期検出器300は、入力端子301,302
と、0度マッピング変換器312aと、45度マッピン
グ変換器312bと、90度マッピング変換器312c
と、135度マッピング変換器312dと、シリアル−
パラレル(P/S)変換器305a,305b,305
c及び305dと、一致検出回路306a〜306h
と、オア回路307と、フレーム同期回路308と、同
期パルス発生回路309と、出力端子310,311と
を備えている。FIG. 9 shows a frame synchronization detector 300 shown in FIG.
FIG. 3 is a block diagram showing the configuration of FIG. In FIG. 9, the frame synchronization detector 300 has input terminals 301 and 302.
, A 0-degree mapping converter 312a, a 45-degree mapping converter 312b, and a 90-degree mapping converter 312c.
, 135-degree mapping converter 312d, and serial-
Parallel (P / S) converters 305a, 305b, 305
c and 305d and match detection circuits 306a to 306h
, An OR circuit 307, a frame synchronization circuit 308, a synchronization pulse generation circuit 309, and output terminals 310 and 311.
【0007】次に、この図8に示す衛星放送受信機に搭
載されるデジタル復調器及び図9に示すフレーム同期検
出器300の動作について説明する。図8及び図9にお
いて、このデジタル復調器では、位相変調信号入力端子
1に入力された位相変調信号(PSK)が、同相用の検
波器2及び直交用の検波器3に入力される。局部発振器
4からの固定周波数の発振信号、及び、発振信号を90
度移相器5で90度移相した発振信号をそれぞれ検波器
2,3に入力し、ここから直交検波したI軸及びQ軸の
ベースバンド信号を出力する。Next, the operation of the digital demodulator mounted on the satellite broadcast receiver shown in FIG. 8 and the operation of the frame synchronization detector 300 shown in FIG. 9 will be described. 8 and 9, in this digital demodulator, a phase modulation signal (PSK) input to a phase modulation signal input terminal 1 is input to an in-phase detector 2 and a quadrature detector 3. The fixed-frequency oscillation signal from the local oscillator 4 and the oscillation signal
The oscillating signals shifted by 90 degrees by the phase shifter 5 are input to the detectors 2 and 3, respectively, and the I-axis and Q-axis baseband signals subjected to quadrature detection are output therefrom.
【0008】I,Qベースバンド信号が、それぞれにA
/D変換器6,7に入力され、標本化/量子化してデジ
タル値に変換される。更に、このデジタルI,Qベース
バンド信号を、デジタルフィルタ8,9のそれぞれを通
過させてスペクトルを整形し、このベースバンド信号
P,Qを複素乗算器10に出力する。[0008] The I and Q baseband signals are A
The signals are input to the / D converters 6 and 7 and are sampled / quantized and converted into digital values. Further, the digital I and Q baseband signals are passed through digital filters 8 and 9, respectively, to shape the spectrum, and the baseband signals P and Q are output to complex multiplier 10.
【0009】複素乗算器10の出力信号(ベースバンド
信号)P,Qが、フレーム同期検出器300及び位相誤
差検出器13に入力される。位相誤差検出器13は、あ
とで説明するようにタイミング発生器11からの変調モ
ード制御信号imdによって、入力位相変調信号と以降
で説明する数値制御発振器16からの発振信号との位相
差を検出し、この位相誤差値pdをループフィルタ14
に出力する。[0009] Output signals (baseband signals) P and Q of the complex multiplier 10 are input to a frame synchronization detector 300 and a phase error detector 13. The phase error detector 13 detects the phase difference between the input phase modulation signal and the oscillation signal from the numerically controlled oscillator 16 described below by the modulation mode control signal imd from the timing generator 11 as described later. This phase error value pd is
Output to
【0010】ループフィルタ14はタイミング発生器1
1からのタイミング信号tmがハイレベル(論理値
「1」)の期間は、位相誤差検出器13からの位相誤差
値pdを有効とし、また、タイミング信号tmがローレ
ベル(論理値「0」)の期間に位相誤差値pdを破棄す
る。ループフィルタ14で有効とされた位相誤差値pd
が平滑化され、周波数スイープ制御器12からのキャリ
ア周波数オフセット値fdと共に、加算器15で加算さ
れる。この加算信号fcが数値制御発振器16の制御入
力端子に入力される。The loop filter 14 is a timing generator 1
During the period when the timing signal tm from 1 is high level (logical value "1"), the phase error value pd from the phase error detector 13 is valid, and the timing signal tm is low level (logical value "0"). The phase error value pd is discarded during the period. The phase error value pd validated by the loop filter 14
Is smoothed and added by the adder 15 together with the carrier frequency offset value fd from the frequency sweep controller 12. This addition signal fc is input to the control input terminal of the numerically controlled oscillator 16.
【0011】数値制御発振器16はオーバーフローに対
する禁止を行わない累積加算回路であり、加算器15か
らの加算信号fcに対応した加算によって発振状態とな
る。この場合の発振周波数が、制御入力端子に入力され
る値で変化する。数値制御発振器16からの発振信号が
分岐してコサイン発振器17及びサイン発振器18に入
力され、ここでのコサイン特性及びサイン特性に基づい
た処理を行って複素乗算器10に戻る閉ループを形成
し、そのキャリア再生が行われる。The numerically controlled oscillator 16 is a cumulative addition circuit that does not inhibit overflow, and is oscillated by addition corresponding to the addition signal fc from the adder 15. The oscillation frequency in this case changes according to the value input to the control input terminal. An oscillation signal from the numerically controlled oscillator 16 branches and is input to the cosine oscillator 17 and the sine oscillator 18 to form a closed loop that returns to the complex multiplier 10 by performing processing based on the cosine characteristic and the sine characteristic. Carrier regeneration is performed.
【0012】複素乗算器10からのベースバンド信号
P,Qは、図9に示すフレーム同期検出器300にも供
給され、ここで位相変調信号にフレームごとに繰り返し
重畳されているフレーム同期信号の検出を行なう。フレ
ーム同期検出器300からのフレーム同期パルスfp
は、フレーム同期信号が検出された場合にハイレベルと
なるタイミング信号であり、タイミング発生器11に入
力される。また、フレーム同期検出器300からのフレ
ーム同期検出信号syncは、フレーム同期信号が検出
された場合にハイレベルとなる同期検出信号である。こ
のフレーム同期検出信号syncは周波数スイープ制御
器12に入力される。The baseband signals P and Q from the complex multiplier 10 are also supplied to a frame synchronization detector 300 shown in FIG. 9, where a frame synchronization signal repeatedly superimposed on the phase modulation signal for each frame is detected. Perform The frame synchronization pulse fp from the frame synchronization detector 300
Is a timing signal that goes high when a frame synchronization signal is detected, and is input to the timing generator 11. Further, the frame synchronization detection signal sync from the frame synchronization detector 300 is a synchronization detection signal that goes to a high level when a frame synchronization signal is detected. This frame synchronization detection signal sync is input to the frequency sweep controller 12.
【0013】タイミング発生器11は、フレーム同期が
確立した状態であり、かつ、位相誤差検出器13が8−
PSK復調モード以外で動作している場合に、B−PS
K期間でハイレベルの位相誤差値pdをループフィルタ
14に出力するための変調モード制御信号imdを出力
する。また、タイミング発生器11は、フレーム同期の
確立にかかわらず位相誤差検出器13が8−PSK復調
モードで動作している場合に、常にハイレベルの位相誤
差値pdをループフィルタ14に出力するための変調モ
ード制御信号imdを出力する。The timing generator 11 is in a state where frame synchronization has been established, and the phase error detector 13
When operating in modes other than PSK demodulation mode, B-PS
The modulation mode control signal imd for outputting the high-level phase error value pd to the loop filter 14 during the K period is output. Further, the timing generator 11 always outputs the high-level phase error value pd to the loop filter 14 when the phase error detector 13 operates in the 8-PSK demodulation mode regardless of the establishment of the frame synchronization. Output the modulation mode control signal imd.
【0014】また、周波数スイープ制御器12は、数値
制御発振器16の発振周波数を一定間隔で変化させたキ
ャリア周波数オフセット値fdを出力するが、フレーム
同期検出器300からフレーム同期検出信号syncが
入力された場合に、位相変調信号入力端子1に入力され
た受信信号の中心周波数とキャリア再生発振周波数とが
一致したことになり、周波数スイープ制御器12のキャ
リア周波数オフセット値fdが固定され、その周波数ス
イープを停止する。The frequency sweep controller 12 outputs a carrier frequency offset value fd obtained by changing the oscillation frequency of the numerically controlled oscillator 16 at regular intervals, and receives a frame synchronization detection signal sync from the frame synchronization detector 300. In this case, the center frequency of the received signal input to the phase modulation signal input terminal 1 matches the carrier reproduction oscillation frequency, the carrier frequency offset value fd of the frequency sweep controller 12 is fixed, and the frequency sweep is performed. To stop.
【0015】B−PSKにおける受信性能は、8−PS
Kにおける受信性能より低いC/N比での受信が可能で
ある。更に低C/N比で受信する場合は、低階層の位相
変調信号でキャリア再生することになる。例えば、フレ
ーム同期信号及び階層伝送情報がB−PSKで変調さ
れ、映像信号及び音声信号などは、8−PSK,Q−P
SK,B−PSKで時間軸上で組み合わせたフレームを
繰り返して送信する。The reception performance in B-PSK is 8-PS.
Reception at a C / N ratio lower than the reception performance at K is possible. Further, when receiving at a low C / N ratio, the carrier is reproduced with the phase modulation signal of the lower hierarchy. For example, a frame synchronization signal and hierarchical transmission information are modulated by B-PSK, and a video signal and an audio signal are 8-PSK, QP
Frames combined on the time axis by SK, B-PSK are repeatedly transmitted.
【0016】したがって、階層化伝送において低階層部
分を受信する場合、上記の動作説明に加えて、第1の周
波数スイープ、すなわち、位相誤差検出器13が、8−
PSKモードで動作し、かつ、フレーム同期検出器30
0にてフレーム同期が検出されるまで、周波数スイープ
制御器12から出力されるキャリア周波数オフセット値
fdがステップ状に変化して数値制御発振器16の発振
周波数を制御する。Therefore, when the lower layer portion is received in the layered transmission, in addition to the above-described operation, the first frequency sweep, that is, the phase error detector 13 outputs
Operate in PSK mode and use the frame sync detector 30
Until frame synchronization is detected at 0, the carrier frequency offset value fd output from the frequency sweep controller 12 changes stepwise to control the oscillation frequency of the numerically controlled oscillator 16.
【0017】その後、第2の周波数スイープ、すなわ
ち、フレーム同期検出器300でフレーム同期信号が検
出された後は、位相誤差検出器13がB−PSKモード
で動作すると共に、タイミング発生器11から出力され
るタイミング信号tmに基づいてループフィルタ14が
位相誤差値pdを出力する。また、周波数スイープ制御
器12は、上記の第1の周波数スイープでフレーム同期
が検出される以前のキャリア周波数オフセット値からの
周波数スイープを行う。フレーム同期検出器300にて
フレーム同期が検出された際に周波数スイープを停止
し、トラッキング状態に移行して、復調信号出力端子1
9,20からPSK復調信号(ベースバンド信号)を出
力する。After that, after the second frequency sweep, that is, the frame synchronization signal is detected by the frame synchronization detector 300, the phase error detector 13 operates in the B-PSK mode and the output from the timing generator 11 is output. Based on the timing signal tm, the loop filter 14 outputs the phase error value pd. Further, the frequency sweep controller 12 performs a frequency sweep from the carrier frequency offset value before the frame synchronization is detected in the first frequency sweep. When the frame synchronization is detected by the frame synchronization detector 300, the frequency sweep is stopped, the state shifts to the tracking state, and the demodulated signal output terminal 1
From 9 and 20, a PSK demodulated signal (baseband signal) is output.
【0018】次に、従来のフレーム同期検出動作につい
て説明する。図10はI−Qベクトルを説明するための
図である。まず、衛星送信側のそれぞれの位相変調での
マッピングについて説明する。図10(1)は8−PS
Kでのシンボル配置である。8−PSKでは、1シンボ
ルで3ビットのデジタル信号を伝送する。この3ビット
のデジタル信号の組み合わせは[000]、[001]
〜[111]の8通りであり、衛星送信側では、I−Q
ベクトル平面上で図8中の0,1,2,3,4,5,
6,7に配置される。Next, a conventional frame synchronization detecting operation will be described. FIG. 10 is a diagram for explaining IQ vectors. First, mapping in each phase modulation on the satellite transmitting side will be described. FIG. 10A shows 8-PS.
This is the symbol arrangement in K. In 8-PSK, a digital signal of 3 bits is transmitted by one symbol. The combination of these 3-bit digital signals is [000], [001]
To [111]. On the satellite transmitting side, IQ
On the vector plane, 0, 1, 2, 3, 4, 5,
6,7.
【0019】図10(2)はQ−PSKの場合のシンボ
ル配置である。Q−PSKでは、1シンボルで2ビット
のデジタル信号を伝送する。この2ビットのデジタル信
号の組み合わせは[00]、[01]、[10]、[1
1]の4通りであり、衛星送信側では、I−Qベクトル
平面上で1,3,5,7に配置される。FIG. 10B shows the symbol arrangement in the case of Q-PSK. In Q-PSK, a 2-bit digital signal is transmitted with one symbol. The combination of the 2-bit digital signals is [00], [01], [10], [1]
1], and are arranged at 1, 3, 5, 7 on the IQ vector plane on the satellite transmitting side.
【0020】図10(3)はB−PSKの場合のシンボ
ル配置である。B−PSKは、1シンボルで1ビットの
デジタル信号を伝送する。衛星送信側では、I−Qベク
トル平面上で0,4に配置される。FIG. 10C shows the symbol arrangement in the case of B-PSK. B-PSK transmits a 1-bit digital signal with one symbol. On the satellite transmitting side, they are arranged at 0,4 on the IQ vector plane.
【0021】図11は8−PSKのキャリア再生位相を
説明するための図である。図11において、8−PSK
の場合、衛星送信側の位相が、図10(1)に示す位相
で信号配置が行なわれるが、衛星放送受信機では図11
に示すように8通りの位相の何れか一つでキャリア再生
が行われる。FIG. 11 is a diagram for explaining the carrier reproduction phase of 8-PSK. In FIG. 11, 8-PSK
In the case of (1), the signal arrangement is performed with the phase on the satellite transmitting side shown in FIG.
As shown in (1), carrier reproduction is performed in any one of eight phases.
【0022】図11において、(1)は衛星送信側と同
一位相を示しており、(2)は衛星送信側の位相と反時
計回りに45度回転した位相を示しており、(3)は衛
星送信側の位相と反時計回りに90度回転した位相を示
している。また、(4)は衛星送信側の位相と反時計回
りに135度回転した位相を示しており、(5)は衛星
送信側の位相と反時計回りに180度回転した位相を示
しており、(6)は衛星送信側の位相と反時計回りに2
25度回転した位相を示している。また、(7)は衛星
送信側の位相と反時計回りに270度回転した位相を示
しており、(8)は衛星送信側の位相と反時計回りに3
15度回転した位相を示している。In FIG. 11, (1) shows the same phase as the satellite transmitting side, (2) shows the phase rotated 45 degrees counterclockwise with respect to the satellite transmitting side, and (3) shows the phase. The phase on the satellite transmitting side and the phase rotated 90 degrees counterclockwise are shown. Also, (4) shows the phase on the satellite transmission side rotated 135 degrees counterclockwise, (5) shows the phase on the satellite transmission side rotated 180 degrees counterclockwise, (6) is 2 times counterclockwise with the phase on the satellite transmitter side.
The phase rotated by 25 degrees is shown. Also, (7) shows the phase on the satellite transmitting side rotated by 270 degrees counterclockwise, and (8) shows the phase on the satellite transmitting side by 3 degrees counterclockwise.
The phase rotated by 15 degrees is shown.
【0023】次に、フレーム同期信号について説明す
る。階層化伝送において、フレーム同期信号は、所要C
/N比が最も低いB−PSKで変調される。例えば、2
0ビットで構成されるフレーム同期信号のデータ列を
(b1,b2,…,b19,b20)がb1からの順序
で送出されるものとし、このデータ列は「111011
00110100101000」がフレームごとに繰り
返される。衛星送信側では、このデータ列をB−PSK
で変調し、図10(3)の信号配置に割り当てている。Next, the frame synchronization signal will be described. In the layered transmission, the frame synchronization signal has a required C
The signal is modulated with B-PSK having the lowest / N ratio. For example, 2
It is assumed that the data sequence of the frame synchronization signal composed of 0 bits is such that (b1, b2,..., B19, b20) are transmitted in the order from b1, and this data sequence is "111011".
“00110100101000” is repeated for each frame. On the satellite transmitting side, this data string is B-PSK
And is assigned to the signal arrangement of FIG. 10 (3).
【0024】衛星放送受信機では、B−PSKにおける
フレーム同期信号を検出する。この階層化伝送で受信し
た位相変調信号は、図10(3)に示すB−PSKの信
号配置点(0)及び(4)以外にも信号が存在するた
め、受信側は8−PSKとして処理を行なう。したがっ
て、前記したように8−PSKでは8位相中の何れかで
キャリアがロックするため、それぞれの位相を監視し、
シンボル値の「1」又は「0」の判定を行なう。なお、
適宜、シンボルの「1」又は「0」の判定をマッピング
変換と記載する。The satellite broadcast receiver detects a frame synchronization signal in B-PSK. The phase-modulated signal received by this hierarchical transmission has signals other than the signal constellation points (0) and (4) of B-PSK shown in FIG. Perform Therefore, as described above, in 8-PSK, since the carrier is locked in any of the eight phases, each phase is monitored,
The determination of the symbol value “1” or “0” is performed. In addition,
The determination of “1” or “0” of the symbol is appropriately described as mapping conversion.
【0025】次に、マッピング変換について詳細に説明
する。図12は、8−PSK位相でのB−PSK判定境
界を説明するための図である。8−PSKの場合、前記
したように8位相の何れかでロックする。このとき、B
−PSKでのフレーム同期信号を検出するために、ロッ
クした座標で、シンボル値が「1」又は「0」かを判別
する。図12(1)(2)(3)(4)(5)(6)
(7)及び(8)は、それぞれ0度、45度、90度、
135度、180度、225度、270度及び315度
の位相回転に対するシンボル値の判定領域を示してい
る。Next, the mapping conversion will be described in detail. FIG. 12 is a diagram for explaining a B-PSK determination boundary at the 8-PSK phase. In the case of 8-PSK, locking is performed in any of the eight phases as described above. At this time, B
In order to detect a frame synchronization signal in -PSK, it is determined whether the symbol value is "1" or "0" at the locked coordinates. FIG. 12 (1) (2) (3) (4) (5) (6)
(7) and (8) are 0 degree, 45 degree, 90 degree, respectively.
The symbol value determination regions for the 135 °, 180 °, 225 °, 270 °, and 315 ° phase rotations are shown.
【0026】例えば、45度位相回転の場合は、図12
(2)が適用される。境界線を境に斜線部の領域にシン
ボルが存在した場合に、シンボル値が「1」と判定さ
れ、それ以外の場合では、シンボル値が「0」と判定さ
れる。また、180度位相は、0度位相とは反転の関係
にあり、同様に45度位相と225度位相の関係、90
度位相と270度位相との関係及び135度位相と31
5度位相との関係もそれぞれ反転の関係である。なお、
このマッピング変換は、例えば、ROMを用いた処理で
行うことが出来る。For example, in the case of 45-degree phase rotation, FIG.
(2) applies. The symbol value is determined to be “1” when a symbol exists in a hatched area with the boundary line as a boundary, and the symbol value is determined to be “0” otherwise. Also, the 180-degree phase has an inverse relationship with the 0-degree phase, and similarly, the relationship between the 45-degree phase and the 225-degree phase,
Relationship between the degree phase and the 270 degree phase, and the 135 degree phase and 31
The relationship with the 5-degree phase is also the inverse relationship. In addition,
This mapping conversion can be performed by, for example, processing using a ROM.
【0027】次に、図9を参照して従来のフレーム同期
検出300の詳細な動作について説明する。図13は図
9中の一致検出回路306a〜306dの詳細な構成を
示す回路図である。前記した図9において、複素乗算器
10が出力するベースバンド信号P,Qは、入力端子3
01,302に入力され、ここから0度マッピング変換
回路312a,45度マッピング変換回路313b,9
0度マッピング変換回路312c,135度マッピング
変換回路312dに入力される。それぞれのマッピング
変換回路313a〜313dは「1」又は、それぞれの
「0」を判定し、かつ、それぞれのデータがシリアル−
パラレル(S/P)変換回路307a,307b,30
7c及び307dに出力され、ここでシリアルデータか
らパラレルデータに変換される。Next, a detailed operation of the conventional frame synchronization detection 300 will be described with reference to FIG. FIG. 13 is a circuit diagram showing a detailed configuration of the match detection circuits 306a to 306d in FIG. In FIG. 9, the baseband signals P and Q output from the complex multiplier 10 are
01, 302, from which 0 degree mapping conversion circuit 312a, 45 degree mapping conversion circuit 313b, 9
The 0-degree mapping conversion circuit 312c and the 135-degree mapping conversion circuit 312d are input. Each of the mapping conversion circuits 313a to 313d determines "1" or "0", and determines that each data is serial-
Parallel (S / P) conversion circuits 307a, 307b, 30
7c and 307d, where the serial data is converted into parallel data.
【0028】それぞれのパラレルデータは、一致検出回
路306a〜306hに入力される。この一致検出回路
306a〜306dは、図13(1)と同一の構成であ
り、フレーム同期信号パターン「1110110011
0100101000」を検出する。一方、一致検出回
路306e,306f,306g及び306hは、図1
3(2)と同一の構成でありフレーム同期信号の反転パ
ターン「00010011001011010111」
を検出する。Each parallel data is input to the coincidence detecting circuits 306a to 306h. Each of the coincidence detection circuits 306a to 306d has the same configuration as that shown in FIG. 13A, and includes a frame synchronization signal pattern "1110110011".
0100101000 ”is detected. On the other hand, the coincidence detection circuits 306e, 306f, 306g, and 306h
3 (2) has the same configuration as that of the frame synchronization signal, and has an inverted pattern “00010011001011010111”.
Is detected.
【0029】すなわち、一致検出回路306aは、0度
位相のフレーム同期検出を行い、かつ、一致検出回路3
06eは180度位相のフレーム同期検出を行うもので
ある。同様に306c〜306hはそれぞれ45度位
相、90度位相、135度位相、225度位相、270
度位相及び315度位相におけるフレーム同期検出を行
っている。それぞれ一致検出回路306a〜306hに
入力されたデータはフレーム同期信号のパターンと一致
した場合にハイレベルを出力する。なお、不一致の場合
はローレベルをオア回路307に送出する。That is, the coincidence detecting circuit 306a detects the frame synchronization of the 0-degree phase, and
Reference numeral 06e performs frame synchronization detection with a phase of 180 degrees. Similarly, 306c to 306h respectively have a 45-degree phase, a 90-degree phase, a 135-degree phase, a 225-degree phase, and a 270-degree phase.
The frame synchronization detection is performed in the degree phase and the 315 degree phase. Each of the data input to the coincidence detection circuits 306a to 306h outputs a high level when the data coincides with the pattern of the frame synchronization signal. If they do not match, a low level is sent to the OR circuit 307.
【0030】一致検出回路306a〜306hの何れか
一つでもハイレベルを出力した場合には、オア回路30
7の同期検出パルスdpがハイレベルを出力し、フレー
ム同期回路308及び同期パルス発生器309に入力さ
れる。フレーム同期回路308は、同期検出パルスdp
をフレーム周期ごとに繰り返して受信したことを確認し
た際にハイレベルとなるフレーム同期検出信号sync
を発生して、出力端子310から送出する。同期パルス
発生器309は、同期検出パルスdpがフレーム周期ご
とに繰り返して受信されたことが確認された際に、フレ
ーム周期の先頭でハイレベルとなるフレーム同期パルス
fpを出力端子311から送出する。When any one of the coincidence detecting circuits 306a to 306h outputs a high level, the OR circuit 30
The synchronization detection pulse dp of No. 7 outputs a high level and is input to the frame synchronization circuit 308 and the synchronization pulse generator 309. The frame synchronization circuit 308 outputs the synchronization detection pulse dp
Becomes a high level when it is confirmed that the signal has been received repeatedly every frame period.
Is generated and transmitted from the output terminal 310. When it is confirmed that the synchronization detection pulse dp has been repeatedly received in each frame period, the synchronization pulse generator 309 sends out a frame synchronization pulse fp which becomes a high level at the beginning of the frame period from the output terminal 311.
【0031】このように従来のデジタル復調器は、低階
層の位相変調部分のC/N比でキャリア再生を行なう場
合、フレーム同期信号を検出するために8−PSKにお
ける8位相についてフレーム同期検出を行う第1の周波
数スイープと、フレーム同期検出後にB−PSKの位相
変調期間の受信データを用いて、このB−PSKモード
でキャリア再生を行なう第2の周波数スイープを行なっ
ている。As described above, the conventional digital demodulator performs frame synchronization detection for eight phases in 8-PSK in order to detect a frame synchronization signal when performing carrier reproduction at a C / N ratio of a phase modulation portion of a lower hierarchy. A first frequency sweep to be performed and a second frequency sweep to perform carrier reproduction in the B-PSK mode are performed using received data in a phase modulation period of B-PSK after frame synchronization is detected.
【0032】この種の位相変調信号の復調処理に関する
多数の従来例がある。例えば、特開平10−21529
1号の「放送受信機」、特開平10−164164号の
「デジタル復調器」、特開平9−294151号の「デ
ジタル変復調器」などが知られている。特に、特開平1
0−215291号の従来例では、検波出力のI,Q信
号データを演算処理してC/N比を判定し、このC/N
比に基づいてスキャンニングステップ周波数を可変し
て、高速AFC(自動周波数制御)による希望信号の受
信を最小スキャンニングで可能にしている。There are a number of conventional examples relating to demodulation processing of this kind of phase modulation signal. For example, Japanese Patent Application Laid-Open No. H10-21529
No. 1 "broadcast receiver", JP-A-10-164164 "digital demodulator", JP-A-9-294151 "digital modulator / demodulator" and the like are known. In particular,
In the conventional example of No. 0-215291, the I / Q signal data of the detection output is arithmetically processed to determine the C / N ratio.
By varying the scanning step frequency based on the ratio, it is possible to receive a desired signal by high-speed AFC (automatic frequency control) with minimum scanning.
【0033】[0033]
【発明が解決しようとする課題】このように上記従来例
は、2段階の周波数スイープを行なっているため、キャ
リア再生が終了するまでに時間がかかるという欠点があ
った。また、フレーム同期検出では8位相に対する一致
検出を行なっており、回路規模が大きくなるという欠点
があった。As described above, in the above conventional example, since the frequency sweep is performed in two stages, there is a disadvantage that it takes time until the carrier reproduction is completed. Further, in the frame synchronization detection, the coincidence detection for eight phases is performed, and there is a disadvantage that the circuit scale becomes large.
【0034】本発明は、このような従来の技術における
課題を解決するものであり、階層化伝送でのキャリア周
波数にずれが生じた際にも、キャリア再生までの時間を
短縮できると共に、その装置規模の増大化を抑えること
が可能になる位相変調信号のデジタル処理による復調方
法及びデジタル復調装置の提供を目的とする。The present invention solves the above-mentioned problems in the prior art. Even when a carrier frequency shift occurs in hierarchical transmission, the time required for carrier recovery can be reduced and the apparatus can be shortened. It is an object of the present invention to provide a demodulation method and a digital demodulation device by digital processing of a phase modulation signal that can suppress an increase in scale.
【0035】[0035]
【課題を解決するための手段】上記課題を達成するため
に、本発明は、位相変調信号のデジタル処理による復調
方法において、入力位相変調信号を直交検波したI,Q
信号をデジタル変換する段階と、このI,Q信号に再生
キャリアを乗算して複素乗算を行なう段階と、この複素
乗算の結果に基づいて連続する2シンボルの位置から連
続する2シンボル値の同一又は相違を判定してシリアル
データを生成する段階と、このシリアルデータからのフ
レーム同期の検出結果に基づいて階層化伝送における最
低速伝送の位相変調信号の期間を確定する段階と、この
期間での位相変調信号を用いてキャリア再生を行う段階
とを有している。In order to achieve the above object, the present invention provides a method of demodulating a phase-modulated signal by digital processing.
Digitally converting the signal, multiplying the I and Q signals by a reproduction carrier and performing complex multiplication, and based on the result of the complex multiplication, the same or the same two consecutive symbol values from two consecutive symbol positions. Determining a difference to generate serial data, determining a period of a phase modulation signal of the lowest speed transmission in the hierarchical transmission based on a detection result of frame synchronization from the serial data, and a phase in this period. Performing carrier regeneration using the modulated signal.
【0036】前記連続する2シンボルの同一又は相違の
判定として、連続する2シンボルの距離を算出し、この
算出したシンボル間距離と予め設定されたしきい値とを
比較し、この比較でシンボル間距離がしきい値を超えな
い場合に同一のシンボル値と判定し、又は、しきい値を
超えた場合に相違するシンボル値であると判定してい
る。In order to determine whether the two consecutive symbols are the same or different, the distance between the two consecutive symbols is calculated, and the calculated distance between the symbols is compared with a preset threshold value. If the distance does not exceed the threshold value, it is determined that the symbol value is the same, or if the distance exceeds the threshold value, it is determined that the symbol value is different.
【0037】また、前記連続する2シンボルの同一又は
相違の判定として、連続する2シンボルの距離を算出
し、かつ、連続する2シンボル中の現在シンボルの一つ
前のシンボルを180度回転し、この180度回転した
シンボルと現在シンボルとの距離を算出し、この算出し
た2種類のシンボル間距離を比較し、この比較で最短距
離が連続する2シンボルの距離の場合に、連続2シンボ
ルが同一のシンボル値であると判定し、又は、最短距離
が180度回転したシンボルと現在シンボルとの距離の
場合は、連続する2シンボルが相違するシンボル値であ
ると判定している。Further, as a determination of the same or a difference between the two consecutive symbols, the distance between the two consecutive symbols is calculated, and the symbol preceding the current symbol in the two consecutive symbols is rotated by 180 degrees. The distance between the symbol rotated by 180 degrees and the current symbol is calculated, the calculated two types of symbol distances are compared, and if the shortest distance is the distance of two consecutive symbols, the two consecutive symbols are the same. Or if the shortest distance is the distance between the symbol rotated by 180 degrees and the current symbol, it is determined that two consecutive symbols have different symbol values.
【0038】更に、前記フレーム同期検出が、シンボル
判定で生成したシリアルデータ、又は、同相ベースバン
ド信号の最上位ビットからなるシリアルデータの一方を
選択し、初回のフレーム同期検出では、シンボル判定で
生成したシリアルデータを選択してフレーム同期検出を
行い、フレーム同期検出にてフレーム同期が検出された
後は、同相ベースバンド信号の最上位ビットからなるシ
リアルデータを選択してフレーム同期検出を行ってい
る。Further, in the frame synchronization detection, one of serial data generated by symbol determination or serial data composed of the most significant bit of the in-phase baseband signal is selected. After the frame synchronization is detected by the selected serial data, and the frame synchronization is detected by the frame synchronization detection, the frame data is detected by selecting the serial data including the most significant bit of the in-phase baseband signal. .
【0039】また、前記階層化伝送が、キャリア電力/
雑音電力比が相違する8−PSK,Q−PSK,B−P
SKによる階層化の伝送であり、最低速伝送の位相変調
信号を、B−PSKとしている。Further, the hierarchical transmission is performed when the carrier power /
8-PSK, Q-PSK, BP with different noise power ratios
This is hierarchical transmission by SK, and the phase modulation signal of the lowest speed transmission is B-PSK.
【0040】本発明のデジタル復調装置は、階層化伝送
における位相変調信号を復調処理するものであり、入力
位相変調信号を直交検波する検波手段と、検波手段から
のI,Q信号をデジタル値に変換するA/D変換手段
と、A/D変換手段からのI,Q信号にそれぞれ再生キ
ャリアを乗算して複素乗算を行なう複素乗算手段と、複
素乗算手段での複素乗算出力において連続する2シンボ
ルの位置から連続する2シンボル値の同一又は相違を判
定してシリアルデータを生成するシンボル変換手段と、
シンボル変換手段からのシリアルデータからフレーム同
期を検出するフレーム同期検出手段と、フレーム同期検
出手段の検出結果に基づいて階層化伝送における最低速
伝送の位相変調信号における期間を確定し、この期間の
位相変調信号を用いて再生キャリアを複素乗算手段に送
出する再生処理手段とを備える構成としてある。The digital demodulation apparatus of the present invention demodulates a phase modulated signal in hierarchical transmission, detects a quadrature detection of the input phase modulated signal, and converts the I and Q signals from the detection means into digital values. A / D conversion means for conversion, complex multiplication means for multiplying I and Q signals from the A / D conversion means by respective reproduction carriers to perform complex multiplication, and two consecutive symbols in the complex multiplication output of the complex multiplication means Symbol conversion means for determining the same or different between two consecutive symbol values from the position and generating serial data;
Frame synchronization detection means for detecting frame synchronization from the serial data from the symbol conversion means; and a period in the phase modulation signal of the lowest speed transmission in the hierarchical transmission based on the detection result of the frame synchronization detection means. And a reproduction processing unit for transmitting a reproduction carrier to the complex multiplication unit using the modulation signal.
【0041】前記シンボル変換手段として、連続する2
シンボルの同一又は相違の判定を行うための、連続する
2シンボルの距離を算出する算出部と、算出部で算出し
たシンボル間距離と予め設定されたしきい値とを比較
し、シンボル間距離がしきい値を超えない際に同一のシ
ンボル値と判定し、又は、しきい値を超える場合に相違
するシンボル値であると判定するための比較部とを備え
る構成としてある。As the symbol conversion means, two consecutive
A calculating unit for calculating the distance between two consecutive symbols for determining the same or different symbols is compared with a distance between symbols calculated by the calculating unit and a preset threshold value. A configuration is provided that includes a comparing unit for determining the same symbol value when the threshold value is not exceeded or determining a different symbol value when the threshold value is exceeded.
【0042】また、前記シンボル変換手段として、連続
する2シンボルの同一又は相違の判定を行うための、連
続する2シンボルの距離を算出する第1算出部と、第1
算出部で算出した連続する2シンボル中の現在シンボル
の一つ前のシンボルを180度回転したシンボルと現在
シンボルとの距離を算出する第2算出部と、第1及び第
2算出部で算出された2種類のシンボル間距離を比較
し、最短距離が第1算出部での算出結果の場合に連続2
シンボルが同一のシンボル値と判定し、又は、最短距離
が第2算出部での算出結果の場合に連続する2シンボル
が相違するシンボル値であると判定するための比較部と
を備える構成としてある。Further, the symbol conversion means includes: a first calculator for calculating a distance between two consecutive symbols for determining the same or different two consecutive symbols;
A second calculator for calculating a distance between the current symbol and a symbol obtained by rotating the symbol immediately before the current symbol in two consecutive symbols calculated by the calculator by 180 degrees, and a first and second calculator for calculating a distance between the current symbol and the current symbol; The two types of inter-symbol distances are compared, and if the shortest distance is the result of calculation by the first calculation unit,
A comparison unit is provided for determining that the symbols have the same symbol value, or determining that two consecutive symbols have different symbol values when the shortest distance is the result of calculation by the second calculation unit. .
【0043】更に、前記フレーム同期検出手段は、シン
ボル判定によって生成されたシリアルデータ、又は、同
相ベースバンド信号の最上位ビットからなるシリアルデ
ータの一方を選択する選択部と、初回のフレーム同期検
出を、シンボル判定によって生成されたシリアルデータ
を選択して行い、かつ、このフレーム同期検出でフレー
ム同期が検出された後は、同相ベースバンド信号の最上
位ビットからなるシリアルデータを選択してフレーム同
期検出を行なう選択・検出部とを備える構成としてあ
る。Further, the frame synchronization detecting means includes a selecting section for selecting one of the serial data generated by the symbol determination or the serial data consisting of the most significant bit of the in-phase baseband signal. After the frame synchronization is detected by the frame synchronization detection, the serial data consisting of the most significant bit of the in-phase baseband signal is selected to perform the frame synchronization detection. And a selection / detection unit that performs the following.
【0044】また、前記再生処理手段での最低速伝送の
位相変調信号が、B−PSKあり、前記階層化伝送を、
所要キャリア電力/雑音電力比が相違する8−PSK,
Q−PSK,B−PSKによる階層化伝送とする構成と
してある。Also, the phase modulation signal of the lowest speed transmission in the reproduction processing means is B-PSK, and the hierarchical transmission is
8-PSK with different required carrier power / noise power ratio,
The configuration is such that hierarchical transmission is performed using Q-PSK and B-PSK.
【0045】更に、前記A/D変換手段からのI,Q信
号のスペクトル整形を行って複素乗算手段に出力するた
めのデジタルフィルタリング手段を更に備える構成とし
てある。Further, a digital filtering means for shaping the spectrum of the I and Q signals from the A / D conversion means and outputting it to the complex multiplication means is further provided.
【0046】また、前記記載のデジタル復調装置が、衛
星デジタル放送を受信する衛星デジタル受信装置に装備
される構成としてある。Further, the above-mentioned digital demodulation device is configured to be provided in a satellite digital receiving device for receiving satellite digital broadcasting.
【0047】このような本発明の位相変調信号のデジタ
ル処理による復調方法及びデジタル復調装置は、階層化
伝送による位相変調信号に周波数離調が生じている場合
にも、最低速伝送の位相変調信号(B−PSK)におけ
るフレーム同期信号期間を検出して、この期間を特定す
る。この最低速伝送の位相変調信号(B−PSK)の期
間のデータを用いてキャリア再生を行っている。この結
果、キャリア再生までの時間が短縮される。The demodulation method and digital demodulation apparatus of the present invention for digitally processing a phase-modulated signal can be applied to the phase-modulated signal of the lowest-speed transmission even when frequency detuning occurs in the phase-modulated signal by hierarchical transmission. The frame synchronization signal period in (B-PSK) is detected, and this period is specified. Carrier reproduction is performed using data of the period of the phase modulation signal (B-PSK) of the lowest speed transmission. As a result, the time until carrier regeneration is reduced.
【0048】また、本発明は、フレーム同期検出を2位
相(0度/180度)のみのフレーム同期検出によって
行っている。この結果、フレーム同期検出が容易になっ
て、その装置規模の増大化を抑えることが可能になる。In the present invention, the frame synchronization is detected by detecting the frame synchronization of only two phases (0 degrees / 180 degrees). As a result, frame synchronization detection is facilitated, and it is possible to suppress an increase in the device scale.
【0049】[0049]
【発明の実施の形態】次に、本発明の位相変調信号のデ
ジタル処理による復調方法及びデジタル復調装置の実施
の形態を図面を参照して詳細に説明する。なお、以下の
文及び図にあって、前記した図8及び図9と同一の構成
要素には同一の参照符号を付した。また、この実施形態
のそれぞれの図において同一の機能構成には同一の参照
符号を付した。図1は、本発明の実施の形態による位相
変調信号のデジタル処理による復調方法及びデジタル復
調装置にかかる構成を示すブロック図である。図2は図
1中のシンボル変換器100の構成を示すブロック図で
あり、図3は図1中のフレーム同期検出器200の構成
を示すブロック図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of a demodulation method and a digital demodulation apparatus for digitally processing a phase modulated signal according to the present invention will be described in detail with reference to the drawings. In the following text and figures, the same components as those in FIGS. 8 and 9 are denoted by the same reference numerals. In the respective drawings of this embodiment, the same functional components are denoted by the same reference numerals. FIG. 1 is a block diagram illustrating a configuration of a digital demodulation method and a digital demodulation device of a phase modulation signal according to an embodiment of the present invention. FIG. 2 is a block diagram showing the configuration of the symbol converter 100 in FIG. 1, and FIG. 3 is a block diagram showing the configuration of the frame synchronization detector 200 in FIG.
【0050】図1において、デジタル復調装置は、位相
変調信号入力端子1と、同相用の検波器2と、直交用の
検波器3と、局部発振器4と、90度移相器(シフタ)
5と、A/D変換器6,7と、デジタルフィルタ8,9
と、複素乗算器10と、シンボル変換器100と、フレ
ーム同期検出器200と、再生処理手段としてのタイミ
ング発生器11と、周波数スイープ制御器12と、位相
誤差検出器13と、ループフィルタ14と、加算器15
と、数値制御発振器(NCO)16と、コサイン(CO
S)発振器17と、サイン(SIN)発振器18と共
に、復調信号出力端子19,20とを備えている。In FIG. 1, the digital demodulator comprises a phase modulation signal input terminal 1, an in-phase detector 2, a quadrature detector 3, a local oscillator 4, and a 90-degree phase shifter (shifter).
5, A / D converters 6, 7 and digital filters 8, 9
, A complex multiplier 10, a symbol converter 100, a frame synchronization detector 200, a timing generator 11 as reproduction processing means, a frequency sweep controller 12, a phase error detector 13, a loop filter 14, , Adder 15
, A numerically controlled oscillator (NCO) 16 and a cosine (CO
An S) oscillator 17 and a sine (SIN) oscillator 18 as well as demodulated signal output terminals 19 and 20 are provided.
【0051】図2において、図1のシンボル変換器10
0は、ベースバンド入力端子101,102と、算出部
としての1シンボル遅延器103a,103bと、減算
器104a,104bと、乗算器105a,105b
と、加算器106とを有している。また、比較部として
の、しきい値設定端子107と、比較器108と、モジ
ュロ2回路109と、1シンボル遅延器110とを有
し、更に、シリアルデータ出力端子111とを備えてい
る。In FIG. 2, the symbol converter 10 of FIG.
0 indicates baseband input terminals 101 and 102, one-symbol delay units 103a and 103b as calculation units, subtractors 104a and 104b, and multipliers 105a and 105b.
And an adder 106. Further, it has a threshold setting terminal 107, a comparator 108, a modulo 2 circuit 109, and a one-symbol delay unit 110 as a comparison unit, and further includes a serial data output terminal 111.
【0052】図3において、フレーム同期検出器200
は、入力端子201,202と、選択部としてのセレク
タ203と、モード入力端子204と、選択・検出部と
してのシリアル−パラレル(S/P)変換器205と、
インバータ206と、一致検出回路207a,207b
と、オア回路208と、フレーム同期回路209と、同
期パルス発生回路210とを有し、更に、同期検出出力
端子211及びフレームパルス出力端子212を備えて
いる。Referring to FIG. 3, a frame synchronization detector 200
Are input terminals 201 and 202, a selector 203 as a selection unit, a mode input terminal 204, a serial-parallel (S / P) converter 205 as a selection / detection unit,
Inverter 206, match detection circuits 207a, 207b
, An OR circuit 208, a frame synchronization circuit 209, and a synchronization pulse generation circuit 210, and further includes a synchronization detection output terminal 211 and a frame pulse output terminal 212.
【0053】図4は図1のシンボル変換器100の他の
構成例(シンボル変換器100A)を示すブロック図で
ある。図4において、このシンボル変換器100Aは、
ベースバンド入力端子101,102と、第1及び第2
算出部としての1シンボル遅延器103a,103b
と、減算器104a,104b,104c,104d
と、乗算器105a,105b,105c,105d
と、加算器106a,106bとを有し、また、比較部
としての比較器108と、モジュロ2回路109と、1
シンボル遅延器110と、マイナス(−)1乗算器11
5a,115bとを有し、更に、シリアルデータ出力端
子111を備えている。FIG. 4 is a block diagram showing another configuration example (symbol converter 100A) of the symbol converter 100 of FIG. In FIG. 4, this symbol converter 100A
Baseband input terminals 101 and 102, first and second
One-symbol delay units 103a and 103b as calculation units
And subtracters 104a, 104b, 104c, 104d
And multipliers 105a, 105b, 105c, 105d
, Adders 106a and 106b, a comparator 108 as a comparing unit, a modulo 2 circuit 109,
A symbol delay unit 110 and a minus (-) 1 multiplier 11
5a, 115b, and a serial data output terminal 111.
【0054】図5は図4に示すシンボル変換器100A
の変形例の構成を示すブロック図である。この例は、ベ
ースバンド入力端子101,102と、算出部としての
1シンボル遅延器103a,103bと、乗算器105
a,105bと、加算器106とを有し、また、比較部
としての符号ビット抽出回路(SIGN)112と、モ
ジュロ2回路109と、1シンボル遅延器110と、シ
リアルデータ出力端子111とから構成されている。FIG. 5 shows the symbol converter 100A shown in FIG.
It is a block diagram which shows the structure of the modification of FIG. In this example, baseband input terminals 101 and 102, one-symbol delay units 103a and 103b as calculation units, and a multiplier 105
a, 105b, and an adder 106, and includes a sign bit extraction circuit (SIGN) 112 as a comparison unit, a modulo 2 circuit 109, a one-symbol delay unit 110, and a serial data output terminal 111. Have been.
【0055】次に、この実施形態の動作について説明す
る。図1において、位相変調信号入力端子1に入力され
た位相変調信号(PSK)が、同相用の検波器2及び直
交用の検波器3に入力される。検波器2,3には、位相
変調信号(PSK)と共に、局部発振器4の発振信号及
び90度移相器5によって90度移相した発振信号が入
力される。ここから直交検波したI軸及びQ軸のベース
バンド信号が出力される。Next, the operation of this embodiment will be described. In FIG. 1, a phase modulation signal (PSK) input to a phase modulation signal input terminal 1 is input to an in-phase detector 2 and a quadrature detector 3. To the detectors 2 and 3, together with the phase modulation signal (PSK), the oscillation signal of the local oscillator 4 and the oscillation signal whose phase has been shifted by 90 degrees by the 90-degree phase shifter 5 are input. From this, quadrature detected I-axis and Q-axis baseband signals are output.
【0056】このI,Q軸のベースバンド信号が、A/
D変換器6,7に入力されて標本化/量子化によってデ
ジタル値に変換し、更に、デジタルフィルタ8,9をそ
れぞれに通過させて帯域制限したベースバンド信号P,
Qを複素乗算器10に入力する。この複素乗算器10の
出力信号(ベースバンド信号)P,Qが、シンボル変換
器100及び位相誤差検出器13に入力される。シンボ
ル変換器100では、連続する2シンボルの符号間距離
から2シンボルの相関を判定し、2値のシリアルデータ
を生成してフレーム同期検出器200に出力する。The baseband signals of the I and Q axes are A /
The baseband signals P, which are input to the D converters 6 and 7 and converted into digital values by sampling / quantization and passed through digital filters 8 and 9 to limit the band, respectively.
Q is input to the complex multiplier 10. Output signals (baseband signals) P and Q of the complex multiplier 10 are input to the symbol converter 100 and the phase error detector 13. The symbol converter 100 determines the correlation of two symbols from the inter-code distance between two consecutive symbols, generates binary serial data, and outputs the serial data to the frame synchronization detector 200.
【0057】フレーム同期検出器200は、シンボル変
換器100からのシリアルデータsdが入力されると共
に、複素乗算器10から出力される同相信号(ベースバ
ンド信号P)の最上位ビットからなるシリアルデータm
pが入力され、以降で説明するタイミング発生器11か
らの変調モード制御信号imdによって、シリアルデー
タsd又はmpの一方が選択されて、受信するフレーム
ごとに繰り返して重畳されているフレーム同期信号を検
出する。The frame synchronization detector 200 receives the serial data sd from the symbol converter 100 and the serial data consisting of the most significant bit of the in-phase signal (baseband signal P) output from the complex multiplier 10. m
p is input, and one of the serial data sd and mp is selected by a modulation mode control signal imd from the timing generator 11 described below, and a frame synchronization signal that is repeatedly superimposed on each received frame is detected. I do.
【0058】フレーム同期検出器200からのフレーム
同期パルスfpは、フレーム同期信号が検出された期間
にハイレベルとなるタイミング信号であり、タイミング
発生器11に入力される。また、フレーム同期検出器2
00からのフレーム同期検出信号syncは、フレーム
同期信号が検出された場合にハイレベルとなるフレーム
同期検出信号であり、周波数スイープ制御器12に出力
される。The frame synchronization pulse fp from the frame synchronization detector 200 is a timing signal that goes high during the period when the frame synchronization signal is detected, and is input to the timing generator 11. Also, the frame synchronization detector 2
The frame synchronization detection signal sync starting from 00 is a frame synchronization detection signal that goes high when a frame synchronization signal is detected, and is output to the frequency sweep controller 12.
【0059】タイミング発生器11は、変調モード制御
信号imdをフレーム同期検出器200、位相誤差検出
器13及び周波数スイープ制御器12に出力する。この
変調モード制御信号imdによって、初期段階、すなわ
ち、電源投入後又は選局周波数切り替え後のキャリア再
生処理開始時に、フレーム同期検出器200へのシリア
ルデータ入力として、シンボル変換器100からのシリ
アルデータsdを選択するように制御すると共に、位相
誤差検出器13が高階層モードで動作する。The timing generator 11 outputs the modulation mode control signal imd to the frame synchronization detector 200, the phase error detector 13, and the frequency sweep controller 12. The modulation mode control signal imd allows the serial data sd from the symbol converter 100 to be input as serial data to the frame synchronization detector 200 at an initial stage, that is, at the start of the carrier reproduction process after power is turned on or after the tuning frequency is switched. And the phase error detector 13 operates in the higher hierarchy mode.
【0060】更に、タイミング発生器11は、周波数ス
イープ制御部12の動作が停止するように制御信号を出
力する。この後、タイミング発生器11は、フレーム同
期検出器200からのフレーム同期パルスfpが入力さ
れた場合に、変調モード制御信号imdを出力する。こ
の変調モード制御信号imdによって、フレーム同期検
出器200への複素乗算器10からのシリアルデータm
pを選択するように制御される。更に、タイミング発生
器11からの変調モード制御信号imdによって、位相
誤差検出器13が低階層モードで動作し、また、周波数
スイープ制御器12での周波数スイープ動作を行うため
の制御信号を出力する。Further, the timing generator 11 outputs a control signal so that the operation of the frequency sweep control unit 12 stops. Thereafter, when the frame synchronization pulse fp is input from the frame synchronization detector 200, the timing generator 11 outputs the modulation mode control signal imd. By the modulation mode control signal imd, the serial data m from the complex multiplier 10 to the frame synchronization detector 200 is output.
It is controlled to select p. Further, in response to the modulation mode control signal imd from the timing generator 11, the phase error detector 13 operates in the lower hierarchy mode, and outputs a control signal for performing the frequency sweep operation by the frequency sweep controller 12.
【0061】また、周波数スイープ制御器12は、数値
制御発振器16での発振信号の周波数を一定間隔で変化
させるためのキャリア周波数オフセット値fdを出力す
る。なお、周波数スイープ制御器12は、タイミング発
生器11から出力される変調モード制御信号imdが初
期段階制御の場合に固定値の出力し、また、周波数スイ
ープ制御器12は、周波数スイープ中であり、かつ、フ
レーム同期検出器200からのフレーム同期検出信号s
yncが入力された場合、位相変調信号入力端子1に入
力された受信信号の中心周波数とキャリア再生発振周波
数が一致したことになって、その出力信号が固定とな
り、周波数スイープ動作を停止する。Further, the frequency sweep controller 12 outputs a carrier frequency offset value fd for changing the frequency of the oscillation signal in the numerically controlled oscillator 16 at regular intervals. Note that the frequency sweep controller 12 outputs a fixed value when the modulation mode control signal imd output from the timing generator 11 is in the initial stage control, and the frequency sweep controller 12 is performing a frequency sweep, And a frame synchronization detection signal s from the frame synchronization detector 200
When "ync" is input, the center frequency of the received signal input to the phase modulation signal input terminal 1 matches the carrier reproduction oscillation frequency, the output signal is fixed, and the frequency sweep operation is stopped.
【0062】一方、位相誤差検出器13は、タイミング
発生器11からの変調モード制御信号imdによって、
高階層又は低階層の復調モードを制御すると共に、受信
信号と数値制御発振器16の発振信号との位相誤差を示
す位相誤差値pdを検出してループフィルタ14に出力
する。ループフィルタ14は、タイミング発生器11か
らのタイミング信号tmにおけるハイレベルの期間に位
相誤差検出器13からの位相誤差値pdを有効とし、ま
た、タイミング信号tmがローレベルの期間に位相誤差
値pdを破棄する。また、ループフィルタ14は、位相
誤差値pdを平滑化して加算器15に出力する。On the other hand, the phase error detector 13 uses the modulation mode control signal imd from the timing generator 11 to
In addition to controlling the demodulation mode of the higher hierarchy or the lower hierarchy, a phase error value pd indicating a phase error between the received signal and the oscillation signal of the numerically controlled oscillator 16 is detected and output to the loop filter 14. The loop filter 14 validates the phase error value pd from the phase error detector 13 during a high-level period in the timing signal tm from the timing generator 11, and the phase error value pd during a period when the timing signal tm is at a low level. Is destroyed. Further, the loop filter 14 smoothes the phase error value pd and outputs it to the adder 15.
【0063】更に、ループフィルタ14からの位相誤差
値pdと周波数スイープ制御器12からのキャリア周波
数オフセット値fdとが、加算器15で加算されて数値
制御発振器16の制御入力端子に入力される。数値制御
発振器16の発振信号は、ココサイン発振器17及びサ
イン発振器18に入力され、コサイン特性及びサイン特
性による処理を行い、複素乗算器10に戻る閉ループを
形成して、そのキャリア再生が行われる。Further, the phase error value pd from the loop filter 14 and the carrier frequency offset value fd from the frequency sweep controller 12 are added by the adder 15 and input to the control input terminal of the numerically controlled oscillator 16. The oscillation signal of the numerically controlled oscillator 16 is input to a cosine oscillator 17 and a sine oscillator 18, performs processing based on cosine characteristics and sine characteristics, forms a closed loop returning to the complex multiplier 10, and performs carrier regeneration.
【0064】次に、シンボル変換器100の動作につい
て説明する。図6はシンボル変換器100の動作を説明
するための図である。図6において、ここでの連続する
2シンボルは、時間tでのシンボルをA点(P1,Q
1)及び時間t+1でのシンボルをB点(P2,Q2)
であるとする。この連続する2シンボルの回転角θは、
受信信号の中心周波数とキャリア再生の周波数離調によ
って生じる。B−PSKの位相変調を考えると、周波数
離調が零(0)である場合に、時間t+1でのシンボル
位置は時間tと同一A点又は点Aを180度回転させた
A’点に位置する。しかしながら、周波数離調により時
間t+1でのシンボル位置はB点又はB’点に位置す
る。すなわち、時間tでのA点を基準として、時間t+
1でのシンボル位置との距離を算出することによって、
A点とB点の同一又は相違の判定が可能となる。Next, the operation of the symbol converter 100 will be described. FIG. 6 is a diagram for explaining the operation of the symbol converter 100. In FIG. 6, two consecutive symbols here represent a symbol at time t at point A (P1, Q
1) and the symbol at time t + 1 is point B (P2, Q2)
And The rotation angle θ of two consecutive symbols is
This is caused by the frequency detuning of the center frequency of the received signal and the carrier reproduction. Considering the phase modulation of B-PSK, when the frequency detuning is zero (0), the symbol position at the time t + 1 is the same point A as the time t or the point A 'obtained by rotating the point A by 180 degrees. I do. However, the symbol position at time t + 1 is located at point B or B 'due to frequency detuning. That is, with reference to the point A at the time t, the time t +
By calculating the distance from the symbol position at 1
It is possible to determine the same or different points A and B.
【0065】更に、シンボル変換器100の動作を図2
を参照して説明する。ベースバンド入力端子101,1
02に入力されたベースバンド信号P,Qが、減算器1
04a,104bに入力されると共に、1シンボル遅延
器103a,103bを通じて減算器104a,104
bに入力される。減算器104a,104bの減算出力
信号が、それぞれ乗算器105a,105bに入力され
て2乗演算を行った後に加算器106で加算される。Further, the operation of the symbol converter 100 is shown in FIG.
This will be described with reference to FIG. Baseband input terminals 101, 1
02 are input to the subtracter 1
04a, 104b and subtracters 104a, 104 through one symbol delayers 103a, 103b.
b. The subtraction output signals of the subtracters 104a and 104b are input to the multipliers 105a and 105b, respectively, are subjected to a square operation, and are added by the adder 106.
【0066】すなわち、加算器106の加算出力信号
は、連続する2シンボルの距離の2乗値を示している。
この加算器106の加算出力信号が、比較器108に入
力されて、しきい値設定端子107に予め設定されてい
るしきい値thと比較される。加算器106の値がしき
い値thを超えない場合は、比較器108が「0」、そ
の他の場合は「1」がモジュロ2回路109に入力さ
れ、一方、モジュロ2回路109の出力シンボルは、1
シンボル遅延器110を通じてモジュロ2回路109の
別の入力端子に供給される。That is, the addition output signal of the adder 106 indicates the square value of the distance between two consecutive symbols.
The addition output signal of the adder 106 is input to a comparator 108 and compared with a threshold value th preset in a threshold value setting terminal 107. When the value of the adder 106 does not exceed the threshold value th, the comparator 108 inputs "0", and in other cases, "1" is input to the modulo 2 circuit 109, while the output symbol of the modulo 2 circuit 109 is , 1
The signal is supplied to another input terminal of the modulo 2 circuit 109 through the symbol delay unit 110.
【0067】この場合、連続する2シンボルの距離がし
きい値thを超えない場合、当該シンボルは1シンボル
前の値と同値をシリアルデータ出力端子111から出力
し、連続する2シンボルの距離がしきい値thを超えた
際に、当該シンボルは1シンボル前の値の反転する値を
シリアルデータ出力端子111から出力する。すなわ
ち、シンボル変換器100は受信信号に周波数離調があ
っても、フレーム同期信号期間を特定して、そのB−P
SK期間の特定が可能になる。In this case, if the distance between two consecutive symbols does not exceed the threshold th, the same symbol is output from the serial data output terminal 111 as the value one symbol before, and the distance between the two consecutive symbols is increased. When the threshold value th is exceeded, the symbol is output from the serial data output terminal 111 as an inverted value of the previous symbol. That is, even if the received signal has frequency detuning, the symbol converter 100 specifies the frame synchronization signal period and determines its BP
The SK period can be specified.
【0068】図3に示すフレーム同期検出器200にお
いて、入力端子201にはシンボル変換器100が生成
したシリアルデータsdが入力され、入力端子202に
は複素乗算器10から出力されるベースバンド信号Pの
最上位ビットから形成されるシリアルデータが入力され
る。このシリアルデータsd及びベースバンド信号Pが
セレクタ203に供給されると共に、モード入力端子2
04には、タイミング発生器11から供給される変調モ
ード制御信号imdによって、シリアルデータsd又は
mpの一方が選択される。セレクタ203で選択された
シリアルデータsd又はmpが、シリアル−パラレル変
換器205を通じて一致検出回路207aに送出され、
更に、インバータ206を通じて一致検出回路207b
に入力される。In the frame synchronization detector 200 shown in FIG. 3, the serial data sd generated by the symbol converter 100 is input to an input terminal 201, and the baseband signal P output from the complex multiplier 10 is input to an input terminal 202. Is input from the MSB. The serial data sd and the baseband signal P are supplied to the selector 203 and the mode input terminal 2
In 04, one of the serial data sd and mp is selected by the modulation mode control signal imd supplied from the timing generator 11. The serial data sd or mp selected by the selector 203 is sent to the coincidence detection circuit 207a through the serial-parallel converter 205,
Further, the coincidence detecting circuit 207b through the inverter 206
Is input to
【0069】一致検出回路207a,207bは、入力
されたデータがフレーム同期信号パターンと一致した場
合にハイレベルを出力し、また、不一致の場合はローレ
ベルをオア回路208に出力する。一致検出207a,
207bの一方がハイレベルを出力した場合に、オア回
路208がハイレベルを出力し、フレーム同期回路20
9及びフレーム同期パルス発生回路210に入力され
る。The match detection circuits 207a and 207b output a high level when the input data matches the frame synchronization signal pattern, and output a low level to the OR circuit 208 when they do not match. Match detection 207a,
When one of 207b outputs a high level, the OR circuit 208 outputs a high level, and the frame synchronization circuit 20 outputs a high level.
9 and the frame synchronization pulse generation circuit 210.
【0070】フレーム同期回路209は、同期検出パル
スdpがフレーム周期ごとに繰り返して受信されたこと
を確認できた際にハイレベルのフレーム同期検出信号s
yncを発生して同期検出出力端子211を通じて出力
する。フレーム同期パルス発生回路210は、同期検出
パルスdpがフレーム周期ごとに繰り返して受信された
ことを確認した場合に、フレーム周期の先頭でハイレベ
ルとなるフレーム同期パルスfpをフレームパルス出力
端子212を通じて出力する。When the frame synchronization circuit 209 can confirm that the synchronization detection pulse dp has been repeatedly received for each frame period, the frame synchronization circuit 209 outputs a high-level frame synchronization detection signal s.
The sync signal is generated and output through the synchronization detection output terminal 211. The frame synchronization pulse generation circuit 210 outputs the frame synchronization pulse fp which becomes a high level at the beginning of the frame period through the frame pulse output terminal 212 when confirming that the synchronization detection pulse dp is repeatedly received every frame period. I do.
【0071】図7は図4に示すシンボル変換100Aの
動作を説明するための図である。図7において、ここで
は連続する2シンボルは時間tにおけるシンボル位置を
A点(P1,Q1)、時間t+1におけるシンボル位置
をB点(P2,Q2)とする。この連続する2シンボル
の回転角θは、受信信号の中心周波数とキャリア再生の
周波数離調によって生じる。B−PSKの位相変調を考
えると、周波数離調が零(0)の場合に、時間t+1で
のシンボル位置は時間tと同一のA点又は点Aを180
度回転させたA’点となる。FIG. 7 is a diagram for explaining the operation of symbol conversion 100A shown in FIG. In FIG. 7, the symbol position at time t is point A (P1, Q1) and the symbol position at time t + 1 is point B (P2, Q2). The rotation angle θ of two consecutive symbols is caused by the frequency detuning of the center frequency of the received signal and the carrier reproduction. Considering the phase modulation of B-PSK, when the frequency detuning is zero (0), the symbol position at time t + 1 is the same as point A or point A at time t by 180.
This is point A 'rotated by degrees.
【0072】ここでは周波数離調によって、時間t+1
でのシンボル位置はB点に位置している。仮にA点のシ
ンボル値が「1」の場合、A点を180度回転したA’
点(−P1、−Q1)のシンボル値は「0」となる。B
点(P2、Q2)は、A点(P1,Q1)とA’点(−
P1、−Q1)のどちらに近いかによってシンボルB点
のシンボル値を判定する。Here, the time t + 1 is obtained by frequency detuning.
Is located at point B. If the symbol value of point A is “1”, A ′ obtained by rotating point A by 180 degrees
The symbol value at the point (-P1, -Q1) is "0". B
The points (P2, Q2) are point A (P1, Q1) and point A '(-
P1 or −Q1), the symbol value of the symbol B point is determined.
【0073】図4において、シンボル変換器100Aで
は、ベースバンド入力端子101,102に入力された
ベースバンド信号P,Qが、減算器104a,104
b,104c及び104dに入力されると共に、1シン
ボル遅延器103a,103bを通じて減算器104
a,104bに入力される。減算器104a,104b
の減算出力信号は、それぞれ乗算器105a,105b
で2乗された後に、加算器106aで加算される。すな
わち、加算器106aの加算出力信号は、連続する2シ
ンボルA点(P1,Q2)とB(P2,Q2)の距離の
2乗値を示している。In FIG. 4, in symbol converter 100A, baseband signals P and Q input to baseband input terminals 101 and 102 are subtracted by subtractors 104a and 104, respectively.
b, 104c and 104d, and a subtracter 104 through one symbol delayers 103a and 103b.
a, 104b. Subtractors 104a, 104b
Are output from multipliers 105a and 105b, respectively.
, And then added by the adder 106a. That is, the addition output signal of the adder 106a indicates the square value of the distance between the two consecutive symbol A points (P1, Q2) and B (P2, Q2).
【0074】一方、1シンボル遅延器103a,103
bの遅延出力信号は、−1乗算器115a,115bを
通じて減算器104c,104dにも入力され、更に、
乗算器105c,105dで2乗される。この後に加算
器106bで加算される。すなわち、加算器106bの
加算出力信号は、連続する2シンボルA点(P1,Q
1)、B点(P2,Q2)にて、シンボルA点を180
度回転させた点A’とB点との距離の2乗値を示してい
る。加算器106a,106bの出力信号が比較器10
8に入力され、加算器106aの加算出力値が加算器1
06bの加算出力値以下であれば、比較器108は
「0」をモジュロ2回路109に出力する。その他の場
合は「1」をモジュロ2回路109に出力する。On the other hand, one-symbol delay units 103a and 103
The delayed output signal b is also input to subtracters 104c and 104d through -1 multipliers 115a and 115b.
It is squared by the multipliers 105c and 105d. Thereafter, the addition is performed by the adder 106b. That is, the addition output signal of the adder 106b is a continuous symbol A point (P1, Q
1) At point B (P2, Q2), the symbol A point is
The square value of the distance between the point A 'and the point B rotated by degrees is shown. The output signals of the adders 106a and 106b are
8 and the addition output value of the adder 106a is
If the sum is equal to or smaller than the addition output value of 06b, the comparator 108 outputs “0” to the modulo 2 circuit 109. Otherwise, “1” is output to the modulo 2 circuit 109.
【0075】一方、モジュロ2回路109の出力信号
は、1シンボル遅延器110を通じてモジュロ2回路1
09の別の入力端子に入力される。すなわち、連続する
2シンボルA点及びB点において、A点を180度回転
させた点をA’とするとき、「距離ABの2乗≦距離
A’Bの2乗」であれば、B点のシンボル値は前値、す
なわち、1シンボル前の出力と同一値をシリアルデータ
出力端子111から出力し、また、「距離ABの2乗>
距離A’Bの2乗」であれば、B点のシンボル値は、前
値の反転、すなわち、1シンボル前の出力の反転をシリ
アルデータ出力端子111を通じて出力する。On the other hand, the output signal of modulo 2 circuit 109 is passed through 1 symbol delay unit 110 to modulo 2 circuit 1
09 is input to another input terminal. That is, when the point obtained by rotating the point A by 180 degrees between two consecutive symbols A and B is defined as A ′, if “the square of the distance AB ≦ the square of the distance A′B”, the point B is obtained. Is output from the serial data output terminal 111 as the previous value, that is, the same value as the output one symbol before, from the serial data output terminal 111.
In the case of "the square of the distance A'B", the symbol value at the point B is output through the serial data output terminal 111 as the inversion of the previous value, ie, the inversion of the output one symbol before.
【0076】この構成によっても、受信信号に周波数離
調がある場合にフレーム同期信号の期間を特定して、そ
のB−PSK期間を特定できるようになる。According to this configuration, when the received signal has frequency detuning, the period of the frame synchronization signal can be specified, and the B-PSK period can be specified.
【0077】図5において、このシンボル変換器100
Aは図4に示した構成の変形例である。前記した図4で
説明した2シンボル距離ABの2乗及び距離A’Bの2
乗値は次式(1)(2)で求めることが出来る。In FIG. 5, this symbol converter 100
A is a modification of the configuration shown in FIG. The square of the two-symbol distance AB and the two of the distance A'B described in FIG.
The power value can be obtained by the following equations (1) and (2).
【0078】 距離ABの2乗値=(P2−P1)2+(Q2−Q1)2 …(1) 距離A’Bの2乗値=(P2+P1)2+(Q2+Q1)2 …(2)The square value of the distance AB = (P2−P1) 2 + (Q2−Q1) 2 (1) The square value of the distance A′B = (P2 + P1) 2 + (Q2 + Q1) 2 (2)
【0079】比較器108での処理は、(数1)及び
(数2)の演算結果の大小を求めるものである。すなわ
ち、「(数1)−(数2)」の演算を行なう。これは、
距離の差ΔLであり、この演算は次式(3)で表され
る。The processing in the comparator 108 determines the magnitude of the calculation results of (Equation 1) and (Equation 2). That is, the operation of "(Equation 1)-(Equation 2)" is performed. this is,
This is the distance difference ΔL, and this calculation is represented by the following equation (3).
【0080】 ΔL=−4×(P1×P2+4×Q1×Q2) …(3)ΔL = −4 × (P1 × P2 + 4 × Q1 × Q2) (3)
【0081】図4に示す図1のシンボル変換器100の
他の構成例において、比較器108の比較は、(数3)
の演算結果の符号ビットを取り出すことによっても可能
である。In the other example of the configuration of the symbol converter 100 shown in FIG. 1 shown in FIG.
It is also possible to take out the sign bit of the operation result of the above.
【0082】図5において、ベースバンド入力端子10
1,102には、複素乗算器10からのベースバンド信
号P,Qが入力され、ここから、それぞれ1シンボル遅
延器103a,103b及び乗算器105a,105b
に入力される。ベースバンド信号P,Qが、1シンボル
遅延器103a,103bを通じて、乗算器105a,
105bに入力される。乗算器105a,105bは、
連続する2シンボルのベースバンド信号P,Qに対する
乗算を行い、更に、加算器106で加算される。すなわ
ち、加算器106は「P1×P2+Q1×Q2」に対応
する加算を行なっている。In FIG. 5, the baseband input terminal 10
The baseband signals P and Q from the complex multiplier 10 are input to 1, 102, respectively, from which 1-symbol delay units 103a and 103b and multipliers 105a and 105b are respectively input.
Is input to The baseband signals P and Q are passed through the one-symbol delay units 103a and 103b to the multipliers 105a and 105a.
105b. The multipliers 105a and 105b are:
Multiplication is performed on the baseband signals P and Q of two consecutive symbols, and further added by the adder 106. That is, the adder 106 performs addition corresponding to “P1 × P2 + Q1 × Q2”.
【0083】加算器106の出力信号が、符号ビット抽
出回路(SIGN)112に入力される。符号ビット抽
出回路(SIGN)112は、加算器106の加算出力
信号が「ΔL>0」の場合に「1」をモジュロ2回路1
09に出力し、加算器106の加算出力信号が「ΔL≦
0」の際に、「0」をモジュロ2回路109に出力す
る。モジュロ2回路109の出力信号が、1シンボル遅
延器110を通じてモジュロ2回路109の他の入力端
子に入力される。The output signal of adder 106 is input to sign bit extraction circuit (SIGN) 112. The sign bit extraction circuit (SIGN) 112 modulates “1” into a modulo 2 circuit 1 when the addition output signal of the adder 106 is “ΔL> 0”.
09, and the addition output signal of the adder 106 becomes “ΔL ≦
At the time of “0”, “0” is output to the modulo 2 circuit 109. The output signal of the modulo 2 circuit 109 is input to another input terminal of the modulo 2 circuit 109 through the one-symbol delay unit 110.
【0084】この結果、モジュロ2回路109は、図4
の構成と同様に、連続する2シンボルA点、B点におい
て、A点を180度回転させた位置をA’点とするとき
に、「距離ABの2乗≦距離A’Bの2乗」であれば、
B点のシンボル値は前値、すなわち、1シンボル前の出
力と同一値をシリアルデータ出力端子111から出力す
る。また、モジュロ2回路109は、「距離ABの2乗
>距離A’Bの2乗」であれば、B点のシンボル値は前
値の反転、すなわち、1シンボル前の出力信号を反転し
てシリアルデータ出力端子111から出力する。As a result, the modulo 2 circuit 109
Similarly to the above configuration, when the position obtained by rotating the point A by 180 degrees between the two consecutive symbols A and B is defined as the point A ′, “the square of the distance AB ≦ the square of the distance A′B” If,
The symbol value at point B outputs the previous value, that is, the same value as the output one symbol before, from the serial data output terminal 111. If “the square of the distance AB> the square of the distance A′B”, the modulo 2 circuit 109 inverts the symbol value of the point B to the previous value, that is, inverts the output signal one symbol before. Output from the serial data output terminal 111.
【0085】この構成によっても、受信信号に周波数離
調が発生している際に、フレーム同期信号期間を特定し
て、そのB−PSK期間を特定できるようになる。According to this configuration, when a frequency detuning occurs in the received signal, the frame synchronization signal period can be specified, and the B-PSK period can be specified.
【0086】このように、この実施形態では、周波数離
調が生じた位相変調信号からフレーム同期期間を検出す
ることによって、B−PSK期間を特定し、そのB−P
SK期間のデータを用いてキャリア再生が出来るように
なる。As described above, in this embodiment, the B-PSK period is specified by detecting the frame synchronization period from the phase modulation signal in which the frequency detuning has occurred, and the BP is determined.
Carrier reproduction can be performed using the data in the SK period.
【0087】なお、この実施形態では、シンボル変換器
100(100A)は、複素乗算10からのベースバン
ド信号が入力されるが、デジタルフィルタ8,9から入
力するようにしても同様に動作し、この場合の構成も本
発明に含まれる。In this embodiment, the symbol converter 100 (100A) receives the baseband signal from the complex multiplier 10, but operates in the same manner even if it receives the signals from the digital filters 8 and 9. The configuration in this case is also included in the present invention.
【0088】[0088]
【発明の効果】以上の説明から明らかなように、本発明
の位相変調信号のデジタル処理による復調方法及びデジ
タル復調装置によれば、階層化伝送による位相変調信号
に周波数離調が生じている場合にも、最低速伝送の位相
変調信号におけるフレーム同期信号期間を検出して、こ
の最低速伝送の位相変調信号の期間のデータを用いてキ
ャリア再生を行っている。この結果、キャリア再生まで
の時間が短縮できるようになる。As is apparent from the above description, according to the demodulation method and the digital demodulation apparatus for digitally processing a phase-modulated signal of the present invention, a case where frequency detuning occurs in a phase-modulated signal by hierarchical transmission. Also, the frame synchronization signal period in the phase modulation signal of the lowest speed transmission is detected, and carrier reproduction is performed using the data of the period of the phase modulation signal of the lowest speed transmission. As a result, the time until carrier regeneration can be reduced.
【0089】また、本発明は、フレーム同期検出を2位
相(0度/180度)のみのフレーム同期検出によって
行っている。この結果、フレーム同期検出が容易になっ
て、その装置規模の増大化を抑えることが可能になる。In the present invention, the frame synchronization is detected by detecting the frame synchronization of only two phases (0 degrees / 180 degrees). As a result, frame synchronization detection is facilitated, and it is possible to suppress an increase in the device scale.
【図1】本発明の実施の形態による位相変調信号のデジ
タル処理による復調方法及びデジタル復調装置にかかる
構成を示すブロック図である。FIG. 1 is a block diagram illustrating a configuration according to a digital demodulation method and a digital demodulation device of a phase modulation signal according to an embodiment of the present invention.
【図2】図1中のシンボル変換器の内部構成を示すブロ
ック図である。FIG. 2 is a block diagram showing an internal configuration of a symbol converter in FIG.
【図3】図1中のフレーム同期検出器の内部構成を示す
ブロック図である。FIG. 3 is a block diagram showing an internal configuration of a frame synchronization detector in FIG.
【図4】図1のシンボル変換器の他の構成例の変形例を
示すブロック図である。FIG. 4 is a block diagram showing a modification of another configuration example of the symbol converter of FIG. 1;
【図5】図4に示すシンボル変換器の変形例の構成を示
すブロック図である。FIG. 5 is a block diagram showing a configuration of a modification of the symbol converter shown in FIG.
【図6】実施形態にあってシンボル変換の動作を説明す
るための図である。FIG. 6 is a diagram illustrating an operation of symbol conversion in the embodiment.
【図7】図4に示すシンボル変換器の動作を説明するた
めの図である。FIG. 7 is a diagram for explaining the operation of the symbol converter shown in FIG.
【図8】従来の衛星放送受信機に搭載されるデジタル復
調器の構成を示すブロック図である。FIG. 8 is a block diagram showing a configuration of a digital demodulator mounted on a conventional satellite broadcast receiver.
【図9】図8中のフレーム同期検出器の構成を示すブロ
ック図である。FIG. 9 is a block diagram showing a configuration of a frame synchronization detector in FIG.
【図10】(1)〜(3)は、従来例におけるI−Qベ
クトルを説明するための図である。FIGS. 10 (1) to (3) are diagrams for explaining IQ vectors in a conventional example.
【図11】(1)〜(8)は、従来例における8−PS
Kのキャリア再生位相を説明するための図である。11 (1) to (8) show 8-PS in a conventional example.
FIG. 4 is a diagram for explaining a carrier reproduction phase of K.
【図12】(1)〜(8)は、従来例における8−PS
K位相でのB−PSK判定境界を説明するための図であ
る。FIGS. 12 (1) to (8) show 8-PS in a conventional example.
FIG. 9 is a diagram for explaining a B-PSK determination boundary in a K phase.
【図13】図9中の一致検出回路の構成を示す回路図で
ある。FIG. 13 is a circuit diagram showing a configuration of a match detection circuit in FIG. 9;
2,3 検波器 4 局部発振器 5 90度移相器(シフタ) 6,7 A/D変換器 8,9 デジタルフィルタ 10 複素乗算器 11 タイミング発生器 12 周波数スイープ制御器 13 位相誤差検出器 14 ループフィルタ 15 加算器 16 数値制御発振器(NCO) 17 コサイン(COS)発振器 18 サイン(SIN)発振器 100,100A シンボル変換器 103a,103b 1シンボル遅延器 104a〜104d 減算器 105a〜105d 乗算器 106,106a,106b 加算器 108 比較器 109 モジュロ2回路 110 1シンボル遅延器 112 符号ビット抽出回路(SIGN) 115a,115b −1乗算器 200 フレーム同期検出器 203 セレクタ 205 シリアル−パラレル変換器 206 インバータ 207a,207b 一致検出回路 208 オア回路 209 フレーム同期回路 210 フレーム同期パルス発生回路 dp 同期検出パルス fd キャリア周波数オフセット値 fp フレーム同期パルス imd 変調モード制御信号 mp,sd シリアルデータ P,Q ベースバンド信号 pd 位相誤差値 sync フレーム同期検出信号 tm タイミング信号 2,3 detector 4 local oscillator 5 90 degree phase shifter (shifter) 6,7 A / D converter 8,9 digital filter 10 complex multiplier 11 timing generator 12 frequency sweep controller 13 phase error detector 14 loop Filter 15 Adder 16 Numerically Controlled Oscillator (NCO) 17 Cosine (COS) Oscillator 18 Sine (SIN) Oscillator 100, 100A Symbol Converter 103a, 103b 1 Symbol Delayer 104a-104d Subtractor 105a-105d Multiplier 106, 106a, 106b adder 108 comparator 109 modulo 2 circuit 110 1 symbol delay unit 112 sign bit extraction circuit (SIGN) 115a, 115b -1 multiplier 200 frame synchronization detector 203 selector 205 serial-parallel converter 206 inverter 207a 207b coincidence detection circuit 208 OR circuit 209 frame synchronization circuit 210 frame synchronization pulse generation circuit dp synchronization detection pulse fd carrier frequency offset value fp frame synchronization pulse imd modulation mode control signal mp, sd serial data P, Q baseband signal pd phase error value sync frame synchronization detection signal tm timing signal
Claims (12)
タル処理による復調方法において、 入力位相変調信号を直交検波したI,Q信号をデジタル
変換する段階と、 このI,Q信号に再生キャリアを乗算して複素乗算を行
なう段階と、 この複素乗算の結果に基づいて連続する2シンボルの位
置から連続する2シンボル値の同一又は相違を判定して
シリアルデータを生成する段階と、 このシリアルデータからのフレーム同期の検出結果に基
づいて階層化伝送における最低速伝送の位相変調信号の
期間を確定する段階と、 この期間での位相変調信号を用いてキャリア再生を行う
段階と、 を有することを特徴とする位相変調信号のデジタル処理
による復調方法。1. A method of demodulating a phase-modulated signal by digital processing in hierarchical transmission, comprising the steps of: digitally converting I and Q signals obtained by quadrature detection of an input phase-modulated signal; Performing a complex multiplication on the basis of the result of the complex multiplication, determining the same or different values of two consecutive symbols from two consecutive symbol positions based on the result of the complex multiplication, and generating serial data; Determining a period of the phase modulation signal of the lowest speed transmission in the hierarchical transmission based on the detection result of the synchronization, and performing carrier regeneration using the phase modulation signal in this period. Demodulation method by digital processing of phase modulation signal.
定として、 連続する2シンボルの距離を算出し、この算出したシン
ボル間距離と予め設定されたしきい値とを比較し、この
比較でシンボル間距離がしきい値を超えない場合に同一
のシンボル値と判定し、又は、しきい値を超えた場合に
相違するシンボル値であると判定することを特徴とする
請求項1記載の位相変調信号のデジタル処理による復調
方法。2. A method for determining the identity or difference between two consecutive symbols, calculating a distance between two consecutive symbols, comparing the calculated inter-symbol distance with a preset threshold value, and comparing the symbols by this comparison. 2. The phase modulation according to claim 1, wherein if the inter-distance does not exceed the threshold value, the symbol value is determined to be the same, or if the inter-distance exceeds the threshold value, the symbol value is determined to be different. Demodulation method by digital processing of signal.
定として、 連続する2シンボルの距離を算出し、かつ、連続する2
シンボル中の現在シンボルの一つ前のシンボルを180
度回転し、この180度回転したシンボルと現在シンボ
ルとの距離を算出し、この算出した2種類のシンボル間
距離を比較し、この比較で最短距離が連続する2シンボ
ルの距離の場合に、連続2シンボルが同一のシンボル値
であると判定し、又は、最短距離が180度回転したシ
ンボルと現在シンボルとの距離の場合は、連続する2シ
ンボルが相違するシンボル値であると判定することを特
徴とする請求項1記載の位相変調信号のデジタル処理に
よる復調方法。3. A method for determining whether two consecutive symbols are the same or different includes calculating a distance between two consecutive symbols and determining two consecutive symbols.
The symbol before the current symbol in the symbol is set to 180
The distance between the symbol rotated by 180 degrees and the current symbol is calculated, and the calculated distances between the two types of symbols are compared with each other. If two symbols have the same symbol value, or if the shortest distance is the distance between the symbol rotated by 180 degrees and the current symbol, it is determined that two consecutive symbols have different symbol values. 2. The demodulation method according to claim 1, wherein the phase modulation signal is digitally processed.
ースバンド信号の最上位ビットからなるシリアルデータ
の一方を選択し、初回のフレーム同期検出では、シンボ
ル判定で生成したシリアルデータを選択してフレーム同
期検出を行い、前記フレーム同期検出にてフレーム同期
が検出された後は、同相ベースバンド信号の最上位ビッ
トからなるシリアルデータを選択してフレーム同期検出
を行なうことを特徴とする請求項1記載の位相変調信号
のデジタル処理による復調方法。4. The frame synchronization detection selects either serial data generated by symbol determination or serial data consisting of the most significant bit of an in-phase baseband signal, and in the first frame synchronization detection, generates by symbol determination. And performing frame synchronization detection by selecting the selected serial data, and after detecting frame synchronization by the frame synchronization detection, selecting serial data consisting of the most significant bit of the in-phase baseband signal and performing frame synchronization detection. The demodulation method according to claim 1, wherein the phase modulation signal is digitally processed.
電力比が相違する8−PSK,Q−PSK,B−PSK
による階層化の伝送であり、 最低速伝送の位相変調信号が、B−PSKであることを
特徴とする請求項1記載の位相変調信号のデジタル処理
による復調方法。5. The hierarchical transmission according to claim 1, wherein the carrier power / noise power ratio differs between 8-PSK, Q-PSK, and B-PSK.
2. The demodulation method according to claim 1, wherein the phase modulation signal of the lowest speed transmission is B-PSK.
処理するデジタル復調装置において、 入力位相変調信号を直交検波する検波手段と、 前記検波手段からのI,Q信号をデジタル値に変換する
A/D変換手段と、 前記A/D変換手段からのI,Q信号にそれぞれ再生キ
ャリアを乗算して複素乗算を行なう複素乗算手段と、 前記複素乗算手段での複素乗算出力において連続する2
シンボルの位置から連続する2シンボル値の同一又は相
違を判定してシリアルデータを生成するシンボル変換手
段と、 前記シンボル変換手段からのシリアルデータからフレー
ム同期を検出するフレーム同期検出手段と、 前記フレーム同期検出手段の検出結果に基づいて階層化
伝送における最低速伝送の位相変調信号における期間を
確定し、この期間の位相変調信号を用いて再生したキャ
リアを前記複素乗算手段に送出する再生処理手段と、 を備えることをことを特徴とするデジタル復調装置。6. A digital demodulator for demodulating a phase modulated signal in hierarchical transmission, a detecting means for performing quadrature detection on the input phase modulated signal, and an A / D converter for converting I and Q signals from the detecting means into digital values. D conversion means, complex multiplication means for multiplying the I and Q signals from the A / D conversion means by reproduction carriers, respectively, and performing complex multiplication;
Symbol conversion means for determining the same or different between two consecutive symbol values from the symbol position to generate serial data; frame synchronization detection means for detecting frame synchronization from the serial data from the symbol conversion means; A reproduction processing unit that determines a period in the phase modulation signal of the lowest speed transmission in the hierarchical transmission based on the detection result of the detection unit, and sends a carrier reproduced using the phase modulation signal in this period to the complex multiplication unit, A digital demodulator characterized by comprising:
2シンボルの同一又は相違の判定を行うための、 連続する2シンボルの距離を算出する算出部と、 前記算出部で算出したシンボル間距離と予め設定された
しきい値とを比較し、シンボル間距離がしきい値を超え
ない際に同一のシンボル値と判定し、又は、しきい値を
超える場合に相違するシンボル値であると判定するため
の比較部と、 を備えることを特徴とする請求項6記載のデジタル復調
装置。7. A calculating unit for calculating a distance between two consecutive symbols for determining the same or a difference between two consecutive symbols as the symbol conversion unit, and a distance between the symbols calculated by the calculating unit is determined in advance. To compare with a set threshold value, determine that the symbol value is the same when the distance between symbols does not exceed the threshold value, or determine that the symbol value is different when the distance exceeds the threshold value 7. The digital demodulation device according to claim 6, further comprising: a comparison unit.
2シンボルの同一又は相違の判定を行うための、 連続する2シンボルの距離を算出する第1算出部と、 前記第1算出部で算出した連続する2シンボル中の現在
シンボルの一つ前のシンボルを180度回転したシンボ
ルと現在シンボルとの距離を算出する第2算出部と、 前記第1及び第2算出部で算出された2種類のシンボル
間距離を比較し、最短距離が第1算出部での算出結果の
場合に連続2シンボルが同一のシンボル値と判定し、又
は、最短距離が第2算出部での算出結果の場合に連続す
る2シンボルが相違するシンボル値であると判定するた
めの比較部と、 を備えることを特徴とする請求項6記載のデジタル復調
装置。8. A first calculating unit for calculating a distance between two consecutive symbols for determining whether two consecutive symbols are the same or different, as the symbol conversion unit, and a continuation calculated by the first calculating unit. A second calculator for calculating the distance between the current symbol and the symbol obtained by rotating the symbol immediately before the current symbol in the two symbols by 180 degrees, and two types of symbols calculated by the first and second calculators The distances are compared, and two consecutive symbols are determined to have the same symbol value when the shortest distance is the result of calculation by the first calculating unit, or continuous when the shortest distance is the result of calculation by the second calculating unit. The digital demodulation device according to claim 6, further comprising: a comparing unit configured to determine that two symbols have different symbol values.
は、同相ベースバンド信号の最上位ビットからなるシリ
アルデータの一方を選択する選択部と、 初回のフレーム同期検出を、シンボル判定によって生成
されたシリアルデータを選択して行い、かつ、このフレ
ーム同期検出でフレーム同期が検出された後は、同相ベ
ースバンド信号の最上位ビットからなるシリアルデータ
を選択してフレーム同期検出を行なう選択・検出部と、 を備えることを特徴とする請求項6記載のデジタル復調
装置。9. A frame synchronization detecting means, comprising: a selection unit that selects one of serial data generated by symbol determination or serial data composed of the most significant bit of an in-phase baseband signal; After the frame synchronization is detected by the frame synchronization detection, the serial data consisting of the most significant bit of the in-phase baseband signal is selected to perform the frame synchronization detection. The digital demodulation device according to claim 6, further comprising: a selection / detection unit that performs the following.
相変調信号が、B−PSKあり、前記階層化伝送が、キ
ャリア電力/雑音電力比が相違する8−PSK,Q−P
SK,B−PSKによる階層化伝送であることを特徴と
する請求項6記載のデジタル復調装置。10. The phase-modulated signal of the lowest speed transmission in the reproduction processing means is B-PSK, and the hierarchical transmission is performed by using 8-PSK, QP having different carrier power / noise power ratios.
7. The digital demodulation device according to claim 6, wherein the transmission is layered transmission using SK and B-PSK.
のスペクトル整形を行って複素乗算手段に出力するため
のデジタルフィルタリング手段を更に備えることを特徴
とする請求項6記載のデジタル復調装置。11. The digital demodulation device according to claim 6, further comprising digital filtering means for shaping the spectrum of the I and Q signals from said A / D conversion means and outputting the result to a complex multiplication means. .
1記載のデジタル復調装置が、衛星デジタル放送を受信
する衛星デジタル受信装置に装備されることを特徴とす
るデジタル復調装置。12. The method according to claim 6,7,8,9,10,1.
A digital demodulation device, wherein the digital demodulation device according to 1 is provided in a satellite digital reception device for receiving satellite digital broadcasting.
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JP18978599A JP3382891B2 (en) | 1999-07-02 | 1999-07-02 | Demodulation method and digital demodulation device for digitally processing phase modulated signal |
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JP3382891B2 JP3382891B2 (en) | 2003-03-04 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7542409B2 (en) | 2002-10-11 | 2009-06-02 | Lg Electronics Inc. | Logical and operation diversity combining method |
US7729455B2 (en) | 2005-11-25 | 2010-06-01 | Seiko Epson Corporation | PSK receiver, PSK demodulating circuit, communication apparatus, and PSK receiving method |
-
1999
- 1999-07-02 JP JP18978599A patent/JP3382891B2/en not_active Expired - Fee Related
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US7542409B2 (en) | 2002-10-11 | 2009-06-02 | Lg Electronics Inc. | Logical and operation diversity combining method |
US7729455B2 (en) | 2005-11-25 | 2010-06-01 | Seiko Epson Corporation | PSK receiver, PSK demodulating circuit, communication apparatus, and PSK receiving method |
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