JP2001023933A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、たとえばＬＳＩ
（大規模集積回路）などの半導体装置の製造方法に関す
る。特に、半導体基板上に形成された絶縁膜の表面に銅
配線を配設するための方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention
The present invention relates to a method for manufacturing a semiconductor device such as a (large-scale integrated circuit). In particular, the present invention relates to a method for arranging copper wiring on a surface of an insulating film formed on a semiconductor substrate.
【０００２】[0002]
【従来の技術】半導体装置の高集積化のために、複数の
配線を層間絶縁膜を挟んで上下に積層した状態に配設す
る多層配線構造が従来から採用されている。図２は、多
層配線構造が採用された半導体装置の従来の製造方法を
工程順に示す断面図である。半導体基板１上に形成され
た第１層間絶縁膜２の表面には、第１層目の配線３Ａ，
３Ｂがパターン形成される。たとえば、第１層目の配線
３Ａ，３Ｂがアルミニウムからなる場合には、図２(a)
に示すように、窒化チタンなどからなるバリアメタル層
４が第１層間絶縁膜２上に形成される。そして、そのバ
リアメタル層４上に配線材料からなる配線層を形成した
後、この配線層およびバリアメタル層４をエッチングに
よってパターニングすることにより、図２(b)に示すよ
うに、第１層目の配線３Ａ，３Ｂが形成される。こうし
て第１層目の配線３Ａ，３Ｂが形成されると、図２(c)
に示すように、たとえばＣＶＤ（Chemical Vapor Depos
ition：化学的気相成長）法によって、その配線３Ａ，
３Ｂが形成された第１層間絶縁膜２上に第２層間絶縁膜
５が形成される。そして、その形成された第２層間絶縁
膜５の表面に、第２層目の配線が形成される。2. Description of the Related Art A multi-layer wiring structure in which a plurality of wirings are vertically stacked with an interlayer insulating film interposed therebetween has been employed for high integration of a semiconductor device. FIG. 2 is a cross-sectional view showing a conventional method of manufacturing a semiconductor device employing a multilayer wiring structure in the order of steps. On the surface of the first interlayer insulating film 2 formed on the semiconductor substrate 1, the first layer wirings 3A,
3B is patterned. For example, when the first-layer wirings 3A and 3B are made of aluminum, FIG.
As shown in FIG. 1, a barrier metal layer 4 made of titanium nitride or the like is formed on the first interlayer insulating film 2. After a wiring layer made of a wiring material is formed on the barrier metal layer 4, the wiring layer and the barrier metal layer 4 are patterned by etching to form a first layer as shown in FIG. Wirings 3A and 3B are formed. When the first-layer wirings 3A and 3B are thus formed, FIG.
As shown in, for example, CVD (Chemical Vapor Depos
ition: chemical vapor deposition) method, the wiring 3A,
Second interlayer insulating film 5 is formed on first interlayer insulating film 2 on which 3B is formed. Then, a second-layer wiring is formed on the surface of the formed second interlayer insulating film 5.
【０００３】[0003]
【発明が解決しようとする課題】ところが、第１層目の
配線３Ａ，３Ｂが形成された第１層間絶縁膜２上に、Ｃ
ＶＤ法によって第２層間絶縁膜５を形成した場合、この
第２層間絶縁膜５は、図２(c)に参照符号５Ａ，５Ｂ付
して示すように、第１層目の配線３Ａ，３Ｂに対向する
部分における頂部が下方部に比べて側方に張り出す、い
わゆるオーバーハング形状に形成される。そのため、隣
接するオーバーハング形状部分５Ａ，５Ｂが互いに接触
して、第２層間絶縁膜５の内部にボイド６を生じるおそ
れがある。However, on the first interlayer insulating film 2 on which the first-layer wirings 3A and 3B are formed, C
When the second interlayer insulating film 5 is formed by the VD method, the second interlayer insulating film 5 becomes the first layer wirings 3A and 3B as shown by reference numerals 5A and 5B in FIG. Is formed in a so-called overhang shape, in which a top portion at a portion facing the side protrudes laterally as compared with a lower portion. Therefore, there is a possibility that the adjacent overhang-shaped portions 5A and 5B come into contact with each other and generate a void 6 inside the second interlayer insulating film 5.
【０００４】また、第２層間絶縁膜５上に第２層目の配
線の材料からなる配線層を形成し、この配線層をエッチ
ングによってパターニングして配線を形成する場合に
は、オーバーハング形状部分５Ａ，５Ｂ間に生じる溝部
７に配線層が残ってしまい、いわゆるストリンガーを生
じるおそれもある。上記のボイド６やストリンガーなど
の不良が生じることを防ぐためには、第２層間絶縁膜５
の形成後に、たとえばＣＭＰ（Chemical Mechanical Po
lishing：化学的機械的研磨）法による平坦化処理など
を実行して、第２層間絶縁膜５の表面を平坦化すること
が考えられる。しかしながら、このような平坦化処理を
実行すると、プロセスコストが大幅に増加するといった
問題を生じる。In the case where a wiring layer made of a second layer wiring material is formed on the second interlayer insulating film 5 and this wiring layer is patterned by etching to form a wiring, an overhanging portion is formed. The wiring layer may remain in the groove 7 generated between 5A and 5B, and a so-called stringer may be generated. In order to prevent defects such as the voids 6 and stringers from occurring, the second interlayer insulating film 5 is required.
After the formation of, for example, CMP (Chemical Mechanical Po
It is conceivable that the surface of the second interlayer insulating film 5 is flattened by performing a flattening process or the like by a lishing (chemical mechanical polishing) method. However, when such a flattening process is performed, there arises a problem that the process cost is significantly increased.
【０００５】そこで、この発明の目的は、上述の技術的
課題を解決し、プロセスコストの増加を招くことなく、
上記のボイドやストリンガーなどの不良が発生すること
を防止できる半導体装置の製造方法を提供することであ
る。Therefore, an object of the present invention is to solve the above-mentioned technical problems and to increase the process cost without increasing the process cost.
An object of the present invention is to provide a method of manufacturing a semiconductor device which can prevent the above-described defects such as voids and stringers from occurring.
【０００６】[0006]
【課題を解決するための手段および発明の効果】上記の
目的を達成するための請求項１記載の発明は、半導体基
板上の第１絶縁膜の表面に配線パターンに対応したバリ
アメタルパターンを形成する工程と、このバリアメタル
パターンの表面に、無電解めっきにおける銅析出反応の
触媒となる材料からなる触媒層を形成する工程と、この
触媒層の形成後に、上記バリアメタルパターンのエッジ
部分における銅の成長を抑制するための成長抑制剤が添
加されためっき液を用いた無電解めっきを行うことによ
り、上記バリアメタルパターンの表面に略台形状の断面
形状を有する銅配線を形成する工程と、この銅配線の形
成後に、上記第１絶縁膜および銅配線を覆う第２絶縁膜
を形成する工程とを含むことを特徴とする半導体装置の
製造方法である。According to the first aspect of the present invention, a barrier metal pattern corresponding to a wiring pattern is formed on a surface of a first insulating film on a semiconductor substrate. Performing a step of forming a catalyst layer made of a material that catalyzes a copper deposition reaction in electroless plating on the surface of the barrier metal pattern; and forming copper on the edge of the barrier metal pattern after the formation of the catalyst layer. Forming a copper wiring having a substantially trapezoidal cross-sectional shape on the surface of the barrier metal pattern by performing electroless plating using a plating solution to which a growth inhibitor for suppressing the growth of Forming a second insulating film covering the first insulating film and the copper wiring after the formation of the copper wiring.
【０００７】上記触媒となる材料は、パラジウム、銀、
プラチナ、銅または金のいずれかであってもよい。ま
た、上記成長抑制剤は、上記バリアメタル層に吸着可能
な高分子材料であってもよく、特に、分子量が１０００
以上である高分子材料であるポリエチレングリコールま
たは2,2'-ビピリジルがある。The above-mentioned catalyst material is palladium, silver,
It may be either platinum, copper or gold. In addition, the growth inhibitor may be a polymer material that can be adsorbed on the barrier metal layer.
There is polyethylene glycol or 2,2′-bipyridyl which is the above-mentioned polymer material.
【０００８】この発明によれば、銅配線を形成するため
の無電解めっきに用いられるめっき液には、バリアメタ
ルパターンのエッジ部分における銅の成長を抑制する成
長抑制剤が添加されており、バリアメタルパターン上に
は、略台形状の断面を有する銅配線が形成される。した
がって、この銅配線上に形成される第２絶縁膜が、いわ
ゆるオーバーハング形状に形成されるおそれがない。ゆ
えに、第２絶縁膜の内部にボイドなどの不良を生じるお
それがない。According to the present invention, the plating solution used for electroless plating for forming the copper wiring contains a growth inhibitor for suppressing the growth of copper at the edge of the barrier metal pattern. A copper wiring having a substantially trapezoidal cross section is formed on the metal pattern. Therefore, there is no possibility that the second insulating film formed on the copper wiring is formed in a so-called overhang shape. Therefore, there is no possibility that a defect such as a void is generated inside the second insulating film.
【０００９】しかも、ＣＭＰ法による平坦化処理などを
実行する必要がないから、ボイドなどの不良の発生を防
ぐために、プロセスコストの増加を招くといったことも
ない。なお、上記銅配線を形成する工程の前に、上記バ
リアメタルパターンの側面を覆うサイドウォールを形成
する工程をさらに含むことが好ましい。このサイドウォ
ールが形成されることにより、バリアメタルパターンの
側面に触媒層が形成されることを防ぐことができるか
ら、バリアメタルパターンの側方に銅が成長することを
防止できる。ゆえに、所望する形状の銅配線を良好に形
成することができる。In addition, since it is not necessary to perform a planarization process or the like by the CMP method, there is no increase in process cost in order to prevent occurrence of defects such as voids. Preferably, before the step of forming the copper wiring, a step of forming a sidewall covering a side surface of the barrier metal pattern is further included. By forming the sidewall, it is possible to prevent the catalyst layer from being formed on the side surface of the barrier metal pattern. Therefore, it is possible to prevent copper from growing on the side of the barrier metal pattern. Therefore, a copper wiring having a desired shape can be favorably formed.
【００１０】また、請求項２のように、上記半導体装置
の製造方法は、複数の配線を積層した状態に配設する多
層配線構造の半導体装置を製造するための方法であっ
て、上記第２絶縁膜は、上記銅配線とこの銅配線とは別
の上層配線とを絶縁するための層間絶縁膜であってもよ
い。この場合、層間絶縁膜がオーバーハング形状に形成
されないので、第２絶縁膜の表面に上層配線を形成した
ことによってストリンガーなどの不良を生じるおそれが
ない。According to a second aspect of the present invention, the method of manufacturing a semiconductor device is a method for manufacturing a semiconductor device having a multilayer wiring structure in which a plurality of wirings are arranged in a stacked state. The insulating film may be an interlayer insulating film for insulating the copper wiring and an upper wiring different from the copper wiring. In this case, since the interlayer insulating film is not formed in an overhang shape, there is no possibility that a defect such as a stringer may be caused by forming the upper wiring on the surface of the second insulating film.
【００１１】請求項３記載の発明は、上記第２絶縁膜
は、ＴＥＯＳからなることを特徴とする請求項１または
２記載の半導体装置の製造方法である。この発明によれ
ば、ＴＥＯＳ自体が有する流動性により、より平滑な表
面を有する第２絶縁膜を得ることができ、ボイドやスト
リンガーなどの不良を生じるおそれがさらになくなる。According to a third aspect of the present invention, in the method of manufacturing a semiconductor device according to the first or second aspect, the second insulating film is made of TEOS. According to the present invention, the second insulating film having a smoother surface can be obtained due to the fluidity of TEOS itself, and the possibility of causing defects such as voids and stringers is further reduced.
【００１２】なお、上記第２絶縁膜の材料は、ＢＰＳ
Ｇ、ＵＳＧまたはＰＳＧのいずれかであってもよい。The material of the second insulating film is BPS
Any of G, USG or PSG may be used.
【００１３】[0013]
【発明の実施の形態】以下では、この発明の実施の形態
を、添付図面を参照して詳細に説明する。図１は、この
発明の一実施形態に係る半導体装置の製造方法を工程順
に示す断面図である。この図１に示す製造方法は、たと
えば多層配線構造の半導体装置を製造するための方法で
あり、シリコン基板などの半導体基板１１上に形成され
た第１層間絶縁膜１２上に第１層目の配線１３Ａ，１３
Ｂをパターン形成した後、第２層目の配線を形成するた
めに、第１層間絶縁膜１２上に第２層間絶縁膜１４を形
成するための方法である。Embodiments of the present invention will be described below in detail with reference to the accompanying drawings. FIG. 1 is a sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps. The manufacturing method shown in FIG. 1 is, for example, a method for manufacturing a semiconductor device having a multi-layer wiring structure, in which a first layer of a first layer is formed on a first interlayer insulating film 12 formed on a semiconductor substrate 11 such as a silicon substrate. Wiring 13A, 13
This is a method for forming a second interlayer insulating film 14 on the first interlayer insulating film 12 in order to form a second layer wiring after pattern formation of B.
【００１４】まず、図１(a)に示すように、たとえば酸
化シリコンなどからなる第１層間絶縁膜１２の表面に、
たとえばスパッタ法によって、窒化チタンなどからなる
バリアメタル層１５が形成される。このバリアメタル層
１５は、配線１３Ａ，１３Ｂの材料が第１層間絶縁膜１
２中に拡散するのを防ぐためのものであり、上記した窒
化チタンの他にも、たとえば窒化タンタルや窒化タング
ステンで構成されてもよい。First, as shown in FIG. 1A, a surface of a first interlayer insulating film 12 made of, for example, silicon oxide is
For example, a barrier metal layer 15 made of titanium nitride or the like is formed by a sputtering method. The barrier metal layer 15 is formed by using the material of the wirings 13A and 13B as the first interlayer insulating film 1.
2 to prevent diffusion into the metal 2 and may be made of, for example, tantalum nitride or tungsten nitride in addition to the above-mentioned titanium nitride.
【００１５】次いで、図１(b)に示すように、フォトリ
ソグラフィ技術により、バリアメタル層１５の表面に、
配線パターンに対応したレジストパターン１６Ａ，１６
Ｂが選択的に形成される。そして、その形成されたレジ
ストパターン１６Ａ，１６Ｂをマスクとしてバリアメタ
ル層１５のエッチングが行われ、これにより、配線パタ
ーンに対応したバリアメタルパターン１５Ａ，１５Ｂが
形成される。Next, as shown in FIG. 1B, the surface of the barrier metal layer 15 is
Resist patterns 16A, 16 corresponding to wiring patterns
B is selectively formed. Then, the barrier metal layer 15 is etched using the formed resist patterns 16A and 16B as a mask, thereby forming barrier metal patterns 15A and 15B corresponding to the wiring patterns.
【００１６】こうしてバリアメタルパターン１５Ａ，１
５Ｂが形成されると、このバリアメタルパターン１５
Ａ，１５Ｂ上に残留しているレジストパターン１６Ａ，
１６Ｂが除去される。その後、図１(c)に示すように、
露出した第１層間絶縁膜１２およびバリアメタルパター
ン１５Ａ，１５Ｂの表面に、サイドウォール用膜１７が
たとえばＣＶＤ（Chemical Vapor Deposition：化学的
気相成長）法により成膜される。サイドウォール用膜１
７は、たとえば酸化シリコンなど、第１層間絶縁膜１２
と同じ材料からなることが好ましい。Thus, the barrier metal patterns 15A, 1
5B, the barrier metal pattern 15 is formed.
A, resist pattern 16A remaining on 15B,
16B is removed. Then, as shown in FIG.
A sidewall film 17 is formed on the exposed surfaces of the first interlayer insulating film 12 and the barrier metal patterns 15A and 15B by, for example, a CVD (Chemical Vapor Deposition) method. Sidewall film 1
7 is a first interlayer insulating film 12 such as silicon oxide, for example.
It is preferable to be made of the same material as
【００１７】次に、図１(d)に示すように、サイドウォ
ール用膜１７をエッチバックして、第１層間絶縁膜１２
およびバリアメタルパターン１５Ａ，１５Ｂの表面を露
出させる。このエッチバックでは、サイドウォール用膜
１７がほぼ均一なエッチングレートで削り取られてい
く。このため、第１層間絶縁膜１２およびバリアメタル
パターン１５Ａ，１５Ｂの表面が露出した時点で、バリ
アメタルパターン１５Ａ，１５Ｂの周囲には、サイドウ
ォール用膜１７の一部が残留し、これによりサイドウォ
ール１７Ａが形成される。Next, as shown in FIG. 1D, the side wall film 17 is etched back so that the first interlayer insulating film 12 is formed.
In addition, the surfaces of the barrier metal patterns 15A and 15B are exposed. In this etch back, the sidewall film 17 is scraped off at a substantially uniform etching rate. Therefore, when the surfaces of the first interlayer insulating film 12 and the barrier metal patterns 15A and 15B are exposed, a part of the sidewall film 17 remains around the barrier metal patterns 15A and 15B. The wall 17A is formed.
【００１８】その後、触媒核としてのパラジウムを酸に
溶かしてなる溶液中に半導体基板１１が浸漬されること
により、図１(d)に「×」を付して示すように、バリア
メタルパターン１５Ａ，１５Ｂの露出した表面にパラジ
ウム層１８が形成される。すなわち、バリアメタルパタ
ーン１５Ａ，１５Ｂの側面はサイドウォール１７Ａで覆
われているから、このバリアメタルパターン１５Ａ，１
５Ｂの側面にはパラジウム層１８は形成されず、バリア
メタルパターン１５Ａ，１５Ｂの上面のみにパラジウム
層１８が形成される。Thereafter, the semiconductor substrate 11 is immersed in a solution obtained by dissolving palladium as a catalyst nucleus in an acid, so that the barrier metal pattern 15 A , 15B are formed on the exposed surfaces. That is, since the side surfaces of the barrier metal patterns 15A and 15B are covered with the sidewall 17A, the barrier metal patterns 15A and 15B
The palladium layer 18 is not formed on the side surface of 5B, but is formed only on the upper surfaces of the barrier metal patterns 15A and 15B.
【００１９】なお、パラジウムを溶かしている酸は、バ
リアメタルパターン１５Ａ，１５Ｂの材料を溶かす（イ
オン化する）ことができ、かつ、第１層間絶縁膜１２を
溶かすことができない性質を有するものであり、第１層
間絶縁膜１２が窒化シリコンからなり、バリアメタルパ
ターン１５Ａ，１５Ｂが窒化チタンからなる場合には、
たとえばフッ酸（ＨＦ）を用いることができる。また、
第１層間絶縁膜１２が酸化シリコンからなり、バリアメ
タルパターン１５Ａ，１５Ｂが窒化チタンからなる場合
には、たとえばＨＮＯ3、ＮＨ4Ｆ、ＨＣｌを用いること
ができる。The acid in which palladium is dissolved has a property that the material of the barrier metal patterns 15A and 15B can be dissolved (ionized) and the first interlayer insulating film 12 cannot be dissolved. When the first interlayer insulating film 12 is made of silicon nitride and the barrier metal patterns 15A and 15B are made of titanium nitride,
For example, hydrofluoric acid (HF) can be used. Also,
When first interlayer insulating film 12 is made of silicon oxide and barrier metal patterns 15A and 15B are made of titanium nitride, for example, HNO 3 , NH 4 F, and HCl can be used.
【００２０】次いで、パラジウム層１８が形成された半
導体基板１１を銅イオンを含むめっき液中に浸漬させた
り、半導体基板１１にめっき液をスプレーしたりするこ
とにより、パラジウム層１８を反応開始層とする銅の無
電解めっきが行われる。無電解めっきに用いられるめっ
き液には、バリアメタルパターン１５Ａ，１５Ｂ（パラ
ジウム層１８）のエッジ部分に吸着して、このエッジ部
分における銅の成長を抑制することができる成長抑制剤
が添加されている。これにより、無電解めっきにおい
て、バリアメタルパターン１５Ａ，１５Ｂのエッジ部分
における銅の成長が抑制され、図１(e)に示すように、
バリアメタルパターン１５Ａ，１５Ｂ上には、略台形状
の断面を有する銅配線１３Ａ，１３Ｂが形成される。Next, the semiconductor substrate 11 on which the palladium layer 18 has been formed is immersed in a plating solution containing copper ions, or the plating solution is sprayed on the semiconductor substrate 11 so that the palladium layer 18 becomes a reaction initiation layer. Electroless plating of copper is performed. The plating solution used for the electroless plating is added with a growth inhibitor that can adsorb to the edge portions of the barrier metal patterns 15A and 15B (palladium layer 18) and suppress the growth of copper at the edge portions. I have. Thus, in electroless plating, the growth of copper at the edge portions of the barrier metal patterns 15A and 15B is suppressed, and as shown in FIG.
Copper wirings 13A and 13B having a substantially trapezoidal cross section are formed on barrier metal patterns 15A and 15B.
【００２１】なお、成長抑制剤には、たとえば分子量が
１０００以上である高分子材料を用いることができ、こ
の高分子材料としては、たとえばポリエチレングリコー
ルや2,2'-ビピリジルなどを例示することができる。そ
の後、図１(f)に示すように、銅配線１３Ａ，１３Ｂが
形成された第１層間絶縁膜１２上に、たとえばＣＶＤ法
によって第２層間絶縁膜１４が形成される。銅配線１３
Ａ，１３Ｂは断面台形状に形成されているから、ＣＶＤ
法によって第２層間絶縁膜１４を形成した場合でも、第
２層間絶縁膜１４が、銅配線１３Ａ，１３Ｂに対向する
部分における頂部が下方部に比べて側方に張り出す、い
わゆるオーバーハング形状に形成されるおそれがない。
ゆえに、第２層間絶縁膜１４の内部にボイドを生じた
り、第２層間絶縁膜１４の表面に第２層目の配線を形成
することによってストリンガーを生じたりするおそれが
ない。As the growth inhibitor, for example, a polymer material having a molecular weight of 1000 or more can be used. Examples of the polymer material include polyethylene glycol and 2,2'-bipyridyl. it can. Thereafter, as shown in FIG. 1F, a second interlayer insulating film 14 is formed on the first interlayer insulating film 12 on which the copper wirings 13A and 13B are formed, for example, by a CVD method. Copper wiring 13
Since A and 13B are formed in a trapezoidal cross section, CVD
Even when the second interlayer insulating film 14 is formed by the method, the second interlayer insulating film 14 has a so-called overhang shape in which the top portion of the portion facing the copper wirings 13A and 13B projects laterally compared to the lower portion. There is no risk of formation.
Therefore, there is no risk of generating a void inside the second interlayer insulating film 14 or generating a stringer by forming a second-layer wiring on the surface of the second interlayer insulating film 14.
【００２２】なお、第２層間絶縁膜１４の材料として
は、たとえばＴＥＯＳ(tetra-ethyl-ortho-silicate)を
用いることが好ましい。このＴＥＯＳを用いた場合、Ｔ
ＥＯＳ自体が有する流動性により、より平滑な表面を有
する第２層間絶縁膜を得ることができ、ボイドやストリ
ンガーなどの不良が生じるおそれをさらになくすことが
できる。また、ＴＥＯＳの他にも、たとえば、ＢＰＳＧ
(bron-phosho-silicate-grass)、ＵＳＧ(Undoped-silic
ate-grass)またはＰＳＧ(phosho-silicate-grass)が第
２層間絶縁膜１４の材料に用いられてもよい。The material of the second interlayer insulating film 14 is preferably, for example, TEOS (tetra-ethyl-ortho-silicate). When this TEOS is used, T
Due to the fluidity of the EOS itself, a second interlayer insulating film having a smoother surface can be obtained, and the risk of defects such as voids and stringers can be further reduced. In addition to TEOS, for example, BPSG
(bron-phosho-silicate-grass), USG (Undoped-silic
ate-grass) or PSG (phosho-silicate-grass) may be used as the material of the second interlayer insulating film 14.
【００２３】以上のようにこの実施形態によれば、バリ
アメタルパターン１５Ａ，１５Ｂのエッジ部分における
銅の成長を抑制する成長抑制剤をめっき液中に添加し
て、第１層目の銅配線１３Ａ，１３Ｂを断面台形状に形
成することにより、オーバーハング形状部分を有してい
ない第２層間絶縁膜１４を得ることができる。ゆえに、
第２層間絶縁膜１４にボイドなどの不良を生じるおそれ
がない。また、第２層間絶縁膜１４がオーバーハング形
状部分を有していないので、この第２層間絶縁膜１４の
表面に第２層目の配線を形成することによってストリン
ガーなどの不良を生じるおそれもない。As described above, according to this embodiment, a growth inhibitor for suppressing the growth of copper at the edge portions of the barrier metal patterns 15A and 15B is added to the plating solution to form the first-layer copper wiring 13A. , 13B having a trapezoidal cross section, a second interlayer insulating film 14 having no overhang-shaped portion can be obtained. therefore,
There is no possibility of causing defects such as voids in the second interlayer insulating film 14. Further, since the second interlayer insulating film 14 does not have an overhang-shaped portion, forming a second-layer wiring on the surface of the second interlayer insulating film 14 does not cause a failure such as a stringer. .
【００２４】しかも、ＣＭＰ法による平坦化処理などを
実行する必要がないから、プロセスコストの増加を招く
こともない。この発明の一実施形態の説明は以上のとお
りであるが、この発明は、上述の一実施形態に限定され
るものではない。たとえば、上述の実施形態では、無電
解めっきにおける触媒核としてパラジウムを例示した
が、パラジウム以外にも、銀、プラチナ、銅、金などを
触媒核として用いることができる。Further, since it is not necessary to perform a planarization process by the CMP method, the process cost does not increase. The description of one embodiment of the present invention is as described above, but the present invention is not limited to the above-described embodiment. For example, in the above-described embodiment, palladium is exemplified as the catalyst nucleus in the electroless plating, but silver, platinum, copper, gold, or the like can be used as the catalyst nucleus other than palladium.
【００２５】また、上述の実施形態では、この発明が多
層配線構造の半導体装置を製造するための方法に適用さ
れた場合を例にとって説明したが、この発明は、たとえ
ば、第１絶縁膜上に銅配線が形成され、その銅配線およ
び第１層間絶縁膜の表面が第２絶縁膜としての表面保護
膜で覆われた単層配線構造の半導体装置を製造するため
の方法に適用することもできる。In the above-described embodiment, the case where the present invention is applied to a method for manufacturing a semiconductor device having a multi-layer wiring structure has been described as an example. The present invention can also be applied to a method for manufacturing a semiconductor device having a single-layer wiring structure in which a copper wiring is formed and the surfaces of the copper wiring and the first interlayer insulating film are covered with a surface protection film as a second insulating film. .
【００２６】その他、特許請求の範囲に記載された事項
の範囲内で種々の設計変更を施すことができる。In addition, various design changes can be made within the scope of the matters described in the claims.
【図１】この発明の一実施形態に係る半導体装置の製造
方法を工程順に示す断面図である。FIG. 1 is a sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps.
【図２】多層配線構造が採用された半導体装置の従来の
製造方法を工程順に示す断面図である。FIG. 2 is a cross-sectional view showing a conventional method of manufacturing a semiconductor device employing a multilayer wiring structure in the order of steps.
１１ 半導体基板 １２ 第１層間絶縁膜（第１絶縁膜） １３Ａ，１３Ｂ 銅配線 １４ 第２層間絶縁膜（第２絶縁膜） １５ バリアメタル層 １６Ａ，１６Ｂ レジストパターン １７Ａ サイドウォール １８ パラジウム層（触媒層） Reference Signs List 11 semiconductor substrate 12 first interlayer insulating film (first insulating film) 13A, 13B copper wiring 14 second interlayer insulating film (second insulating film) 15 barrier metal layer 16A, 16B resist pattern 17A sidewall 18 palladium layer (catalyst layer) )
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4K022 AA01 AA41 BA08 BA35 CA06 CA08 CA19 CA20 CA21 DA01 DB01 4M104 BB04 BB30 BB32 BB33 DD37 DD47 DD53 EE06 EE09 EE14 EE15 FF08 FF18 GG13 HH20 5F033 HH11 HH32 HH33 HH34 MM01 MM05 MM13 PP15 PP28 QQ09 QQ31 RR04 SS04 TT01 TT08 XX33 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 4K022 AA01 AA41 BA08 BA35 CA06 CA08 CA19 CA20 CA21 DA01 DB01 4M104 BB04 BB30 BB32 BB33 DD37 DD47 DD53 EE06 EE09 EE14 EE15 FF08 FF18 GG13 HH20 5F033 HH11 HH32 MM33 QQ09 QQ31 RR04 SS04 TT01 TT08 XX33
Claims (3)
ターンに対応したバリアメタルパターンを形成する工程
と、 このバリアメタルパターンの表面に、無電解めっきにお
ける銅析出反応の触媒となる材料からなる触媒層を形成
する工程と、 この触媒層の形成後に、上記バリアメタルパターンのエ
ッジ部分における銅の成長を抑制するための成長抑制剤
が添加されためっき液を用いた無電解めっきを行うこと
により、上記バリアメタルパターンの表面に略台形状の
断面形状を有する銅配線を形成する工程と、 この銅配線の形成後に、上記第１絶縁膜および銅配線を
覆う第２絶縁膜を形成する工程とを含むことを特徴とす
る半導体装置の製造方法。A step of forming a barrier metal pattern corresponding to a wiring pattern on a surface of a first insulating film on a semiconductor substrate; and a material serving as a catalyst for a copper deposition reaction in electroless plating on the surface of the barrier metal pattern. Forming a catalyst layer comprising: and, after forming the catalyst layer, performing electroless plating using a plating solution to which a growth inhibitor for suppressing the growth of copper at the edge portion of the barrier metal pattern is added. Thereby, a step of forming a copper wiring having a substantially trapezoidal cross-sectional shape on the surface of the barrier metal pattern, and forming the second insulating film covering the first insulating film and the copper wiring after forming the copper wiring. And a method of manufacturing a semiconductor device.
を積層した状態に配設する多層配線構造の半導体装置を
製造するための方法であって、 上記第２絶縁膜は、上記銅配線とこの銅配線とは別の上
層配線とを絶縁するための層間絶縁膜であることを特徴
とする請求項１記載の半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein said method is for manufacturing a semiconductor device having a multilayer wiring structure in which a plurality of wirings are arranged in a stacked state. 2. The method for manufacturing a semiconductor device according to claim 1, further comprising an interlayer insulating film for insulating said copper wiring and an upper wiring different from said copper wiring.
を特徴とする請求項１または２記載の半導体装置の製造
方法。3. The method according to claim 1, wherein said second insulating film is made of TEOS.
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