JP2001005638A - レジスタ回路 - Google Patents
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks
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- Memory System (AREA)
- Mobile Radio Communication Systems (AREA)
Abstract
(57)【要約】
【課題】 消費電力の小さなレジスタ回路を提供する。
【解決手段】 １４ビットからなるカウント値を保持す
るＤＦＦを、上位４ビットのレジスタバンク１９と下位
１０ビットのレジスタバンク２０とにグループ化する。
下位レジスタバンク２０には、入力音声データの下位１
０ビットを取り込む場合のみ、クロックが入力される。
比較回路２５は、現在の上位レジスタバンク１９の保持
データと新たに入力された入力音声データの上位４ビッ
トを比較し、不一致の場合に“Ｈ”レベルをラッチ素子
２４に送出する。ラッチ素子２４は、比較回路２５から
の信号をシステムクロックＣＬＫの反転信号でラッチす
る。すなわち、上位レジスタバンク１９の保持データと
入力音声データの上位４ビットが一致しない場合のみ、
上位レジスタバンク１９にクロックが入力される。
るＤＦＦを、上位４ビットのレジスタバンク１９と下位
１０ビットのレジスタバンク２０とにグループ化する。
下位レジスタバンク２０には、入力音声データの下位１
０ビットを取り込む場合のみ、クロックが入力される。
比較回路２５は、現在の上位レジスタバンク１９の保持
データと新たに入力された入力音声データの上位４ビッ
トを比較し、不一致の場合に“Ｈ”レベルをラッチ素子
２４に送出する。ラッチ素子２４は、比較回路２５から
の信号をシステムクロックＣＬＫの反転信号でラッチす
る。すなわち、上位レジスタバンク１９の保持データと
入力音声データの上位４ビットが一致しない場合のみ、
上位レジスタバンク１９にクロックが入力される。
Description
【０００１】
【発明の属する技術分野】本発明は、レジスタ回路ある
いはこのレジスタ回路を用いた音声処理回路及びデータ
処理回路に関する。
いはこのレジスタ回路を用いた音声処理回路及びデータ
処理回路に関する。
【０００２】
【従来の技術】近年、ディジタルシグナルプロセッサ
（以下、ＤＳＰと称する）は、移動体通信分野へのディ
ジタルシステム導入の動きに合わせて、携帯電話等への
機器組み込み用のプロセッサとして盛んに利用されてい
る。
（以下、ＤＳＰと称する）は、移動体通信分野へのディ
ジタルシステム導入の動きに合わせて、携帯電話等への
機器組み込み用のプロセッサとして盛んに利用されてい
る。
【０００３】このようなディジタル移動体通信用音声処
理装置を実現するためのＤＳＰにおいては、受信した音
声データを処理する前に、一旦その音声データを取り込
むためのバッファ回路（ラッチ回路）としてのレジスタ
バンクを有している。
理装置を実現するためのＤＳＰにおいては、受信した音
声データを処理する前に、一旦その音声データを取り込
むためのバッファ回路（ラッチ回路）としてのレジスタ
バンクを有している。
【０００４】例えば、特開平７−９３２１３号公報に
は、ＤＳＰを使用したシステムにおけるレジスタバンク
の設定回路が示されており、これを図５に基づいて説明
する。同図において、ＤＳＰ５１は、ＷＲＩＴＥ＊で示
すメモリへの書き込み信号（ローアクティブ信号）とメ
モリアドレスを出力する。アドレスデコード回路５２
は、ＤＳＰ５１から出力されるメモリへの書き込み信号
とメモリアドレスの一部のビットの信号から、レジスタ
バンクの設定をするか否かの判定をして、バンクアドレ
スの設定に必要となる信号を出力する。
は、ＤＳＰを使用したシステムにおけるレジスタバンク
の設定回路が示されており、これを図５に基づいて説明
する。同図において、ＤＳＰ５１は、ＷＲＩＴＥ＊で示
すメモリへの書き込み信号（ローアクティブ信号）とメ
モリアドレスを出力する。アドレスデコード回路５２
は、ＤＳＰ５１から出力されるメモリへの書き込み信号
とメモリアドレスの一部のビットの信号から、レジスタ
バンクの設定をするか否かの判定をして、バンクアドレ
スの設定に必要となる信号を出力する。
【０００５】レジスタバンク５３は、アドレスデコード
回路５２からの出力信号とＤＳＰ５１からのメモリアド
レス信号とによりバンクアドレスを出力する。
回路５２からの出力信号とＤＳＰ５１からのメモリアド
レス信号とによりバンクアドレスを出力する。
【０００６】このような回路構成において、設定するレ
ジスタバンクのビット数を４ビット、メモリアドレスの
ビット数を８ビットとした場合、ＤＳＰ５１は、レジス
タバンク５３を設定する際、まずメモリアドレスの上位
４ビットを“Ｈ”にする。この４ビットが図５のＡ１ビ
ットに相当し、アドレスデコード回路５２に接続され
る。メモリアドレスの残りの下位４ビットは、図５のＡ
２ビットに相当し、レジスタバンク５３に接続される。
そして、この下位４ビットに設定する値はレジスタバン
クの設定値となる。
ジスタバンクのビット数を４ビット、メモリアドレスの
ビット数を８ビットとした場合、ＤＳＰ５１は、レジス
タバンク５３を設定する際、まずメモリアドレスの上位
４ビットを“Ｈ”にする。この４ビットが図５のＡ１ビ
ットに相当し、アドレスデコード回路５２に接続され
る。メモリアドレスの残りの下位４ビットは、図５のＡ
２ビットに相当し、レジスタバンク５３に接続される。
そして、この下位４ビットに設定する値はレジスタバン
クの設定値となる。
【０００７】図６にレジスタバンク５３の回路の一例を
示す。同図において、Ｄフリップフロップ（以下、ＤＦ
Ｆ）５４〜５７は、メモリアドレスの下位４ビット（ａ
０，ａ１，ａ２，ａ３）のデータをラッチする回路であ
り、ＤＦＦ５４〜ＤＦＦ５７の出力であるＢＡ０，ＢＡ
１，ＢＡ２，Ｂａ３は設定されたバンクアドレスを示
す。そして、ラッチ信号（クロック）がアドレスデコー
ド回路５２から出力されると、メモリアドレスの下位４
ビットの値がＤＦＦ５４〜ＤＦＦ５７にラッチされる。
つまり、ａ０，ａ１，ａ２，ａ３の値がＢＡ０，ＢＡ
１，ＢＡ２，ＢＡ３として設定される。
示す。同図において、Ｄフリップフロップ（以下、ＤＦ
Ｆ）５４〜５７は、メモリアドレスの下位４ビット（ａ
０，ａ１，ａ２，ａ３）のデータをラッチする回路であ
り、ＤＦＦ５４〜ＤＦＦ５７の出力であるＢＡ０，ＢＡ
１，ＢＡ２，Ｂａ３は設定されたバンクアドレスを示
す。そして、ラッチ信号（クロック）がアドレスデコー
ド回路５２から出力されると、メモリアドレスの下位４
ビットの値がＤＦＦ５４〜ＤＦＦ５７にラッチされる。
つまり、ａ０，ａ１，ａ２，ａ３の値がＢＡ０，ＢＡ
１，ＢＡ２，ＢＡ３として設定される。
【０００８】
【発明が解決しようとする課題】従来例にあっては、レ
ジスタバンク５３内の各ＤＦＦ５４〜ＤＦＦ５７に一括
してクロック（ラッチ信号）が入力されるため、レジス
タバンク５３内で書き換える必要のないＤＦＦまで動作
させてしまう。つまり、レジスタバンク５３に入力され
る４ビットのデータの内、データａ２，ａ３のみが変化
する場合であってもＤＦＦ５４，５５はもとよりＤＦＦ
５６，５７も動作させてしまい、その結果、無駄な電力
を消費する問題が生じる。
ジスタバンク５３内の各ＤＦＦ５４〜ＤＦＦ５７に一括
してクロック（ラッチ信号）が入力されるため、レジス
タバンク５３内で書き換える必要のないＤＦＦまで動作
させてしまう。つまり、レジスタバンク５３に入力され
る４ビットのデータの内、データａ２，ａ３のみが変化
する場合であってもＤＦＦ５４，５５はもとよりＤＦＦ
５６，５７も動作させてしまい、その結果、無駄な電力
を消費する問題が生じる。
【０００９】本発明の第１の目的は、消費電力の節約を
図ることができるレジスタ回路を提供することにある。
図ることができるレジスタ回路を提供することにある。
【００１０】本発明の第２の目的は、消費電力の節約を
図ることができる音声処理回路を提供することにある。
図ることができる音声処理回路を提供することにある。
【００１１】本発明の第３の目的は、消費電力の節約を
図ることができるデータ処理回路を提供することにあ
る。
図ることができるデータ処理回路を提供することにあ
る。
【００１２】
【課題を解決するための手段】請求項１のレジスタ回路
は、複数のビットからなる変数データを逐次保持する複
数のレジスタ群を、前記データの一部を構成する上位ビ
ット列を保持する第１のレジスタバンクと前記上位ビッ
ト列よりも下位のビット列を保持する第２のレジスタバ
ンクとにグループ化し、入力される上位ビット列に変化
があった場合にのみ前記第１のレジスタバンクに保持さ
れているデータの内容を更新することをその要旨とす
る。
は、複数のビットからなる変数データを逐次保持する複
数のレジスタ群を、前記データの一部を構成する上位ビ
ット列を保持する第１のレジスタバンクと前記上位ビッ
ト列よりも下位のビット列を保持する第２のレジスタバ
ンクとにグループ化し、入力される上位ビット列に変化
があった場合にのみ前記第１のレジスタバンクに保持さ
れているデータの内容を更新することをその要旨とす
る。
【００１３】このように、通常は第２のレジスタバンク
を動作させ、入力される上位ビット列に変化があった場
合にのみ第１のレジスタバンクのデータ保持内容を更新
するようにすることで、第１のレジスタバンクの不必要
な更新動作を排除し、その更新動作に伴う電力の消費を
抑制する。
を動作させ、入力される上位ビット列に変化があった場
合にのみ第１のレジスタバンクのデータ保持内容を更新
するようにすることで、第１のレジスタバンクの不必要
な更新動作を排除し、その更新動作に伴う電力の消費を
抑制する。
【００１４】また、請求項２のレジスタ回路は、請求項
１の発明において、前記第１のレジスタバンクに保持さ
れているデータと新たに入力された変数データの上位ビ
ット列とを比較することにより、前記上位ビット列の変
化を検出する回路を設けたことをその要旨とする。この
ような検出回路を設けることで、移動体通信端末に入力
される音声データのように、所定のサンプリング間隔で
取り込まれるデータの上位ビット列の変化を簡単に検出
することができる。
１の発明において、前記第１のレジスタバンクに保持さ
れているデータと新たに入力された変数データの上位ビ
ット列とを比較することにより、前記上位ビット列の変
化を検出する回路を設けたことをその要旨とする。この
ような検出回路を設けることで、移動体通信端末に入力
される音声データのように、所定のサンプリング間隔で
取り込まれるデータの上位ビット列の変化を簡単に検出
することができる。
【００１５】また、請求項３のレジスタ回路は、請求項
１又は２の発明において、前記上位ビット列の変化を検
出した信号とクロック信号とにより前記第１のレジスタ
バンクへのクロック信号を生成する論理回路とを備えた
ことをその要旨とする。このように、第１のレジスタバ
ンクに入力されるクロック信号として、論理回路により
生成されたゲーテッドクロック信号を用いることで、上
位ビット列の変化を検出した場合にのみ第１のレジスタ
バンクにゲーテッドクロック信号を入力することがで
き、その結果、クロック信号線の容量が小さくなると共
に第１のレジスタバンクにおけるクロックの遷移回数
（遷移確率）が小さくなって、そのぶん電力消費を低く
抑えることができる。
１又は２の発明において、前記上位ビット列の変化を検
出した信号とクロック信号とにより前記第１のレジスタ
バンクへのクロック信号を生成する論理回路とを備えた
ことをその要旨とする。このように、第１のレジスタバ
ンクに入力されるクロック信号として、論理回路により
生成されたゲーテッドクロック信号を用いることで、上
位ビット列の変化を検出した場合にのみ第１のレジスタ
バンクにゲーテッドクロック信号を入力することがで
き、その結果、クロック信号線の容量が小さくなると共
に第１のレジスタバンクにおけるクロックの遷移回数
（遷移確率）が小さくなって、そのぶん電力消費を低く
抑えることができる。
【００１６】また、請求項４の音声処理回路は、請求項
１乃至３のいずれか１項に記載のレジスタ回路を、前記
変数データとしての音声データを保持するラッチ回路と
して用いたことをその要旨とする。
１乃至３のいずれか１項に記載のレジスタ回路を、前記
変数データとしての音声データを保持するラッチ回路と
して用いたことをその要旨とする。
【００１７】音声データは、正負の変動が緩やかで、ま
た、常時、用意されたビット幅の最大振幅で表現される
ことはなく、上位ビットは符号拡張される確率が高いの
で、必要な場合にのみ第１のレジスタバンクの内容を更
新する上記レジスタ回路は、音声処理回路に好適であ
る。
た、常時、用意されたビット幅の最大振幅で表現される
ことはなく、上位ビットは符号拡張される確率が高いの
で、必要な場合にのみ第１のレジスタバンクの内容を更
新する上記レジスタ回路は、音声処理回路に好適であ
る。
【００１８】また、請求項５のデータ処理回路は、請求
項１又は３に記載のレジスタ回路を、前記変数データと
してのアドレスデータを保持するインクリメント方式の
プログラムカウンタとして用い、前記下位ビット列から
上位ビット列への桁上げを検出する回路と、この検出回
路からの信号に応じて前記上位レジスタバンクに保持す
べきデータを更新する回路とを設けたことをその要旨と
する。このように、下位ビット列から上位ビット列への
桁上げが発生した場合に第１のレジスタバンクの内容を
更新するようにすることで、プログラムカウンタ部にお
ける電力消費を抑制することができる。
項１又は３に記載のレジスタ回路を、前記変数データと
してのアドレスデータを保持するインクリメント方式の
プログラムカウンタとして用い、前記下位ビット列から
上位ビット列への桁上げを検出する回路と、この検出回
路からの信号に応じて前記上位レジスタバンクに保持す
べきデータを更新する回路とを設けたことをその要旨と
する。このように、下位ビット列から上位ビット列への
桁上げが発生した場合に第１のレジスタバンクの内容を
更新するようにすることで、プログラムカウンタ部にお
ける電力消費を抑制することができる。
【００１９】
【発明の実施の形態】本発明を具体化した実施形態を図
面に基づいて説明する。
面に基づいて説明する。
【００２０】図１は、携帯電話、ＰＨＳなどの移動体通
信端末において、本発明のレジスタ回路を含む音声処理
回路のブロック図である。
信端末において、本発明のレジスタ回路を含む音声処理
回路のブロック図である。
【００２１】同図において、送信時は、マイク１から入
力された音声が、Ａ／Ｄ変換回路２によりＰＣＭデータ
に変換される。ＰＣＭデータはシステム制御回路３から
出力される入力イネーブル信号ＥＮinに基づき、一旦、
入力データラッチ回路４に取り込まれた後、入出力制御
回路５、データバス６を介して、音声コーデック回路７
にてエンコード処理される。
力された音声が、Ａ／Ｄ変換回路２によりＰＣＭデータ
に変換される。ＰＣＭデータはシステム制御回路３から
出力される入力イネーブル信号ＥＮinに基づき、一旦、
入力データラッチ回路４に取り込まれた後、入出力制御
回路５、データバス６を介して、音声コーデック回路７
にてエンコード処理される。
【００２２】エンコード処理された圧縮データは、デー
タバス６、シリアル入出力回路８を介して、図示しない
フレーム処理回路などに出力される。
タバス６、シリアル入出力回路８を介して、図示しない
フレーム処理回路などに出力される。
【００２３】一方、受信時は、フレーム処理回路などか
ら出力される受信データを、シリアル入出力回路８、デ
ータバス６を介して音声コーデック回路７に取り込む。
ら出力される受信データを、シリアル入出力回路８、デ
ータバス６を介して音声コーデック回路７に取り込む。
【００２４】音声コーデック回路７では、取り込んだ受
信データをデコード処理し、ＰＣＭデータに伸張した
後、データバス６、入出力制御回路５を介して、一旦、
出力データラッチ回路９に保存する。出力データラッチ
回路９の動作は、システム制御回路３から出力される出
力イネーブル信号ＥＮoutにより制御される。
信データをデコード処理し、ＰＣＭデータに伸張した
後、データバス６、入出力制御回路５を介して、一旦、
出力データラッチ回路９に保存する。出力データラッチ
回路９の動作は、システム制御回路３から出力される出
力イネーブル信号ＥＮoutにより制御される。
【００２５】出力データラッチ回路９によりラッチされ
たＰＣＭデータは、Ｄ／Ａ変換回路１０によりアナログ
データに変換され、スピーカ１１に出力される。
たＰＣＭデータは、Ｄ／Ａ変換回路１０によりアナログ
データに変換され、スピーカ１１に出力される。
【００２６】図２は図１に示した音声コーデック回路７
のプログラム制御部の概略を示すブロック図である。
尚、このプログラム制御部が、本発明における「データ
処理回路」に相当する。
のプログラム制御部の概略を示すブロック図である。
尚、このプログラム制御部が、本発明における「データ
処理回路」に相当する。
【００２７】プログラムカウンタ１２は、プログラムア
ドレスをプログラムアドレスバス１３に出力する。この
プログラムアドレスがプログラムメモリ１４に入力さ
れ、プログラムアドレスに対応したプログラムデータが
プログラムデータバス１５に出力される。
ドレスをプログラムアドレスバス１３に出力する。この
プログラムアドレスがプログラムメモリ１４に入力さ
れ、プログラムアドレスに対応したプログラムデータが
プログラムデータバス１５に出力される。
【００２８】プログラムデータは、命令デコーダ１６に
入力され、コーデック処理を行っていくための命令やデ
ータが発行され、データバス１７、制御回路１８に入力
される。
入力され、コーデック処理を行っていくための命令やデ
ータが発行され、データバス１７、制御回路１８に入力
される。
【００２９】プログラムカウンタ１２は、通常インクリ
メント動作を行い、制御回路１８からのカウントアップ
制御信号Ｃupが入力されている期間、カウンタ値をイン
クリメントさせる。
メント動作を行い、制御回路１８からのカウントアップ
制御信号Ｃupが入力されている期間、カウンタ値をイン
クリメントさせる。
【００３０】また、命令のデコード結果又は演算の結果
により、任意のプログラムアドレスを出力する必要が生
じた場合には、制御回路１８は、プログラムカウンタ１
２にジャンプアドレス出力制御信号ＪＵＭＰcを送出
し、ジャンプアドレスＡＤＤjum pを保持させる。 （第１実施形態）本発明の第１実施形態として、本発明
のレジスタ回路を、８ｋＨｚでサンプリングされた１４
ビットからなる音声データを上記音声コーデック回路７
へ取り込む時に使用される上記入力データラッチ回路４
に適用した例を図３に基づいて説明する。
により、任意のプログラムアドレスを出力する必要が生
じた場合には、制御回路１８は、プログラムカウンタ１
２にジャンプアドレス出力制御信号ＪＵＭＰcを送出
し、ジャンプアドレスＡＤＤjum pを保持させる。 （第１実施形態）本発明の第１実施形態として、本発明
のレジスタ回路を、８ｋＨｚでサンプリングされた１４
ビットからなる音声データを上記音声コーデック回路７
へ取り込む時に使用される上記入力データラッチ回路４
に適用した例を図３に基づいて説明する。
【００３１】本第１実施形態において、入力データラッ
チ回路４は以下のように構成される。
チ回路４は以下のように構成される。
【００３２】すなわち、１４ビットからなる音声データ
を保持する１４個のＤＦＦを、上位４ビットのレジスタ
バンク１９と下位１０ビットのレジスタバンク２０とに
グループ化する。尚、各レジスタバンク１９，２０はそ
れぞれ独立して作動する。
を保持する１４個のＤＦＦを、上位４ビットのレジスタ
バンク１９と下位１０ビットのレジスタバンク２０とに
グループ化する。尚、各レジスタバンク１９，２０はそ
れぞれ独立して作動する。
【００３３】下位レジスタバンク２０のデータ入力端子
には、Ａ／Ｄ変換回路２から送出される音声データの信
号線の内、下位１０ビットが接続されている。下位レジ
スタバンク２０のクロック入力端子には、ＡＮＤゲート
２１により、Ｄラッチからなるラッチ素子２２の出力で
あるシステムクロックマスク信号でシステムクロックＣ
ＬＫをマスクしたゲーテッドクロックが入力される。
尚、下位レジスタバンク２０が、本発明における「第２
のレジスタバンク」に相当し、ＡＮＤゲート２１が、本
発明における「論理回路」に相当する。
には、Ａ／Ｄ変換回路２から送出される音声データの信
号線の内、下位１０ビットが接続されている。下位レジ
スタバンク２０のクロック入力端子には、ＡＮＤゲート
２１により、Ｄラッチからなるラッチ素子２２の出力で
あるシステムクロックマスク信号でシステムクロックＣ
ＬＫをマスクしたゲーテッドクロックが入力される。
尚、下位レジスタバンク２０が、本発明における「第２
のレジスタバンク」に相当し、ＡＮＤゲート２１が、本
発明における「論理回路」に相当する。
【００３４】ラッチ素子２２は、システムクロックマス
ク信号を生成するため、システム制御回路３からの音声
データ入力イネーブル信号ＥＮinを、システムクロック
ＣＬＫの反転信号に従ってラッチする。すなわち、入力
音声データの下位１０ビットを取り込む場合のみ、下位
レジスタバンク２０にクロックが入力される。
ク信号を生成するため、システム制御回路３からの音声
データ入力イネーブル信号ＥＮinを、システムクロック
ＣＬＫの反転信号に従ってラッチする。すなわち、入力
音声データの下位１０ビットを取り込む場合のみ、下位
レジスタバンク２０にクロックが入力される。
【００３５】上位レジスタバンク１９のデータ入力端子
には、Ａ／Ｄ変換回路２から送出された音声データの信
号線の内、上位４ビットが接続されている。上位レジス
タバンク１９のクロック入力端子には、ＡＮＤゲート２
３により、Ｄラッチからなるラッチ素子２４の出力であ
るシステムクロックマスク信号でシステムクロックＣＬ
Ｋをマスクしたゲーテッドクロックが入力される。尚、
上位レジスタバンク１９が、本発明における「第１のレ
ジスタバンク」に相当し、ＡＮＤゲート２３が、本発明
における「論理回路」に相当する。
には、Ａ／Ｄ変換回路２から送出された音声データの信
号線の内、上位４ビットが接続されている。上位レジス
タバンク１９のクロック入力端子には、ＡＮＤゲート２
３により、Ｄラッチからなるラッチ素子２４の出力であ
るシステムクロックマスク信号でシステムクロックＣＬ
Ｋをマスクしたゲーテッドクロックが入力される。尚、
上位レジスタバンク１９が、本発明における「第１のレ
ジスタバンク」に相当し、ＡＮＤゲート２３が、本発明
における「論理回路」に相当する。
【００３６】比較回路２５は、イクスクルーシブＮＯＲ
（ＥＸ−ＮＯＲ）ゲートとＮＡＮＤゲートで構成され、
現在の上位レジスタバンク１９の保持データと新たに入
力された入力音声データの上位４ビットを比較し、一致
した場合は“Ｌ”レベル、不一致の場合は“Ｈ”レベル
をラッチ素子２４に送出する。尚、比較回路２５が、本
発明における「上位ビット列の変化を検出する回路」に
相当する。
（ＥＸ−ＮＯＲ）ゲートとＮＡＮＤゲートで構成され、
現在の上位レジスタバンク１９の保持データと新たに入
力された入力音声データの上位４ビットを比較し、一致
した場合は“Ｌ”レベル、不一致の場合は“Ｈ”レベル
をラッチ素子２４に送出する。尚、比較回路２５が、本
発明における「上位ビット列の変化を検出する回路」に
相当する。
【００３７】ラッチ素子２４は、システムクロックマス
ク信号を生成するため、比較回路２５からの信号をシス
テムクロックＣＬＫの反転信号でラッチする。すなわ
ち、上位レジスタバンク１９の保持データと入力音声デ
ータの上位４ビットが一致しない場合のみ、上位レジス
タバンク１９にクロックが入力される。
ク信号を生成するため、比較回路２５からの信号をシス
テムクロックＣＬＫの反転信号でラッチする。すなわ
ち、上位レジスタバンク１９の保持データと入力音声デ
ータの上位４ビットが一致しない場合のみ、上位レジス
タバンク１９にクロックが入力される。
【００３８】斯かる構成において、音声データは、正負
の変動が緩やかで、また、常時、用意されたビット幅の
最大振幅で表現されることはなく、上位ビットは符号拡
張される確率が高い。このため、時間的にも空間的にも
相関が小さい下位ビットと比較して、上位ビットの遷移
回数（遷移確率）は小さくなる。従って、通常は、下位
レジスタバンク２０のみを動作させ、上位ビットに変化
があった場合に上位レジスタバンク１９にクロックを入
力してこれを作動させることにより、常時、上位レジス
タバンク１９にもクロックが入力される場合と比較し
て、クロックネットの消費電力を低減することができ
る。
の変動が緩やかで、また、常時、用意されたビット幅の
最大振幅で表現されることはなく、上位ビットは符号拡
張される確率が高い。このため、時間的にも空間的にも
相関が小さい下位ビットと比較して、上位ビットの遷移
回数（遷移確率）は小さくなる。従って、通常は、下位
レジスタバンク２０のみを動作させ、上位ビットに変化
があった場合に上位レジスタバンク１９にクロックを入
力してこれを作動させることにより、常時、上位レジス
タバンク１９にもクロックが入力される場合と比較し
て、クロックネットの消費電力を低減することができ
る。
【００３９】尚、本第１実施形態は一例を示したもので
あり、上位レジスタバンク１９と下位レジスタバンク２
０とに何ビットずつを振り分けるかについては、取り込
む音声データの統計的性質から決定すれば良い。
あり、上位レジスタバンク１９と下位レジスタバンク２
０とに何ビットずつを振り分けるかについては、取り込
む音声データの統計的性質から決定すれば良い。
【００４０】また、上記出力データラッチ回路９にも、
入力データラッチ回路４と同様の構成を適用することが
できる。この場合、１４ビットからなる音声データは、
入出力制御回路５から出力データラッチ回路９に送出さ
れ、音声データ入力イネーブル信号ＥＮinに代えて、音
声データ出力イネーブル信号ＥＮoutがその役目を果た
すことになる。 （第２実施形態）本発明の第２実施形態として、本発明
のレジスタ回路を、外部データロードが可能な１６ビッ
トインクリメント方式の上記プログラムカウンタ１２に
適用した例を図４に基づいて説明する。
入力データラッチ回路４と同様の構成を適用することが
できる。この場合、１４ビットからなる音声データは、
入出力制御回路５から出力データラッチ回路９に送出さ
れ、音声データ入力イネーブル信号ＥＮinに代えて、音
声データ出力イネーブル信号ＥＮoutがその役目を果た
すことになる。 （第２実施形態）本発明の第２実施形態として、本発明
のレジスタ回路を、外部データロードが可能な１６ビッ
トインクリメント方式の上記プログラムカウンタ１２に
適用した例を図４に基づいて説明する。
【００４１】本第２実施形態において、プログラムカウ
ンタ１２は、以下のように構成される。
ンタ１２は、以下のように構成される。
【００４２】すなわち、１６ビットからなるカウント値
（以下、外部データという）を保持するＤＦＦを、上位
８ビットのレジスタバンク２６と下位８ビットのレジス
タバンク２７とにグループ化する。尚、各レジスタバン
ク２６，２７はそれぞれ独立して作動する。
（以下、外部データという）を保持するＤＦＦを、上位
８ビットのレジスタバンク２６と下位８ビットのレジス
タバンク２７とにグループ化する。尚、各レジスタバン
ク２６，２７はそれぞれ独立して作動する。
【００４３】下位レジスタバンク２７のデータ入力端子
には、下位８ビットハーフアダー２８の出力が入力され
る。下位８ビットハーフアダー２８は、マルチプレクサ
２９の信号と制御回路１８から送出されるカウントアッ
プ制御信号Ｃupとを加算し、上位ビットへの桁上げが発
生した場合に、後述する上位ビットハーフアダーに桁上
げ信号Ｐを送出する。制御回路１８はカウントアップを
実行する場合に、カウントアップ制御信号Ｃupとして
“Ｈ”レベルを下位８ビットハーフアダー２８に入力す
る。尚、下位レジスタバンク２７が、本発明における
「第２のレジスタバンク」に相当し、下位８ビットハー
フアダー２８が、本発明における「下位ビット列から上
位ビット列への桁上げを検出する回路」に相当する。
には、下位８ビットハーフアダー２８の出力が入力され
る。下位８ビットハーフアダー２８は、マルチプレクサ
２９の信号と制御回路１８から送出されるカウントアッ
プ制御信号Ｃupとを加算し、上位ビットへの桁上げが発
生した場合に、後述する上位ビットハーフアダーに桁上
げ信号Ｐを送出する。制御回路１８はカウントアップを
実行する場合に、カウントアップ制御信号Ｃupとして
“Ｈ”レベルを下位８ビットハーフアダー２８に入力す
る。尚、下位レジスタバンク２７が、本発明における
「第２のレジスタバンク」に相当し、下位８ビットハー
フアダー２８が、本発明における「下位ビット列から上
位ビット列への桁上げを検出する回路」に相当する。
【００４４】マルチプレクサ２９は、制御回路１８から
送出されるジャンプアドレス出力制御信号ＪＵＭＰCが
“Ｈ”レベルの場合、外部データの下位８ビットを選択
し、“Ｌ”レベルの場合、下位レジスタバンク２７で保
持されているデータを選択して出力する。
送出されるジャンプアドレス出力制御信号ＪＵＭＰCが
“Ｈ”レベルの場合、外部データの下位８ビットを選択
し、“Ｌ”レベルの場合、下位レジスタバンク２７で保
持されているデータを選択して出力する。
【００４５】下位レジスタバンク２７のクロック入力端
子には、ＡＮＤゲート３０により、Ｄラッチからなるラ
ッチ素子３１の出力であるシステムクロックマスク信号
でシステムクロックＣＬＫをマスクしたゲーテッドクロ
ックが入力される。尚、ＡＮＤゲート３０が、本発明に
おける「論理回路」に相当する。
子には、ＡＮＤゲート３０により、Ｄラッチからなるラ
ッチ素子３１の出力であるシステムクロックマスク信号
でシステムクロックＣＬＫをマスクしたゲーテッドクロ
ックが入力される。尚、ＡＮＤゲート３０が、本発明に
おける「論理回路」に相当する。
【００４６】ラッチ素子３１は、システムクロックマス
ク信号を生成するため、ＯＲゲート３２により、カウン
トアップ制御信号と外部データロード信号の論理和をと
った信号を、システムクロックＣＬＫの反転信号に従っ
てラッチする。すなわち、特異的な外部データをロード
する（アドレスをジャンプする）場合と、カウントアッ
プを行う場合のみ、下位レジスタバンク２７にクロック
が入力される。
ク信号を生成するため、ＯＲゲート３２により、カウン
トアップ制御信号と外部データロード信号の論理和をと
った信号を、システムクロックＣＬＫの反転信号に従っ
てラッチする。すなわち、特異的な外部データをロード
する（アドレスをジャンプする）場合と、カウントアッ
プを行う場合のみ、下位レジスタバンク２７にクロック
が入力される。
【００４７】上位レジスタバンク２６のデータ入力端子
には、上位８ビットハーフアダー３３の出力が接続され
ている。上位８ビットハーフアダー３３は、マルチプレ
クサ３４の出力と下位８ビットハーフアダー２８からの
桁上げ信号Ｐとを加算する。尚、上位レジスタバンク２
６が、本発明における「第１のレジスタバンク」に相当
し、上位８ビットハーフアダー２８が、本発明における
「第１のレジスタバンクに保持すべきデータを更新する
回路」に相当する。
には、上位８ビットハーフアダー３３の出力が接続され
ている。上位８ビットハーフアダー３３は、マルチプレ
クサ３４の出力と下位８ビットハーフアダー２８からの
桁上げ信号Ｐとを加算する。尚、上位レジスタバンク２
６が、本発明における「第１のレジスタバンク」に相当
し、上位８ビットハーフアダー２８が、本発明における
「第１のレジスタバンクに保持すべきデータを更新する
回路」に相当する。
【００４８】マルチプレクサ３４は、外部データロード
信号が“Ｈ”レベルの場合、外部データの上位８ビット
を選択し、“Ｌ”レベルの場合、上位レジスタバンク２
６で保持されているデータを選択して出力する。
信号が“Ｈ”レベルの場合、外部データの上位８ビット
を選択し、“Ｌ”レベルの場合、上位レジスタバンク２
６で保持されているデータを選択して出力する。
【００４９】上位レジスタバンク２６のクロック入力端
子には、ＡＮＤゲート３５により、Ｄラッチからなるラ
ッチ素子３６の出力であるシステムクロックマスク信号
でシステムクロックＣＬＫをマスクしたゲーテッドクロ
ックが入力される。尚、ＡＮＤゲート３５が、本発明に
おける「論理回路」に相当する。
子には、ＡＮＤゲート３５により、Ｄラッチからなるラ
ッチ素子３６の出力であるシステムクロックマスク信号
でシステムクロックＣＬＫをマスクしたゲーテッドクロ
ックが入力される。尚、ＡＮＤゲート３５が、本発明に
おける「論理回路」に相当する。
【００５０】ラッチ素子３６は、システムクロックマス
ク信号を生成するため、ＯＲゲート３７により、下位８
ビットハーフアダー２８からの桁上げ信号Ｐとジャンプ
アドレス出力制御信号ＪＵＭＰcとの論理和をとった信
号を、システムクロックＣＬＫの反転信号に従ってラッ
チする。すなわち、特異的な外部データをロードする
（アドレスをジャンプする）場合と、下位８ビットハー
フアダー２８からの桁上げが発生した場合のみ、上位レ
ジスタバンク２６にクロックが入力される。
ク信号を生成するため、ＯＲゲート３７により、下位８
ビットハーフアダー２８からの桁上げ信号Ｐとジャンプ
アドレス出力制御信号ＪＵＭＰcとの論理和をとった信
号を、システムクロックＣＬＫの反転信号に従ってラッ
チする。すなわち、特異的な外部データをロードする
（アドレスをジャンプする）場合と、下位８ビットハー
フアダー２８からの桁上げが発生した場合のみ、上位レ
ジスタバンク２６にクロックが入力される。
【００５１】斯かる構成において、メモリアドレスを１
ずつカウントアップ（インクリメント）させる通常のプ
ログラム実行動作においては、本第２実施形態の１６ビ
ットインクリメント方式のプログラムカウンタ１２は、
下位８ビットハーフアダー２８からの桁上げが発生する
までは、上位レジスタバンク２６にクロックが入力され
ないので、この間、前回と同じデータを新たに保持する
ような無駄な動作はしない。
ずつカウントアップ（インクリメント）させる通常のプ
ログラム実行動作においては、本第２実施形態の１６ビ
ットインクリメント方式のプログラムカウンタ１２は、
下位８ビットハーフアダー２８からの桁上げが発生する
までは、上位レジスタバンク２６にクロックが入力され
ないので、この間、前回と同じデータを新たに保持する
ような無駄な動作はしない。
【００５２】例えば、本第２実施形態のように下位レジ
スタバンク２７として８ビットを割り当てた場合、下位
８ビットハーフアダー２７からの桁上げが発生するまで
は、上位レジスタバンク２６に対するクロックの入力が
行われないから、その分、上位レジスタバンク２６に入
力されるクロックの遷移回数を、下位レジスタバンク２
７に入力されるクロックの遷移回数の２５６分の１にす
ることができ、その結果、クロックネットで消費される
電力を低減することができる。
スタバンク２７として８ビットを割り当てた場合、下位
８ビットハーフアダー２７からの桁上げが発生するまで
は、上位レジスタバンク２６に対するクロックの入力が
行われないから、その分、上位レジスタバンク２６に入
力されるクロックの遷移回数を、下位レジスタバンク２
７に入力されるクロックの遷移回数の２５６分の１にす
ることができ、その結果、クロックネットで消費される
電力を低減することができる。
【００５３】以上の実施形態にあっては、以下の通りに
変更することも可能で、その場合であっても同様の作用
効果を奏する。
変更することも可能で、その場合であっても同様の作用
効果を奏する。
【００５４】（１）システムクロックマスク信号を出力
するＤラッチに代えて、ＤＦＦを用いる。
するＤラッチに代えて、ＤＦＦを用いる。
【００５５】（２）カウンタや音声データのラッチ以外
に、画像データのラッチ、ＡＬＵのアキュムレータ、デ
ータメモリのアドレスラッチ、パイプライン技術を用い
たプロセッサのパイプラインレジスタに適用する。
に、画像データのラッチ、ＡＬＵのアキュムレータ、デ
ータメモリのアドレスラッチ、パイプライン技術を用い
たプロセッサのパイプラインレジスタに適用する。
【００５６】（３）３以上のレジスタバンクにグループ
化する。
化する。
【００５７】
【発明の効果】本発明によれば、レジスタの不必要な更
新動作を抑制することにより、消費電力の小さなレジス
タ回路を提供することができる。
新動作を抑制することにより、消費電力の小さなレジス
タ回路を提供することができる。
【００５８】また、本発明によれば、レジスタの不必要
な更新動作を抑制するレジスタ回路を搭載して、消費電
力の小さな音声処理装置を提供することができる。
な更新動作を抑制するレジスタ回路を搭載して、消費電
力の小さな音声処理装置を提供することができる。
【００５９】また、本発明によれば、レジスタの不必要
な更新動作を抑制するレジスタ回路を搭載して、消費電
力の小さなデータ処理装置を提供することができる。
な更新動作を抑制するレジスタ回路を搭載して、消費電
力の小さなデータ処理装置を提供することができる。
【図１】本発明を具体化した実施形態に係る音声処理回
路のブロック図である。
路のブロック図である。
【図２】図１の音声処理回路におけるプログラム制御部
のブロック回路図である。
のブロック回路図である。
【図３】本発明を具体化した第１実施形態に係る入力デ
ータラッチ回路のブロック図である。
ータラッチ回路のブロック図である。
【図４】本発明を具体化した第２実施形態に係るプログ
ラムカウンタのブロック図である。
ラムカウンタのブロック図である。
【図５】従来例におけるレジスタバンクの設定回路のブ
ロック図である。
ロック図である。
【図６】従来例におけるレジスタバンクのブロック図で
ある。
ある。
１ マイク ２ Ａ／Ｄ変換回路 ３ システム制御回路 ４ 入力データラッチ回路 ５ 入出力制御回路 ６ データバス ７ 音声コーデック回路 ８ ＭＯＳ型トランジスタ ９ 出力データラッチ回路 １０ Ｄ／Ａ変換回路 １１ スピーカ １２ プログラムカウンタ １９，２６ 上位レジスタバンク ２０，２７ 下位レジスタバンク ２１，２３，３０，３５ ＡＮＤゲート ２２，２４，３１，３６ ラッチ回路 ２５ 比較回路 ２８ 下位８ビットハーフアダー ２９，３４ マルチプレクサ ３２，３７ ＯＲゲート ３３ 上位８ビットハーフアダー
Claims (5)
- 【請求項１】 複数のビットからなる変数データを逐次
保持する複数のレジスタ群を、前記データの一部を構成
する上位ビット列を保持する第１のレジスタバンクと前
記上位ビット列よりも下位のビット列を保持する第２の
レジスタバンクとにグループ化し、入力される上位ビッ
ト列に変化があった場合にのみ前記第１のレジスタバン
クに保持されているデータの内容を更新することを特徴
としたレジスタ回路。 - 【請求項２】 前記第１のレジスタバンクに保持されて
いるデータと新たに入力された変数データの上位ビット
列とを比較することにより、前記上位ビット列の変化を
検出する回路を設けたことを特徴とする請求項１に記載
のレジスタ回路。 - 【請求項３】 前記上位ビット列の変化を検出した信号
とクロック信号とにより前記第１のレジスタバンクへの
クロック信号を生成する論理回路とを備えたことを特徴
とする請求項１又は２に記載のレジスタ回路。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
レジスタ回路を、前記変数データとしての音声データを
保持するラッチ回路として用いたことを特徴とする音声
処理回路。 - 【請求項５】 請求項１又は３に記載のレジスタ回路
を、前記変数データとしてのアドレスデータを保持する
インクリメント方式のプログラムカウンタとして用い、
前記下位ビット列から上位ビット列への桁上げを検出す
る回路と、この検出回路からの信号に応じて前記第１の
レジスタバンクに保持すべきデータを更新する回路とを
設けたことを特徴とするデータ処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11172785A JP2001005638A (ja) | 1999-06-18 | 1999-06-18 | レジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11172785A JP2001005638A (ja) | 1999-06-18 | 1999-06-18 | レジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001005638A true JP2001005638A (ja) | 2001-01-12 |
Family
ID=15948318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11172785A Pending JP2001005638A (ja) | 1999-06-18 | 1999-06-18 | レジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001005638A (ja) |
-
1999
- 1999-06-18 JP JP11172785A patent/JP2001005638A/ja active Pending
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