【発明の詳細な説明】
マトリックス装置構成のＬＥＤアレイ
本発明は、半導体基板上にＬＥＤの複数の列と行とを有するＬＥＤアレイであ
って、その際、前記ＬＥＤは、個別に制御可能であり、このために導電接続部が
第１の導電層を介して前記半導体基板に形成されているＬＥＤアレイに関する。
ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）（発光ダイオードとも
呼ばれる）をマトリックス装置構成で使用することは、広範に広まっている。そ
の種のＬＥＤアレイは、例えば、ＬＥＤスクリーン及びＬＥＤプリンタ用途で用
いられている。その際、ＬＥＤは、半導体基板上に形成され、共通の電気端子は
、導電層を介して半導体基板に構成されている。ＬＥＤを別個に制御することが
できるようにするために、更に各ＬＥＤにそれぞれボンド接続部が接続される。
この技術では、従って、多数の線ボンド接続部が必要であり、それにより、ＬＥ
Ｄコンタクト及びボンド技術に極端な条件が課せられてしまう。この難点によっ
て、歩留まりも制限されてしまう。
本発明の課題は、ＬＥＤアレイを冒頭に記載した形式の半導体基板上に形成し
、その際、できる限り僅かな数のボンド接続部で足りて、特に簡単に製造するこ
とができるようにすることにある。
この課題は、本発明によると、半導体基板の第１の導電層の下側に、少なくと
も半絶縁の層が設けられており、前記第１の導電層は、溝によって遮断されてお
り、当該遮断の際、当該溝が前記少なくとも半絶縁の層に達するようにして遮断
されており、前記第１の導電層は、別個の導体路を形成して、ＬＥＤの列毎の電
気接続用の長手条片に分割されており、
前記第１の導電層の前記各導体路は、端子コンタクトと接続されており、前記Ｌ
ＥＤの行毎の接続のために、半導体基板上に延在する第２の導電層が設けられて
おり、前記第２の導電層は、別の分離された導体路を形成して横方向条片に分割
されており、前記第２の導電層の下側に、且つ、前記第１の導電層の上側に、絶
縁層が設けられている
ことにより解決される。
本発明の基本思想は、個別ＬＥＤの制御を２つの導体路によって可能にする点
にある。下側の導体路面は、溝絶縁部によって、所要の個別路に分割されている
。このようにして、所要のボンド接続部の個数を極めて低減して、ＬＥＤアレイ
を特に小さな寸法で製造することができる。
ＬＥＤアレイは、有利には、第１の導電層は、半導体基板において、ＬＥＤ用
のｐコンタクトを形成し、第２の導電層は、前記半導体基板において、前記ＬＥ
Ｄ用のｎコンタクトを形成するように構成されている。この装置構成により、半
導体に使用されている層の特性を特に簡単に実現することができる。
半導体基板上の第２の導電層は、有利には、金属製であり、と言うのは、半導
体基板上に位置している金属化部は、一方では、容易に製造可能であり、他方で
は、特に良好にｎコンタクトとして使用することができるからである。半導体基
板上の導電層と半導体基板内の第１の導電層との間の絶縁層は、有利には、酸化
層として構成されている。そのために、例えば、Ａｌ2Ｏ3が使用される。それに
対して択一選択的には、例えば、Ｓｉ3Ｎ4を使用することもできる。
特に有利な実施例では、ガリウム砒素（ＧａＡｓ）上の半導体基板であり、第
２の導電層は、半導体基板内にｐドーピングされたＧａＡｓであり、少なくとも
半絶縁の層は、非ドーピング半絶縁ＧａＡｓである。基本的には、ＬＥＤアレイ
をシリコン技術で形成することもできる。
半導体基板内の第２の導電層の分離用の溝は、有利には、分離エッチングによ
って形成される。その際、導電層間に続いて形成される絶縁層は、溝の経過にさ
れる。半導体基板上の第２の導電層も、溝の経過にすることができ、しかし、有
利には、溝を充填材で充填し、第２の導電層を溝を越えて案内するようにすると
良い。
本発明の有利な実施例では、半導体内の第１の導電層の端子コンタクトは、ビ
アホール（Ｖｉａ−ｈｏｌｅ）技術を用いて形成される。そうすることによって
、チップ裏面に亘って、任意に多数の端子を形成することができる。端子は、そ
の際、裏面に亘って、又は、並列の電気端子を介して一方の側でＬＥＤ面に案内
することができる。本発明の他の実施例では、少なくとも半絶縁層が、Ｂｕｒｉ
ｅｄ Ｉｓｏｌａｔｉｏｎ Ｌａｙｅｒ（埋込絶縁層）−技術で形成される。
本発明のＬＥＤアレイは、スクリーン用、及び極めて多数の他の用途に使用す
ることができる。特に有利な、本発明のＬＥＤアレイの用途は、２列のＬＥＤを
有するＬＥＤプリンタであり、その際、列は、印刷行を形成している。２列のＬ
ＥＤは、その際、有利には、相互にずらせて配設されており、それにより、ＬＥ
Ｄの技術的に制約された幾何学的間隔を一列で補償して、連続的な印刷ラインを
形成することができるようになる。２列の場合に必要なＬＥＤ対毎に２つの端子
コンタクトは、有利には、ＬＥＤアレイの相互に対向面上に設けると良く、と言
うのは、このやり方では、特に簡単な端子コンタクトを案内することができるか
らである。
この実施例では、所要の線ボンド接続の個数が、５０％＋２の線ボンド接続だ
け低減される。
以下、本発明について、図示の４つの実施例を用い
て更に説明する。その際、詳細には、以下の略図が示されている。即ち：
図１Ａは、分離エッチングで製造された本発明の第１の実施例のＬＥＤアレイの
平面図を示し、
図１Ｂは、図１ＡのＬＥＤアレイの横断面図を示し、
図２Ａは、充填技術で製造された本発明の第２の実施例の平面図を示し、
図２Ｂは、図２ＡのＬＥＤアレイの横断面図を示し、
図３Ａは、ビアホール技術で製造された本発明の第３の実施例のＬＥＤアレイの
平面図を示し、
図３Ｂは、図３ＡのＬＥＤアレイの横断面図を示し、
図４Ａは、Ｂｕｒｉｅｄ Ｉｓｏｌａｔｉｏｎ Ｌａｙｅｒ（埋込絶縁層）技術
で製造された第４の実施例の平面図を示し、
図４Ｂは、図４ＡのＬＥＤアレイの横断面図を示す。
図１Ａの平面図には、ＬＥＤ１〜６が示されており、その際、ＬＥＤ１，３及
び５は、第１の列を構成し、ＬＥＤ２，４及び６は、第２の列を構成する。平行
列の隣り合ったＬＥＤは、それぞれ共通のｎ金属化部によって連結されており、
ｎ金属化部は、一端にそれぞれｎ端子コンタクト７を有している。更に、ｐ端子
コンタクト８及び９が設けられており、ｐ端子コンタクト８及び９は、ＬＥＤア
レイの対向面上に設けられている。ｐ端子コンタクト８を介して、電位Ａが第１
列のＬＥＤ（ＬＥＤ１，ＬＥＤ３，ＬＥＤ５）に印加
され、第２のｐ端子コンタクト９を介して、電位Ｂが第２列のＬＥＤ（ＬＥＤ２
，ＬＥＤ４，ＬＥＤ６）に印加される。
図１Ｂには、図１Ａに示されているＬＥＤアレイのＬＥＤ１及び２を貫通する
線に沿った横断面が示されている。半絶縁ＧａＡｓ層１４上には、導電層が設け
られており、この導電層は、ｐドーピングＧａＡｓから形成されている。溝１０
は、第２の領域内でｐドーピングＧａＡｓ層を分離し、その際、ｐドーピングＧ
ａＡｓ層１２には、電位Ａが印加されており、ｐドーピングＧａＡｓ層１３には
、電位Ｂが印加されている。ｐドーピングＧａＡｓ層の上には、ｎドーピングＧ
ａＡｓ領域１５が形成されており、ｎドーピングＧａＡｓ領域１５は、ｐドーピ
ングＧａＡｓ層と共にｐｎ接合部を形成し、ＬＥＤ１及び２を形成する。金属化
層１６（ｎ端子コンタクト７で終端する）は、ＬＥＤ１及び２を接触接続し、溝
１０を構造形成する。図１Ａに示されているように、ＬＥＤ１及び２の端子は、
電気的にＬＥＤ３及び４の端子から絶縁されている。金属化部１６は、その下に
位置しているｐドーピングＧａＡｓ層から酸化層１１によって分離されている。
そうすることによって、排他的にＬＥＤ１及び２の接触接続が行われる。ｐ端子
コンタクト８は、ｐドーピングＧａＡｓ領域１２に電位Ａを印加するために使用
される。ｐ端子コンタクト９は、ｐドーピングＧａＡ
ｓ領域１３に電位Ｂを印加するために使用される。
このＬＥＤアレイの形成のために、半絶縁ＧａＡｓ層１４上に、エピタキシャ
ルに先ずｐドーピングＧａＡｓ層１２，１３が成長され、次にｎドーピングＧａ
Ａｓ層１５が成長されている。そうすることによって、所定の場所に、ｐｎ接合
部が形成され、このｐｎ接合部は、ＬＥＤ１及び２の形成のために使用される。
第１のエッチングステップでは、ＬＥＤ１及び２が分離され、その際、分離エッ
チングは、ｐドーピングＧａＡｓ層１２，１３（エピタキシャル層とも呼ばれる
）に至る迄実施される。第２のエッチングステップでは、溝１０が形成され、そ
の際、ｐドーピングエピタキシャル層が分離され、従って、２つの分離された電
位端子１２及び１３が両ＬＥＤ列のために形成される。その上に、絶縁層が形成
され、この絶縁層は、例えば、酸化アルミニウム（Ａｌ2Ｏ3）又は窒化シリコン
（Ｓｉ3Ｎ4）から形成することができる。その後、ｎ金属化部１６が形成され、
該ｎ金属化部１６には、それぞれ２つの隣接ＬＥＤが接触接続されている。
図２Ａ及び２Ｂには、ＬＥＤアレイの平面図が示されており、このＬＥＤアレ
イは、分離エッチング及び充填技術を用いて形成されている。ここで、及び、以
下では、図１Ａ及び図１Ｂと同様に参照番号が使用されており、図１Ａ及び図１
Ｂに使用されている参照番号の意味と同様である。図１Ａ及び１Ｂに示された実
施例との差違は、ここでは、溝１０内に酸化物析出後、先ず充填技術が実施され
、その際、溝には、充填剤１７が充填され、その結果、金属層１６の金属化と構
造化が、列毎のコンタクトの形成のために特に簡単に実施することができる。付
加的に、ｎドーピングＧａＡｓ層１５のエッチングの場合に、ＬＥＤ１及び２の
形成のために、領域１８も得られるように形成され、この領域１８上にｎ端子コ
ンタクト７が形成される。そうすることによって、端子コンタクト７は、ＬＥＤ
１及び２と共に高い位置に位置するようになる。その際、形成される小さな溝１
９は、同様に、充填技術を用いて充填され、その結果、ｎ金属化部は、その全長
に亘って同一レベルとなる。金属化部は、更にＬＥＤ２，４及び６の領域内で終
端し、この領域を越え出ることはない（図１Ａ及び図１Ｂに記載された実施例の
場合と同様である）。
図１Ａ〜２Ｂに示された実施例の場合、ｐ端子コンタクト８及び９は、ＬＥＤ
アレイの対向面上に同一面に設けられており、その下に位置している導電層１２
，１３と直接接触接続されている。例えば、２列以上のＬＥＤアレイを使用する
場合に不可欠である他の接触接続形式は、図３Ａに示されたコンタクト孔技術で
ある（ビアホール技術）。その際、ｐ端子コンタクト８及び９は、ＬＥＤアレイ
の同一面上に、但し、種々異なったレベル上に設けられている。その際、電位Ｂ
用のｐ端子コンタクト９は、ビアホール技術を用いて、ビアホール２０を介して
半絶縁ＧａＡｓ層１４を通って案内され、半導体基板の裏側で電気層２１又は経
路を用いて、ｐドーピングＧａＡｓ１３の方に案内されている。チップ裏側上の
導電層２１は、酸化アルミニウム又は窒化シリコン製の裏側のパッシブ化部２５
によって保護されている。第２のビアホール２２を用いて、電気導体は、半絶縁
ＧａＡｓ層１４を通って付加的なｐ+ドーピングＧａＡｓ層２３，２４に繋がっ
ている。これは、ｐドーピングＧａＡｓ層１３と直接接続されている。付加的な
ｐ+ドーピングＧａＡｓ層２４は、電気導体２１との良好な接触接続形成のため
にビアホール２２を介して案内され、ｐドーピングＧａＡｓ層１３と同様に正確
に溝１０によって遮断されている。ｐ+ドーピングＧａＡｓ層２３は、電位Ａに
印加され、ｐ+ドーピングＧａＡｓ層２４は、電位Ｂに印加されている。複数列
のＬＥＤが設けられている場合には、チップ裏面上に並列に相互に種々異なる導
電路２１が形成される必要があり、これら導電路は、ビアホールを介してそれぞ
れ相応のＬＥＤを接触接続する。電位Ｂ用のｐ端子コンタクト９の他に、その際
、更に別のｐ端子コンタクト列が半絶縁ＧａＡｓ１４上に必要である。択一選択
的に、端子コンタクトは、直接、ビアホールによってチップ裏面上に設けること
もできる。
本発明のＬＥＤアレイの別の実施例は、図４Ａ及び図４Ｂに示されている。そ
の際、少なくとも半絶縁ＧａＡｓ層は、Ｂｕｒｉｅｄ Ｉｓｏｌａｔｉｏｎ Ｌ
ａｙｅｒ（埋込絶縁層）として構成されており、前述の実施例同様に基板として
構成されてはいない。ここでは、ｐドーピングＧａＡｓ基板２６が使用されてお
り、この基板上に、非ドーピング半絶縁ＧａＡｓ層１４がエピタキシャル成長さ
れている。その上に、通常のように、ｐ又はｐ+ドーピングＧａＡｓ層１２，１
３及びｎドーピングＧａＡｓ層１５が形成されている。これらの層も、エピタキ
シャル成長されている。既述のように、ＬＥＤとＬＥＤ列の分離用にエッチング
されており、溝エッチングされており、この溝エッチングは、少なくとも半絶縁
ＧａＡｓ層１３に至る迄達する必要があり、図示の実施例では、ｐドーピングＧ
ａＡｓ基板２６内に迄達している。半絶縁ＧａＡｓ層１３は、ここではＢｕｒｉ
ｅｄ Ｉｓｏｌａｔｉｏｎ Ｌａｙｅｒとして形成されている。ｐ端子コンタク
ト８は、ｐ+ドーピングＧａＡｓ層１２を接触接続し、それと一緒に、ＬＥＤ１
用のｐコンタクトを形成する。電位Ｂ用のｐ端子コンタクト９は、比較的低いレ
ベル上で直接ｐドーピングＧａＡｓ基板２６上に設けられており、このｐドーピ
ングＧａＡｓ基板２６は、導体として使用され、ＬＥＤ２用のコンタクトを形成
している。これは、ｐドーピング拡散領域２７を介し
て行われ、このｐドーピング拡散領域２７は、ｐドーピングＧａＡｓ基板２６と
ｐ+ドーピングＧａＡｓ層１３を接続し、その際、半絶縁ＧａＡｓ層１４を橋絡
している。
１〜６ ＬＥＤ
７ ｎ端子コンタクト
８ ｐ端子コンタクト（電位Ａ）
９ ｐ端子コンタクト（電位Ｂ）
１０ 溝
１１ 酸化層
１２ ｐドーピングＧａＡｓ層（電位Ａ）
１３ ｐドーピングＧａＡｓ層（電位Ｂ）
１４ 半絶縁ＧａＡｓ層
１５ ｎドーピングＧａＡｓ層
１６ 金属層
１７ 充填剤
１８ ｎ端子コンタクト下の領域
１９ 小さな溝
２０ ビアホール
２１ 導電路
２２ ビアホール
２３ ｐ+ドーピングＧａＡｓ層（電位Ａ）
２４ ｐ+ドーピングＧａＡｓ層（電位Ｂ）
２５ 裏面パッシブ化部
２６ ｐドーピングＧａＡｓ基板
２７ ｐドーピング拡散領域The present invention is an LED array having a plurality of columns and rows of LEDs on a semiconductor substrate, wherein the LEDs are individually controllable. To this end, the present invention relates to an LED array in which a conductive connection portion is formed on the semiconductor substrate via a first conductive layer. The use of LEDs (Light Emitting Diodes) (also called light emitting diodes) in a matrix device configuration is widespread. Such LED arrays are used, for example, in LED screen and LED printer applications. In this case, the LED is formed on a semiconductor substrate, and a common electric terminal is formed on the semiconductor substrate via a conductive layer. In order to be able to control the LEDs separately, furthermore, a respective bond connection is connected to each LED. This technique therefore requires a large number of wire bond connections, which places extreme conditions on the LED contact and bond technology. This difficulty also limits the yield. The object of the present invention is to form an LED array on a semiconductor substrate of the type described at the outset, so that as few bond connections as possible are sufficient and can be manufactured in a particularly simple manner. It is in. According to the present invention, at least a semi-insulating layer is provided below a first conductive layer of a semiconductor substrate, and the first conductive layer is interrupted by a groove. In this case, the groove is interrupted so as to reach the at least semi-insulating layer, and the first conductive layer forms a separate conductor track, and the long line for electrical connection for each column of the LED. A second portion extending on a semiconductor substrate for line-by-line connection of the LED, wherein each of the conductor paths of the first conductive layer is connected to a terminal contact. A conductive layer is provided, wherein the second conductive layer is divided into lateral strips to form another separate conductive path, under the second conductive layer, and The problem is solved by providing an insulating layer above the first conductive layer. The basic idea of the invention is to enable the control of individual LEDs by means of two conductor tracks. The lower conductor path surface is divided into required individual paths by the groove insulation. In this way, the number of required bond connections can be significantly reduced and the LED array can be manufactured with particularly small dimensions. The LED array advantageously has a first conductive layer forming a p-contact for an LED on a semiconductor substrate and a second conductive layer forming an n-contact for the LED on the semiconductor substrate. It is configured as follows. With this device configuration, the characteristics of the layers used in the semiconductor can be realized particularly easily. The second conductive layer on the semiconductor substrate is advantageously made of metal, since the metallization located on the semiconductor substrate can, on the one hand, be easily manufactured and, on the other hand, This is because it can be used particularly well as an n-contact. The insulating layer between the conductive layer on the semiconductor substrate and the first conductive layer in the semiconductor substrate is preferably embodied as an oxide layer. For this purpose, for example, Al 2 O 3 is used. Alternatively, for example, Si 3 N 4 can be used. In a particularly advantageous embodiment, the semiconductor substrate is gallium arsenide (GaAs), the second conductive layer is p-doped GaAs in the semiconductor substrate, and at least the semi-insulating layer is undoped semi-insulating GaAs. It is. Basically, the LED array can also be formed with silicon technology. The separating groove of the second conductive layer in the semiconductor substrate is advantageously formed by a separate etching. At this time, the insulating layer subsequently formed between the conductive layers is formed into a groove. The second conductive layer on the semiconductor substrate can also be in the form of a groove, but advantageously the groove is filled with a filler and the second conductive layer is guided over the groove. . In a preferred embodiment of the invention, the terminal contacts of the first conductive layer in the semiconductor are formed using via-hole technology. By doing so, an arbitrary number of terminals can be formed over the back surface of the chip. The terminals can then be guided over the rear surface or on one side to the LED surface via parallel electrical terminals. In another embodiment of the invention, at least the semi-insulating layer is formed by a Buried Isolation Layer technique. The LED arrays of the present invention can be used for screens and numerous other applications. A particularly advantageous application of the LED array of the invention is in LED printers having two rows of LEDs, wherein the columns form a printing row. The two rows of LEDs are then advantageously arranged offset from one another, so that the technically constrained geometric spacing of the LEDs is compensated for in one row by a continuous row. A printing line can be formed. The two terminal contacts for each LED pair required in the case of two rows are advantageously provided on mutually facing surfaces of the LED array, since in this manner a particularly simple terminal contact is guided. Because you can. In this embodiment, the number of required line bond connections is reduced by 50% + 2 line bond connections. Hereinafter, the present invention will be further described with reference to four illustrated embodiments. In this case, the following schematic diagram is shown in detail. 1A shows a plan view of the LED array of the first embodiment of the present invention manufactured by separate etching, FIG. 1B shows a cross-sectional view of the LED array of FIG. 1A, and FIG. FIG. 2B shows a plan view of a second embodiment of the present invention manufactured in technology, FIG. 2B shows a cross-sectional view of the LED array of FIG. 2A, and FIG. 3A shows a third embodiment of the present invention manufactured in via hole technology. FIG. 3B shows a cross-sectional view of the LED array of FIG. 3A, and FIG. 4A shows a fourth embodiment manufactured by the Buried Isolation Layer (embedded insulating layer) technology. FIG. 4B shows a plan view of the example, and FIG. 4B shows a cross-sectional view of the LED array of FIG. 4A. In the plan view of FIG. 1A, LEDs 1 to 6 are shown, with LEDs 1, 3 and 5 constituting a first row, and LEDs 2, 4 and 6 constituting a second row. The adjacent LEDs in the matrix are connected by a common n-metallization, each of which has an n-terminal contact 7 at one end. Further, p-terminal contacts 8 and 9 are provided, and the p-terminal contacts 8 and 9 are provided on opposing surfaces of the LED array. The potential A is applied to the first row of LEDs (LED1, LED3, LED5) via the p-terminal contact 8, and the potential B is applied to the second row of LEDs (LED2, LED4) via the second p-terminal contact 9. , LED 6). FIG. 1B shows a cross section along a line passing through the LEDs 1 and 2 of the LED array shown in FIG. 1A. A conductive layer is provided on the semi-insulating GaAs layer 14, and the conductive layer is formed of p-doped GaAs. The trench 10 separates the p-doped GaAs layer in the second region, where the potential A is applied to the p-doped GaAs layer 12 and the potential B is applied to the p-doped GaAs layer 13. Have been. An n-doped GaAs region 15 is formed on the p-doped GaAs layer, and the n-doped GaAs region 15 forms a pn junction with the p-doped GaAs layer to form LEDs 1 and 2. A metallization layer 16 (terminating at the n-terminal contact 7) contacts the LEDs 1 and 2 and forms the groove 10. As shown in FIG. 1A, the terminals of LEDs 1 and 2 are electrically isolated from the terminals of LEDs 3 and 4. The metallization 16 is separated by an oxide layer 11 from the underlying p-doped GaAs layer. By doing so, the contact connection of the LEDs 1 and 2 is made exclusively. The p-terminal contact 8 is used to apply a potential A to the p-doped GaAs region 12. The p-terminal contact 9 is used to apply a potential B to the p-doped GaAs region 13. To form this LED array, p-doped GaAs layers 12 and 13 are first epitaxially grown on the semi-insulating GaAs layer 14, and then an n-doped GaAs layer 15 is grown. By doing so, in place, a pn junction is formed, which is used for the formation of the LEDs 1 and 2. In a first etching step, the LEDs 1 and 2 are separated, wherein a separate etching is performed down to the p-doped GaAs layers 12, 13 (also called epitaxial layers). In a second etching step, a trench 10 is formed, in which the p-doped epitaxial layer is separated, so that two separate potential terminals 12 and 13 are formed for both LED strings. An insulating layer is formed thereon, which can be formed, for example, from aluminum oxide (Al 2 O 3 ) or silicon nitride (Si 3 N 4 ). Thereafter, an n-metallization 16 is formed, to which two adjacent LEDs are respectively connected in contact. 2A and 2B show plan views of an LED array, which is formed using a separate etching and filling technique. Here and in the following, reference numbers are used as in FIGS. 1A and 1B, and have the same meanings as those used in FIGS. 1A and 1B. The difference from the embodiment shown in FIGS. 1A and 1B is that here, after the oxide has been deposited in the trenches 10, a filling technique is first carried out, in which case the trenches are filled with a filler 17, and as a result The metallization and structuring of the metal layer 16 can be carried out particularly simply for the formation of column-by-column contacts. In addition, in the case of etching the n-doped GaAs layer 15, a region 18 is also formed for the formation of the LEDs 1 and 2, on which the n-terminal contact 7 is formed. By doing so, the terminal contact 7 is located at a higher position together with the LEDs 1 and 2. In so doing, the small grooves 19 that are formed are likewise filled using a filling technique, so that the n-metallization is at the same level over its entire length. The metallization further terminates in the area of the LEDs 2, 4 and 6 and does not extend beyond this area (as in the embodiment described in FIGS. 1A and 1B). In the embodiment shown in FIGS. 1A-2B, the p-terminal contacts 8 and 9 are provided on the same surface on the opposing surface of the LED array, and are directly connected to the conductive layers 12 and 13 located thereunder. Contact connected. For example, another type of contact connection that is essential when using more than one row of LED arrays is the contact hole technology shown in FIG. 3A (via hole technology). In this case, the p-terminal contacts 8 and 9 are provided on the same surface of the LED array, but on different levels. At that time, the p-terminal contact 9 for the potential B is guided through the semi-insulating GaAs layer 14 via the via hole 20 using the via hole technology, and is connected to the p-side contact using the electric layer 21 or the path on the back side of the semiconductor substrate. The doping GaAs 13 is guided. The conductive layer 21 on the backside of the chip is protected by a backside passivation 25 made of aluminum oxide or silicon nitride. Using a second via hole 22, the electrical conductor is connected through the semi-insulating GaAs layer 14 to additional p + -doped GaAs layers 23, 24. This is directly connected to the p-doped GaAs layer 13. The additional p + -doped GaAs layer 24 is guided via a via hole 22 for a good contact connection with the electrical conductor 21 and is interrupted by the groove 10 exactly like the p-doped GaAs layer 13. The p + -doped GaAs layer 23 is applied to a potential A, and the p + -doped GaAs layer 24 is applied to a potential B. In the case where a plurality of rows of LEDs are provided, it is necessary to form various conductive paths 21 mutually in parallel on the back surface of the chip, and these conductive paths connect corresponding LEDs by contact via via holes. I do. In addition to the p-terminal contact 9 for the potential B, a further row of p-terminal contacts is then required on the semi-insulating GaAs 14. Alternatively, the terminal contacts can be provided directly on the backside of the chip by via holes. Another embodiment of the LED array of the present invention is shown in FIGS. 4A and 4B. At this time, at least the semi-insulating GaAs layer is configured as a Buried Isolation Layer (buried insulating layer), and is not configured as a substrate as in the above-described embodiment. Here, a p-doped GaAs substrate 26 is used, on which an undoped semi-insulating GaAs layer 14 is epitaxially grown. On top of this, p or p + doped GaAs layers 12, 13 and an n-doped GaAs layer 15 are formed as usual. These layers are also grown epitaxially. As described above, the LED and the LED array are etched for separation, and the groove is etched, and the groove etching needs to reach at least down to the semi-insulating GaAs layer 13. It reaches into the p-doped GaAs substrate 26. The semi-insulating GaAs layer 13 is formed here as a Buried Isolation Layer. The p-terminal contact 8 contacts the p + -doped GaAs layer 12 and together forms a p-contact for LED1. The p-terminal contact 9 for the potential B is provided directly on the p-doped GaAs substrate 26 at a relatively low level, and this p-doped GaAs substrate 26 is used as a conductor to form a contact for the LED 2. I have. This takes place via a p-doped diffusion region 27, which connects the p-doped GaAs substrate 26 and the p + -doped GaAs layer 13 while bridging the semi-insulating GaAs layer 14. ing. 1-6 LED 7 n-terminal contact 8 p-terminal contact (potential A) 9 p-terminal contact (potential B) 10 groove 11 oxide layer 12 p-doped GaAs layer (potential A) 13 p-doped GaAs layer (potential B) 14 semi-insulating GaAs layer 15 n-doped GaAs layer 16 metal layer 17 filler 18 region under n-terminal contact 19 small groove 20 via hole 21 conductive path 22 via hole 23 p + doped GaAs layer (potential A) 24 p + doped GaAs layer (potential B) 25 back surface passivation part 26 p-doped GaAs substrate 27 p-doped diffusion region