JP2000515325A - Nonvolatile memory cell device - Google Patents
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Abstract
(57)【要約】 一回書込み可能の不揮発性メモリセルはゲート誘電体として第１の酸化シリコン層（５１）、窒化シリコン層（５２）及び第２の酸化シリコン層（５３）から成る誘電性異三重層（５）を有するＭＯＳトランジスタを含んでいる。第１の酸化シリコン層（５１）と第２の酸化シリコン層（５３）はそれぞれ少なくとも３ｎｍの厚さを有する。このメモリセルは消去可能でなく、１０００年以上のデータ保存期間を有する。 (57) Abstract: A once-writable nonvolatile memory cell comprises a first silicon oxide layer (51), a silicon nitride layer (52) and a second silicon oxide layer (53) as a gate dielectric. It includes a MOS transistor having a different triple layer (5). The first silicon oxide layer (51) and the second silicon oxide layer (53) each have a thickness of at least 3 nm. This memory cell is not erasable and has a data retention period of over 1000 years.
Description
【発明の詳細な説明】 不揮発性メモリセル装置 データの永続的記憶のためそれぞれ特別なＭＯＳトランジスタを含む不揮発性 メモリセル、いわゆるＳＯＮＯＳセル又はＭＮＯＳセルが提案されている（例え ばライ（Ｌａｉ）その他による「ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．」１９８６年第 ５８０〜５８３頁参照）。このＭＯＳトランジスタは、ゲート電極の下方に少な くとも１つの窒化シリコン層と、この窒化シリコン層とチャネル範囲との間にＳ ｉＯ2層を含んでいるゲート誘電体を有する。情報の記憶のためキャリアが窒化 シリコン層に蓄えられる。 ＳｉＯ2層の厚さはこの不揮発性メモリセルでは最大で２．２ｎｍである。最 近のＳＯＮＯＳメモリでは窒化シリコン層の厚さは一般に約１０ｎｍである。窒 化シリコン層とゲート電極との間には大抵厚さ３〜４ｎｍのもう１つのＳｉＯ2 層が設けられている。これらの不揮発性メモリセルは電気的に書込み及び消去可 能である。書込み過程ではキャリアが基板から最高で２．２ｎｍの厚さのＳｉＯ2 層を通って窒化シリコン層内にトンネリングするような電圧がゲート電極に印 加される。消去時にはゲート電極は、窒化シリコン層に蓄えられたキャリアが厚 さ２．２ｎｍのＳｉＯ2層を通ってチャネル範囲にトンネリングし、チャネル範 囲から反対の導電形のキャリアがＳｉＯ2層を通って窒化シリコン層内にトンネ リングするように結線される。 しばしばＳＯＮＯＳセルとも云われる上記のメモリセルは１０年未満のデータ 保存期間を有する。この期間は多くの用途、例えばデータをコンピュータに保存 するには短すぎる。 データ保存に更に長期間を必要とする用途には不揮発性メモリとして浮遊ゲー トを有するＥＥＰＲＯＭセルを使用することが公知である。例えばライ（Ｌａｉ ）その他による「ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．」１９８６年第５８０〜５８３ 頁から公知であるこれらのメモリセルにはＭＯＳトランジスタの制御ゲート電極 とチャネル範囲との間に完全に誘電性材料で囲まれている浮遊ゲート電極が設 けられている。この浮遊ゲート電極に情報がキャリアの形で蓄えられる。このＦ ＬＯＴＯＸセルといわれるメモリセルは電気的に書込み及び消去可能である。そ のため制御ゲート電極は、キャリアをチャネル範囲から浮遊ゲート電極へ流す（ 書込み）かもしくは浮遊ゲート電極からキャリアをチャネル範囲へ流す（消去） ような電位に接続される。これらのＦＬＯＴＯＸセルは１５０年以上のデータ保 存期間を有する。 しかしＳＯＮＯＳセルに比べてＦＬＯＴＯＸセルはその構造が複雑である。更 にＦＬＯＴＯＸセルの所要面積は、制御ゲート電極が浮遊ゲート電極と側方で重 複する必要があるためＳＯＮＯＳセルに比べて大きい。最後にいわゆるＦＬＯＴ ＯＸセルのラジエーション・ハードネスは限定されている。ラジエーション・ハ ードネスとは外部の放射源及び／又は電磁界に対し蓄えられた電荷が影響を受け ないことを意味する。 本発明の課題は、少なくとも１５０年のデータ保存期間を有し、組立てが容易 で、高い実装密度で集積することができ、ＦＬＯＴＯＸセルに比べて改善された ラジエーション・ハードネスを示す不揮発性メモリセルを提供することにある。 この課題は本発明の請求項１に記載のメモリセルにより解決される。実施態様 は従属請求項から明らかとする。 この不揮発性メモリセルはソース領域、チャネル範囲、ドレイン領域、ゲート 誘電体、及びゲート誘電体として誘電性三重層を有するゲート電極を含むＭＯＳ トランジスタを有する。この誘電性三重層は第１の酸化シリコン層、窒化シリコ ン層及び第２の酸化シリコン層を含んでいる。窒化シリコン層は２つの酸化シリ コン層の間に配置されている。第１の酸化シリコン層と第２の酸化シリコン層は それぞれ少なくとも３ｎｍの厚さを有する。 本発明によるメモリセルでは第１の酸化シリコン層と第２の酸化シリコン層の 厚さは０．５〜１ｎｍの範囲で異なるように選択される。その際第１の酸化シリ コン層と第２の酸化シリコン層の両層の厚さの薄い方は３ｎｍ〜５ｎｍの範囲に ある。窒化シリコン層の厚さは少なくとも５ｎｍである。ＭＯＳトランジスタは ｎ+ドープシリコンから成るゲート電極を有する。このメモリセルでは誘電性三 重層は電気的に対称である。第１の酸化シリコン層と第２の酸化シリコン層の厚 さの相異によりチャネル範囲とゲート電極との間の仕事関数の相異及び主として 読出し過程で生じる一般に正のゲート電圧が考慮される。 本発明によるメモリセルは、ＭＯＳトランジスタのチャネル範囲と窒化シリコ ン層との間に配設されている第１の酸化シリコン層が少なくとも３ｎｍの厚さを 有する点で従来のＳＯＮＯＳセルとは異なっている。従来のＳＯＮＯＳセルでは その厚さは最大で２．２ｎｍである。 本発明は、従来のＳＯＮＯＳセルでは第１の酸化シリコン層を通る電荷の移送 が主として直接トンネリング及び改良されたファウラー・ノルドハイム−トンネ リング介して行われていたという認識を利用する。直接トンネリング及び改良さ れたファウラー・ノルドハイム−トンネリングのトンネリング確率、従って直接 トンネリング及び改良されたファウラー・ノルドハイム−トンネリングによるキ ャリア移送のための電流強度は主としてトンネル障壁の厚さ、即ち第１の酸化シ リコン層の厚さ及び電界に左右される。従来のＳＯＮＯＳセルでは第１の酸化シ リコン層は最大で２．２ｎｍの厚さであり、第２の酸化シリコン層は３〜４ｎｍ の厚さであるので、１０ＭＶ／ｃｍ以下の電界では第１の酸化シリコン層を通る 直接トンネリングによる電流が常に優位にある。この直接トンネル電流及び改良 されたファウラー・ノルドハイム−トンネリングを介して情報の書込みも消去も ゲート電極の相応する結線により行われる。 更に本発明は、従来のＳＯＮＯＳセルにおいてゲート電極を結線しなくても直 接トンネリングに基づくトンネル電流が第１の酸化シリコン層を通って窒化シリ コン層からチャネル範囲に流れるという認識を利用する。この直接トンネル電流 がデータ保存期間を決定することが確認されている。 更に本発明は直接トンネリングのトンネリング確率が第１の酸化シリコン層の 厚さの増加につれて著しく減少し、少なくとも３ｎｍの厚さでは極めて低く、約 ２ｎｍの場合より数倍（約３倍）低くなることを利用する。 本発明によるメモリセルでは第１の酸化シリコン層と第２の酸化シリコン層が それぞれ少なくとも３ｎｍの厚さであるので、このメモリセルでは直接トンネリ ングによる窒化シリコン層からゲート電極又はチャネル範囲へのキャリア移送は 十分に回避される。即ち窒化シリコン層内に蓄えられた電荷は実質的に無制限に 保持される。従ってデータ保存期間は本発明によるメモリセルでは従来のＳＯＮ ＯＳセルにおけるよりも明らかに長く、１０年の代わりに１０００年以上となる 。 第１の酸化シリコン層と第２の酸化シリコン層の厚さがそれぞれ少なくとも３ ｎｍあるため、両酸化シリコン層を通るキャリアの直接トンネリングのトンネリ ング確率は極めて小さくなる。第１の酸化シリコン層もしくは第２の酸化シリコ ン層を通るキャリア移送は書込み及び読出しの際にファウラー・ノルドハイム− トンネリングのみにより行われる。 ファウラー・ノルドハイム−トンネリングによるキャリア移送の電流強度は印 加される電界の強度に左右されるに過ぎない。その電流強度は明確にはトンネル 障壁の厚さ、即ち第１の酸化シリコン層もしくは第２の酸化シリコン層の厚さに 左右されない。 誘電性三重層が電気的に対称であるので、電子のファウラー・ノルドハイム− トンネリングは印加電界の極性に無関係にキャリア移送を支配する。即ちゲート 電極に正の電圧を印加しても負の電圧を印加しても窒化シリコン層への電子のフ ァウラー・ノルドハイム−トンネリングが生じる。ケート電極に正の電圧が印加 される場合、電子はチャネル範囲から第１の窒化シリコン層を通って窒化シリコ ン層にトンネリングする。それに対してゲート電極に負の電圧が印加されると、 ファウラー・ノルドハイム−トンネリングにより電子はゲート電極から第２の酸 化シリコン層を通って窒化シリコン層にトンネリングする。 このメモリセルにおいて第１の酸化シリコン層及び第２の酸化シリコン層を通 る直接トンネリングのトンネリング確率は極めて小さく、またゲート電極に生じ る極性に無関係にファウラー・ノルドハイム−トンネリングにより電子は窒化シ リコン層に移送されるので、このメモリセルは消去されない。このメモリセル内 に一度書込まれた情報は再び消去されることはない。このメモリセルにおけるデ ータ保存期間は１０００年以上である。 このメモリセル内に情報を書込むには典型的には＋１２Ｖのゲート電圧が印加 される。情報の読出しには＋３Ｖのゲート電圧が印加される。 正の読出し電圧でメモリセルが作動すべき場合には、第１の酸化シリコン層は 第２の酸化シリコン層よりも厚さが薄くされる。負の読出し電圧でメモリセルが 作動すべき場合には、第２の酸化シリコン層が第１の酸化シリコン層よりも厚さ が薄くされる。 メモリセルは通例のようにマトリックス状に多数の同じメモリセルを有するメ モリセル装置に集積される。 このメモリセルは浮遊ゲート電極を有していないので、そのラジエーション・ ハードネスはＦＬＯＴＯＸセルに比べて大きい。メモリセル内のＭＯＳトランジ スタはプレーナ形ＭＯＳトランジスタとしても縦形ＭＯＳトランジスタとしても 形成可能である。 本発明を実施例及び図面に基づき以下に詳述する。 図１はプレーナ形ＭＯＳトランジスタを有するメモリセルを示している。 図２は縦形ＭＯＳトランジスタを有するメモリセルを示している。 少なくとも１つのメモリセルの範囲に単結晶シリコンを含んでいる基板１内に 例えばｎドープされているソース領域２及びドレイン領域３が設けられている。 ソース領域２とドレイン領域３との間にチャネル範囲４が配置されている。ソー ス領域２、チャネル範囲４及びドレイン領域３は基板１の表面に並列に配置され ている。チャネル範囲４の上方に第１のＳｉＯ2層５１、Ｓｉ3Ｎ4層５２及び第 ２のＳｉＯ2層５３から成る誘電性三重層５が配設されている。第１のＳｉＯ2層 ５１はチャネル範囲４の表面に配置され、３〜６ｎｍ、有利には４ｎｍの厚さを 有する。第１のＳｉＯ2層５１の表面にはＳｉ3Ｎ4層５２が配置されている。Ｓ ｉ3Ｎ4層は少なくとも５ｎｍ、有利には８ｎｍの厚さを有する。Ｓｉ3Ｎ4層５２ の表面には第２のＳｉＯ2層５３が配置され、その厚さは第１のＳｉＯ2層５１の 厚さよりも０．１〜１ｎｍだけ大きく、即ち３．５〜６ｎｍの範囲、有利には４ ．５ｎｍ〜５ｎｍの範囲にある。 誘電性三重層５の表面上には例えばｎドープポリシリコンから成るゲート電極 ６が配設されている。このゲート電極６は例えば２００ｎｍの厚さと例えば１０21 ｃｍ-3のドーパント濃度を有する。 例えば単結晶シリコンから成る半導体層構造１１はソース領域１２、チャネル 範囲１４及びドレイン領域１３を垂直方向に連続して含んでいる（図２参照）。 このソース領域１２とドレイン領域１３は例えば１０20ｃｍ-3のドーパント濃度 でｎドープされている。チャネル範囲１４は例えば１０17ｃｍ-3のドーパント濃 度でｐドープされている。ソース領域１２、ドレイン領域１３及びチャネル範囲 １４は共通の側面１１０を有し、この側面は有利には半導体層構造１１の表面に 垂直に又は軽く傾斜して延びている。側面１１０は基板内のトレンチ又はステッ プの側面であっても、隆起した構造例えばメサ構造の側面であってもよい。 側面１１０には第１のＳｉＯ2層１５１、Ｓｉ3Ｎ4層１５２及び第２のＳｉＯ2 層１５３を含む誘電性三重構造１５が配設されている。第２のＳｉＯ2層１５３ の表面はゲート電極１６で覆われている。ゲート電極１６は例えばｎドープポリ シリコン又は例えばアルミニウムのような金属から成るスペーサの形に形成され ている。第２のＳｉＯ2層１５３は例えば３〜５ｎｍ、有利には４ｎｍの厚さを 有する。Ｓｉ3Ｎ4層１５２は少なくとも５ｎｍ、有利には８ｎｍの厚さを有する 。第１のＳｉＯ2層１５１は０．５〜１ｎｍだけ第２のＳｉＯ2層１５３よりも厚 く、即ち第１のＳｉＯ2層は３．５〜６ｎｍの厚さを有する。有利にはこの層は ４．５ｎｍの厚さを有する。第１のＳｉＯ2層１５１、Ｓｉ3Ｎ4層１５２並びに 第２のＳｉＯ2層１５３の厚さはそれぞれ側面１１０に対し垂直に測定したもの である。DETAILED DESCRIPTION OF THE INVENTION Nonvolatile memory cell device Non-volatile with special MOS transistors for permanent storage of data Memory cells, so-called SONOS cells or MNOS cells, have been proposed (eg, "IEDM Tech. Dig." 1986, by Lai et al. 580-583). This MOS transistor has a small area below the gate electrode. At least one silicon nitride layer and S between this silicon nitride layer and the channel region iOTwoHaving a gate dielectric comprising a layer. Carrier nitriding for information storage Stored in the silicon layer. SiOTwoThe layer thickness is at most 2.2 nm for this non-volatile memory cell. Most In recent SONOS memories, the thickness of the silicon nitride layer is typically about 10 nm. Nitrification Another 3 to 4 nm thick SiO 2 layer is usually placed between the silicon nitride layer and the gate electrode.Two A layer is provided. These nonvolatile memory cells can be electrically written and erased. Noh. In the writing process, the carrier is removed from the substrate by a maximum of 2.2 nm thick SiO.Two A voltage is applied to the gate electrode that causes tunneling through the layer and into the silicon nitride layer. Be added. At the time of erasing, the carriers stored in the silicon nitride layer are thicker. 2.2nm SiOTwoTunnel through the layers into the channel range, The carrier of the opposite conductivity type is SiOTwoThrough the layer and into the silicon nitride layer. It is connected like a ring. The above memory cells, often also referred to as SONOS cells, store less than 10 years of data. Has a shelf life. During this time, you can use it for many purposes, such as storing data on a computer Too short to be. For applications that require a longer time to store data, floating It is known to use EEPROM cells that have For example, Lai ), "IEDM Tech. Dig." 1986, No. 580-583. These memory cells, which are known from the page, include the control gate electrode of a MOS transistor. A floating gate electrode, completely surrounded by dielectric material, is Have been killed. Information is stored in the floating gate electrode in the form of carriers. This F A memory cell called a LOTOX cell is electrically writable and erasable. So Therefore, the control gate electrode allows carriers to flow from the channel range to the floating gate electrode ( Writing) or flowing carriers from the floating gate electrode into the channel range (erasing) Connected to such a potential. These FLOTOX cells have more than 150 years of data Have a lifetime. However, the structure of the FLOTOX cell is more complicated than that of the SONOS cell. Change In addition, the required area of the FLOTOX cell is such that the control gate electrode overlaps the floating gate electrode laterally. It is larger than the SONOS cell because it needs to be duplicated. Finally, the so-called FLOT OX cells have limited radiation hardness. Radiation Ha Is the effect of external radiation sources and / or the stored charge on electromagnetic fields. Means no. It is an object of the present invention to have a data storage period of at least 150 years and to be easily assembled. And can be integrated at a high packaging density, which is improved compared to FLOTOX cells. An object of the present invention is to provide a nonvolatile memory cell exhibiting radiation hardness. This problem is solved by a memory cell according to claim 1 of the present invention. Embodiment Is evident from the dependent claims. This nonvolatile memory cell includes a source region, a channel range, a drain region, and a gate. MOS comprising a dielectric and a gate electrode having a dielectric trilayer as gate dielectric It has a transistor. The dielectric triple layer is a first silicon oxide layer, a silicon nitride layer. And a second silicon oxide layer. The silicon nitride layer consists of two silicon oxide layers. It is located between the concrete layers. The first silicon oxide layer and the second silicon oxide layer Each has a thickness of at least 3 nm. In the memory cell according to the present invention, the first silicon oxide layer and the second silicon oxide layer The thickness is selected to vary between 0.5 and 1 nm. At this time, the first silicon oxide The smaller of the thickness of both the silicon layer and the second silicon oxide layer is in the range of 3 nm to 5 nm. is there. The thickness of the silicon nitride layer is at least 5 nm. MOS transistors n+It has a gate electrode made of doped silicon. In this memory cell, the dielectric The overlay is electrically symmetric. Thickness of the first silicon oxide layer and the second silicon oxide layer The difference in work function between the channel range and the gate electrode due to the difference Generally, a positive gate voltage generated in the reading process is considered. The memory cell according to the present invention has a channel range of a MOS transistor and a silicon nitride. A first silicon oxide layer disposed between the first silicon oxide layer and the first layer has a thickness of at least 3 nm. It differs from a conventional SONOS cell in that it has In a conventional SONOS cell Its thickness is at most 2.2 nm. The present invention provides a method for transporting charge through a first silicon oxide layer in a conventional SONOS cell. Has primarily direct tunneling and improved Fowler-Nordheim-Tunnel Use the recognition that it was done through the ring. Direct tunneling and improved Fowler-Nordheim-tunneling tunneling probability, and thus directly Tunneling and improved Fowler-Nordheim-tunneling key The current intensity for carrier transfer is mainly due to the thickness of the tunnel barrier, ie, the first oxide silicon. It depends on the thickness of the recon layer and the electric field. In the conventional SONOS cell, the first oxide silicon is used. The recon layer has a maximum thickness of 2.2 nm, and the second silicon oxide layer has a thickness of 3 to 4 nm. Through the first silicon oxide layer in an electric field of 10 MV / cm or less. Current through direct tunneling is always dominant. This direct tunneling current and improvement Information can be written or erased via Fowler-Nordheim-Tunneling This is done by a corresponding connection of the gate electrode. Further, the present invention can directly connect a conventional SONOS cell without connecting a gate electrode. Tunneling current based on contact tunneling passes through the first silicon oxide layer It uses the recognition that it flows from the channel layer to the channel range. This direct tunnel current Determine the data retention period. Further, the present invention provides a method for reducing the tunneling probability of direct tunneling of the first silicon oxide layer. Significantly decreases with increasing thickness, very low at least 3 nm thick, about The fact that it is several times (about three times) lower than the case of 2 nm is used. In the memory cell according to the present invention, the first silicon oxide layer and the second silicon oxide layer Since each is at least 3 nm thick, this memory cell has Carrier transport from the silicon nitride layer to the gate electrode or channel area by Avoided enough. That is, the charge stored in the silicon nitride layer is substantially unlimited. Will be retained. Therefore, the data storage period is the same as the conventional SON in the memory cell according to the present invention. Obviously longer than in OS cells, more than 1000 years instead of 10 years . The thickness of each of the first silicon oxide layer and the second silicon oxide layer is at least 3 the tunneling of direct tunneling of carriers through both silicon oxide layers The staging probability becomes extremely small. First silicon oxide layer or second silicon oxide Carrier transport through the read / write layer is performed by Fowler-Nordheim during writing and reading. It is performed only by tunneling. Current intensity of carrier transfer by Fowler-Nordheim-tunneling is marked It only depends on the strength of the applied electric field. Its current intensity is clearly tunnel The thickness of the barrier, ie the thickness of the first or second silicon oxide layer It is not affected. Since the dielectric trilayer is electrically symmetric, the electron Fowler-Nordheim- Tunneling governs carrier transport regardless of the polarity of the applied electric field. Ie gate Regardless of whether a positive voltage or a negative voltage is applied to the electrode, electron flow to the silicon nitride layer is not affected. Aowler-Nordheim-tunneling occurs. Positive voltage applied to Kate electrode The electrons from the channel range through the first silicon nitride layer Tunneling to the layer. On the other hand, when a negative voltage is applied to the gate electrode, Fowler-Nordheim-Tunneling allows electrons to pass from the gate electrode to the second acid. Tunnel through the silicon nitride layer to the silicon nitride layer. In this memory cell, the first silicon oxide layer and the second silicon oxide layer pass through. Direct tunneling has a very low tunneling probability, Fowler-Nordheim-Tunneling allows electrons to be nitrided regardless of polarity. This memory cell is not erased since it is transferred to the recon layer. In this memory cell The information that has been written once is not erased again. The data in this memory cell The data retention period is more than 1000 years. To write information in this memory cell, a gate voltage of +12 V is typically applied. Is done. For reading information, a gate voltage of +3 V is applied. If the memory cell is to operate at a positive read voltage, the first silicon oxide layer The thickness is smaller than that of the second silicon oxide layer. Negative read voltage causes memory cells to If so, the second silicon oxide layer is thicker than the first silicon oxide layer. Is thinned. A memory cell has a number of identical memory cells in a matrix as usual. It is integrated in a molycell device. Since this memory cell does not have a floating gate electrode, its radiation Hardness is greater than FLOTOX cells. MOS transistor in memory cell The star can be a planar MOS transistor or a vertical MOS transistor. It can be formed. The present invention will be described in detail below based on embodiments and drawings. FIG. 1 shows a memory cell having a planar MOS transistor. FIG. 2 shows a memory cell having a vertical MOS transistor. In a substrate 1 containing monocrystalline silicon in the area of at least one memory cell For example, an n-doped source region 2 and a drain region 3 are provided. Channel range 4 is arranged between source region 2 and drain region 3. Saw The source region 2, the channel region 4 and the drain region 3 are arranged in parallel on the surface of the substrate 1. ing. First SiO 2 above channel range 4TwoLayer 51, SiThreeNFourLayer 52 and the first 2 SiOTwoA dielectric triple layer 5 consisting of a layer 53 is provided. First SiOTwolayer 51 is arranged on the surface of the channel area 4 and has a thickness of 3 to 6 nm, preferably 4 nm. Have. First SiOTwoThe surface of the layer 51 has SiThreeNFourA layer 52 is disposed. S iThreeNFourThe layer has a thickness of at least 5 nm, preferably 8 nm. SiThreeNFourLayer 52 The surface of the second SiOTwoA layer 53 is disposed, the thickness of which is the first SiOTwoOf layer 51 0.1 to 1 nm greater than the thickness, ie in the range of 3.5 to 6 nm, preferably 4 . It is in the range of 5 nm to 5 nm. A gate electrode made of, for example, n-doped polysilicon is formed on the surface of the dielectric triple layer 5. 6 are provided. The gate electrode 6 has a thickness of, for example, 200 nm and a thickness of, for example, 10 nm.twenty one cm-3Having a dopant concentration of For example, a semiconductor layer structure 11 made of single crystal silicon has a source region 12 and a channel. The region 14 and the drain region 13 are continuously included in the vertical direction (see FIG. 2). The source region 12 and the drain region 13 are, for example, 1020cm-3Dopant concentration N-doped. The channel range 14 is, for example, 1017cm-3Dopant concentration It is p-doped in degrees. Source region 12, drain region 13, and channel range 14 has a common side 110, which is advantageously provided on the surface of the semiconductor layer structure 11. It extends vertically or slightly inclined. Side 110 is a trench or step in the substrate. It may be the side of a loop or a side of a raised structure, such as a mesa structure. The side surface 110 has a first SiOTwoLayer 151, SiThreeNFourLayer 152 and second SiOTwo A dielectric triple structure 15 including a layer 153 is provided. Second SiOTwoLayer 153 Is covered with the gate electrode 16. The gate electrode 16 is made of, for example, n-doped poly. Formed in the form of spacers made of silicon or a metal such as aluminum ing. Second SiOTwoLayer 153 has a thickness of, for example, 3-5 nm, preferably 4 nm. Have. SiThreeNFourLayer 152 has a thickness of at least 5 nm, preferably 8 nm . First SiOTwoThe layer 151 has a thickness of 0.5 to 1 nm on the second SiO 2 layer.TwoThicker than layer 153 In other words, the first SiOTwoThe layer has a thickness of 3.5-6 nm. Advantageously this layer It has a thickness of 4.5 nm. First SiOTwoLayer 151, SiThreeNFourLayer 152 and Second SiOTwoThe thickness of the layer 153 is measured perpendicular to the side surface 110, respectively. It is.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウェント、ヘルマン ドイツ連邦共和国 デー―85630 グラス ブルン アム ワイクセルガルテン 49 (72)発明者 ウィラー、ヨーゼフ ドイツ連邦共和国 デー―85521 リーマ ーリング フリードリッヒ―フレーベル― シュトラーセ ６ (72)発明者 レーマン、フォルカー ドイツ連邦共和国 デー―80689 ミュン ヘン ガイエルシュペルガーシュトラーセ 53 (72)発明者 フラノシュ、マルチン ドイツ連邦共和国 デー―81739 ミュン ヘン ヘルムート―コイトナー―シュトラ ーセ 27 (72)発明者 シェーファー、ヘルベルト ドイツ連邦共和国 デー―85635 ヘーエ ンキルヒェン―ジーゲルツブルン レルヒ ェンシュトラーセ 33 (72)発明者 クラウチュナイダー、ウォルフガング ドイツ連邦共和国 デー―82104 ホーエ ンタン アム オーバーフェルト 50 (72)発明者 ホフマン、フランツ ドイツ連邦共和国 デー―80995 ミュン ヘン ヘルベルクシュトラーセ 25ベー (72)発明者 グリューニング、ウルリケ アメリカ合衆国 12533 ニューヨーク ホープウェル ジャンクション ジップ33 エイ 1580 ルート 52────────────────────────────────────────────────── ─── Continuation of front page (72) Inventors Went, Hermann Germany Day 85630 Glasses Brunn am Weikselgarten 49 (72) Inventors Willer and Joseph Germany Day-85521 Rima -Ring Friedrich-Flavel- Strasse 6 (72) Inventor Lehmann, Volker Germany Day-80689 Mün Hen Geierspergerstrasse 53 (72) Inventor Flanoch, Martin Germany Day-81739 Mün Hen Helmut-Koitner-Stra -27 (72) Inventor Shafer, Herbert Germany Day-85635 Hehe Nkirchen-Siegelsbrunn Lerch Enstrasse 33 (72) Inventors Krautneider, Wolfgang Federal Republic of Germany Day-82104 Hohe Ntang am overfeld 50 (72) Inventor Hoffman, Franz Germany Day 80995 Mün Hen Herbergstrasse 25b (72) Inventor Grüning, Ulrike United States 12533 New York Hopewell Junction Zip 33 Ray 1580 Route 52
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