JP2000510632A

JP2000510632A - データ・制御バス

Info

Publication number: JP2000510632A
Application number: JP11527255A
Authority: JP
Inventors: メルハー，ドメニック
Original assignee: メニコアクチエンゲゼルシヤフト
Priority date: 1997-11-19
Filing date: 1998-10-09
Publication date: 2000-08-15
Also published as: WO1999027461A1; HK1028118A1; ATE285603T1; CN1250533A; CA2278472C; US6425030B1; CA2278472A1; EP0993637B1; DE59812415D1; EP0993637A1; CN1149491C

Abstract

(57)【要約】本発明は、単に２線共通バス（４）によって接続される多数の個々にアクセス可能なトランシーバー（ＢＴ）を備え、同期化信号及びデジタルデータ並びにエネルギーがＢＴ間で交換される、デジタルデータの順次伝送用のバス方式に関するものである。同一アドレスをもつ全てのＢＴの同時伝送値の基本論理組合わせ（ＡＮＤまたはＯＲ）の結果はビット値として同一のアドレスをもつ全ての受信用ＢＴに同時に伝送される。各ＢＴは、時間ベース(18)、ビットカウンター(22)、バイトカウンター（23）及び比較器（24）を備えたそれ自体の時間制御及び同期化回路(29)を有している。入れられたアドレスとバス(４)におけるアドレスが一致すると、デジタルデータバイトはＩ／Ｏポート（26）に順次に伝送される。このバス方或はソフトウエアを用いずに設定され、作動され得、それにより設置中の極性の誤りは除去される。

Description

【発明の詳細な説明】データ・制御バス技術分野本発明は、請求の範囲１の前文に記載したデジタルテストデータまたは制御コマンドの伝送用のバス方式に関するものである。このようなバス方式は種々知られており、伝送形式、アドレス方式、導体の数及び伝送エネルギーによってそれぞれ区別されている。大きなグループのバス方式はデータのパラレル伝送に関する。これらのバス方式は、本発明に関連しないのでここではさらには考察しない。第２の大きなグループのバス方式はデータのシリアル伝送で動作し、技術状態を表している。狭義においては、技術状態は、能動性または受動性の多数の関連するもの(いわゆるバストランシーバー、ＢＴ)が実際のデータバスに接続される方式によって形成される。このようなバス方式は例えば欧州特許ＥＰ 0 146 045 Ａ2(Ｄ1)、米国特許第4 ,497,391(Ｄ2)、欧州特許ＥＰ 0 540 449 Ａ1（Ｄ3）及び欧州特許ＥＰ 0 728 6 21 Ａ2（Ｄ4）から公知である。Ｄ1には、搬送周波数方式について開示されており、通常の電子給電導体がデータバスとして用いられている。Ｄ2には、リフト制御装置について開示されており、このリフト制御装置の一側には固定セレクタ局が接続され、他側においては二つの４線方式を介してリフト制御装置におけるセレクタ局が全てのバストランシーバー（ＢＴ）の選択した定義の観念において実際のリフト制御装置すなわち主局に接続されている。アドレス操作はタイムスロット方式で行われ、各ＢＴには各アドレスサイクルにおいて特定のタイム画定アドレスが二回割当てられ、一回目のアドレスはＢＴから主局への信号の伝送のためのものであり、二回目のアドレスは逆方向への信号の伝送のためのものである。Ｄ3からは、特に高速伝送のために最適化される、本質的にコンピュータシステム用の高速データ接続方式は公知である。各ＢＴのデータ伝送は、別個の信号を形成するために常に対にまとめられる多数の導体がデータバスに対して設けられていても送受信に従って適時に分けて行われる。さらに、自動車に応用するように開発されたバス方戎はＤ4から公知であり、データ伝送はパルス高さ選択に基いて行われ、それにより被伝送情報はパルス幅変調を用いてコード化され、その電圧レベルは単一線バス方式の給電電圧より高い。ゼロ基準電圧は本質的にはバッテリーへの戻り導体としての車両のシャシの電位である。本発明による別の特徴は、不連続の遷移を低減させる台形型の電流パルス形状であることにある。例として挙げた四つの方式の各々はそれ自体特徴があり、特殊な応用のために設計されてる。他の典型的な応用分野においてある方式を使用する際には通常大きな困難に遭遇する。さらに、引用した全ての文献に開示されている方式は、電源を含めて少なくとも三つの導体を必要とししかも全ての場合に熟練者がＢＴをインストールする必要がある(インストール故障を除外しない、Ｄ2参照)。発明の開示本発明の達成すべき目的は、多数の単一アドレス可能なＢＴを備え、これらＢＴがＢＴ及びそれらに接続したユーザー装置に何時でもエネルギーを供給できる単一の２線共通バスによって接続され、一方では正確に一つの送信ＢＴから二つ以上の受信ＢＴへ同時に伝送でき、他方ではデジタルデータの論理素子動作の結果すなわち電流論理和（ＯＲゲート）または電流論理積（ＡＮＤゲート）を二つ以上の同時送信ＢＴから一つ以上または複数の受信ＢＴへ同時に伝送でき、それによりソフトウエアを使用せずに動作状態に設定できかつ動作でき、さらには極性エラーを排除するように設計できるデジタルデータのシリアル伝送用のバス方式を提供することにある。上記目的は、本質的な特徴に関しては請求の範囲１の特徴とする部分に記載の構成で達成され、随意の特徴及び有利な発展に関しては請求の範囲２〜20に記載の構成デ達成される。図面の簡単な説明図１は本発明によるバス方式の原理を示す図である。図２は本発明によるＢＴの空間的グループ化を示す図である。図３はマスターＢＴ１のブロック回路線図である。図４は従属ＢＴ５のブロック回路線図である。図５は逆極性保護を備えた従属ＢＴ５の変形のブロック回路線図である。図６は通常データビットの伝送中のバス４の二本の導体２、３間の時間に対する電圧曲線である。図７は同期化信号Ｓを用いた一サイクルの最終データビットの伝送中のバス４の二本の導体２、３間の時間に対する電圧曲線である。図８はＩ／Ｏポートを備えた本発明によるＢＴの構成の一例を示すブロック回路線図である。図９はマスターＢＴ１の機能におけるＢＴの詳細な回路線図である。図10は従属ＢＴ５のの機能におけるＢＴの詳細な回路線図である。発明を実施するための最良の形態この明細書で適用する機能グループの構成の種々の形態が公知でありしかも熟練者にはありふれたものであるので、基本的な回路素子のレベルにおいて個々のケースについて詳細に特定される。図１には、本発明によるバス方式の原理を示す。マスターＢＴ１は電圧Ｕｏの直流電圧源９に接続され、電気的エネルギーとタイミング情報とを、二本の導体２、３から成るバス４に供給し、バス４には、多数の従属ＢＴ５が並列に接続されている。二本の導体２、３は二本の個々の線から成ることができるが、しかし一本の線と車両のシャシとから成つてもよい。各ＢＴのアドレスはコード化形式で記憶されている。常に二つのＢＴは少なくとも同じアドレスをもっている。図２には、本発明によるＢＴの空間的グループ化を概略的に示している。例えば主取付けボード６及び従取付けボード７が設けられる。取付けボード６、７に配列したまたはユーザーにアクセスできるＢＴは、一般には、キーまたはスイッチのような入力装置または試験値や状態などを表示できるモニターに接続される。一般にはユーザーに直ちにアクセスできない他のＢＴはアクチュエータ、スイッチ、センサーまたは同様な装置に接続される。ＢＴはモニタリング、測定及び制御機能を実行し、すなわちそれらのＢＴは入力／出力状態、試験値または制御コマンドのようなデジタル符号化情報を伝送する。直ちにアクセスできない各ＢＴは、一般に主取付けボード６上のＢＴであり、例えば底から選択して従取付けボード７上のＢＴに割当てられる。割当てられた手段すなわちこれらのＢＴは同じアドレスが付けられる。必要ならば、各ＢＴは、後で説明するように、送信機かまたは受信機として構成され得る。図３はマスターＢＴ１をブロック回路線図で示している。バス４の対の導体２、３の導体２には、直流電源８が設けられ、その一部として電圧Ｕｏの直流電圧源９が設けられており、一方、導体３はゼロ電位にある。電子手段で構成したスイッチ10は、後で説明する時間制御装置11の制御の下で伝送すべき各個々のデータについてシーケンシャル接続Ｐｏ、Ｄｏ及びＥｏを導体２に接続する。接続極Ｐｏは不変的にゼロ電位に固定されている。導体２が接続極Ｐｏに接続されている限り、二本の導体２、３は有効に短絡され、それにより値０の休止信号Ｐがバス４に加えられる。電子手段で構成したスイッチ12は、接続極Ｄｏの電位を決定する。値０のデータビットが送信機として構成したマスターＢＴから適時に特定の場所に伝送されることになる場合には、スイッチ12は閉成され、接続極Ｄｏはゼロ電位にあり、それにより、バス４の二本の導体２、３は短絡される。他方、マスターＢＴ１が受信機として電流ビットについて構成される場合には、スイッチ12は開放状態のままであり、マスターＢＴ１はこの時点におけるバス４におけるビットの値を受け入れる。休止信号Ｐに続くデータ信号Ｄの期間中、二本の導体２、３は同様に短絡され、値０のデータビットがマスターＢＴ１から伝送される。干渉を比較的大きく抑制するために例えば100ｍＡ台の比較的高い電流ｉを供給する直流電源８は、スイッチ10が位置Ｄｏにある間、導体２におけるアイドル電位を決定する。値１のデータビットが伝送されることになる場合には、導体２は短絡されない。直流電源８は、全ての負荷容量の電荷が反転された後、導体２を直流電圧源９の電位にさせる。データ信号Ｄに従って、導体２は、直流電圧源９の正極に接続した接続極Ｅｏに接続される。導体２における電圧Ｕｏは、バス４におけるエネルギー信号Ｅまたは同期化信号Ｓ（後で説明する）に相応する。二本の導体２、３の導電率は明らかに、個々の応用に対して選択した電流の強さに整合されなければならない。図４は従属ＢＴ５のブロック回路線図を示している。マスターＢＴ１の場合のスイッチ12に代って、相応したスイッチ13が設けられ、このスイッチは同様に電子手段で構成される。所与点において適時に値０のデータビットが、送信機として構成した従属ＢＴ５から伝送されることになる場合、スイッチ13は閉成され、それにより、バス４の対の導体２、３は短絡される。他方、従属ＢＴ５が受信機として構成される場合には、このスイッチ13は不変的に開放したままであり、従属ＢＴ５はその時点においてバス４におけるビットの値を受け入れる。加えられたビットの値が１に等しい場合には、直流電源８の電流Ｉは以下に説明するエネルギー蓄積要素38に供給される。従属ＢＴ５はそのようなエネルギー蓄積要素38を含んでおり、このエネルギー蓄積要素38においてはバス４の導体２はダイオード14にその導通方向に接続され、ダイオードの出力は蓄積容量15に加えられる。エネルギー信号Ｅまたは同期化信号Ｓが導体２に加えられると、蓄積容量15は充電される。同様にこの蓄積容量15には安定器16が取付けられ、この安定器16はその出力に例えば５Ｖの安定化電圧を供給し、この安定化電圧はこの従属ＢＴ５及びこの従属ＢＴ５に接続された負荷に給電するのに用いられる。明らかに、従属ＢＴ５に直接エネルギー供給することができる。しかしながら、この目的のために、電気的エネルギー源から従属ＢＴ５への付加的な２線フィーダーが設けられる。本発明の実質的な利点は、各ＢＴ及びそれに接続した各負荷に対するエネルギーもバスを介して供給され、それにより不要とされることにある。またある時点において、種々の相互に割当てられたＢＴの一つだけがそれのスイッチ13またはマスターＢＴ１の場合にはスイッチ12を閉成すると、バスは短絡され、このことは、正の論理において論理積すなわち結線論理ＡＮＤゲート（“結線ＡＮＤ”）に相当し、同じアドレスで接続された全てのＢＴの全てのスイッチ13または12は開放されてバス４に正の電圧すなわち論理値１が現れるようにしなければならない。また逆に同じアドレスをもつ一つのＢＴにおいてのみ、スイッチ13または12が閉成されると、バス４は短絡され、これは負の論理において、論理和すなわち結線論理ＯＲゲート（“結線ＯＲ”）に相当し、それにより、バス４には電圧は現れずすなわち論理０が現れる。これら二つの論理素子構成要素によって例えば種々の制御ユ二ットから同一受信機例えばリレーに作用させることができるようになる。図５には、極性保護手段を備えた従属ＢＴ５の変形例をブロック回路線図で示す。この変形例は、バス４の導体２、３が従属ＢＴ５に直接接続されずに全波整流器17を介して接続されている点においてのみ図４に示す構成と異なっている。それにより、本発明によるバス方式の組み付けにおいては極性エラーの生じることがないことが保証され、従って組み付けが容易である。図６は、通常のデータビットを伝送している間におけるバス４の二本の導体２、３間の理想的な電圧曲線を示している。後で説明するマスターＢＴ１による最初の同期化信号Ｓの伝送に続いて、後で説明する時間制御装置の制御の下で、同一ビットの周期的に繰返す列が現れ、それによりこれらのビットの各々はビット時間間隔Ｔを必要とする。このビット時間間隔Ｔは原則として技術的範囲内で記載したように予め選択され得る。それの逆数１／Ｔはバス方式を用いた可能な伝送速度の上限である。１サイクル内のビットの数は原則として記載した通りであるが、しかし好ましくは２ⁿのような２の倍数であり、例えば、２¹⁰＝1024である。これらの連続したビットの終了後または変形例ではこれの全倍数の後、新しい同期化信号Ｓで新しいサイクルが開始する。この形態の構造においては、データ信号Ｄの直後の１ビットの開始時における休止信号Ｐは各場合にビット時間間隔Ｔの１／６の間続く。データ信号Ｄが続くエネルギー信号Ｅはビット時間間隔Ｔの残りの２／３の間続く。しかしながら、明らかに、本発明に従ってビット時間間隔Ｔは異なる仕方で１ビットの三つの異なる信号Ｐ、Ｄ、Ｅに同様に分割される。図７は、同期化信号Ｓによる１サイクルの最終ビットの伝送中のバス４の二本の導体２、３間の時間に対する理想的な電圧曲線を示している。次のビットの開始時に通常生じる休止信号Ｐの代りに、次のサイクルの開始をマークする同期化信号Ｓが続いている。同期化信号Ｓの持続時間ΔＴはこの形態の構成ではビット時間間隔Ｔの１／３に相当する。この場合、本発明によれば、明らかにこの信号の持続時間は同様に異なってもよい。同期化信号Ｓの後には、新しいサイクルにおける最初のビットの最初の休止信号Ｐまたは例示した変形例では後続の全部のサイクルの最初のサイクルにおける最初の休止信号Ｐが現れる。各ビットは立下り縁と立上り縁とをもつている。各休止信号Ｐのスタート時に生じる立下り縁は新しいビットの開始を画定している。図８は、全てのＢＴすなわちマスターＢＴ１及び残りの従属ＢＴ５の両方に対して本質的に同じであるＢＴの構成の一形態を示すブロック回路線図である。エネルギー蓄積要素38及びその機能については既に図４及び図５を参照して説明した通りであり、従ってここでは説明しない。各ＢＴはＩ／Ｏポート26と、バスインターフェース28またはマスター・バス・インターフェース31と、時間制御及び同期化回路29と、Ｉ／Ｏ形成要素27とを備えており、これらの要素は全て相互に接続されかつバス４に適当な形態で接絖されている。Ｉ／Ｏポート26は多数の並列入力及び出力を備えている。これら入力及び出力の数は原則として記載したように特定され得るが、しかしながら実際上の理由でほとんどの場合２の倍数例えば２³である。珍しくはないが例としてあげると各々８ビットをもつバイトが伝送されることになる場合には、完全なサイクルについて８つの1024ビットが必要とされ、それにより最大可能な数として10 24／８＝128個の異なったアドレスがＢＴに生じることになる。Ｉ／Ｏ形成要素2 7の構成を設定することによって、送信ビット及び受信ビツトとして８ビットが構成されまた上述のように、例えば１×２ビット及び１×６ビットに、または同様に例えば２×４ビットに分割され得、それにより１バイト長さの範囲内において二つの４バイトピースの情報の伝送が可能である。Ｉ／Ｏポート26はさらに、これら８ビットを記憶するのに必要な記憶素子及び変形例では直後に続く二つのサイクルからの相応した値Ｄ０〜Ｄ７を比較する比較素子を備えている。これらの記憶素子及び比較素子については公知の技術状態であるので別個には考察しない。Ｉ／Ｏ形成要素27を介してのＩ／Ｏポート26のこの変形例では、故障なしの伝送のために２重伝送用に構成され、値Ｄ０〜Ｄ７の変化は単に、各相応した値が一致する二つのサイクルに続いてＩ／Ｏポート26に伝送される。Ｉ／Ｏポート26はバスインターフェース28またはマスターバスインターフェース31を介してバス４に接続される。時間制御及び同期化回路29は、時間ベース18と、ビットカウンター22と、バイトカウンター23と、アドレス記憶装置25と、比較器24とを備え、これら要素は全て同様に相互接続され、そしてバス４に適当な形態で接続される。特に、時間ベース18はバスインターフェースを介してバス４に接続される。バス４に現れる同期化信号Ｓはサイクルの開始時に各従属ＢＴ５によって捕らえられ、そして必要なリセット信号34またはマスターリセット信号35が発生され、これらのリセット信号により、それと組合った時間ベース18及び時間ベース18に接続されたカウンターすなわちビットカウンター22及びバイトカウンター23はゼロにリセットされ、これについて図10を参照してさらに考察する。バイトカウンター23及びアドレス記憶装置25の両方は比較器24に接続されている。この比較器24はアドレス記憶装置25における自由に予め選択したアドレスをバイトカウンター23の内容と比較する。これらの内容が一致する場合には、８ビット時間間隔Ｔに相当する持続時間の後続の時間スロットにおいて、バス４上の次の８ビットがこの特定のアドレスをもつ全てのＢＴに伝送される。これらの８ビットが送信されるかまたは受信されるかは、同様に予め選択したＩ／Ｏ形成要素27によって制御される。アドレス記憶装置25及びＩ／Ｏ形成要素27 は、例えばＤＩＰ８スイッチを用いることによってまたは種々の静止型短絡プラグの位置で形成された回路によって技術的に実現することができ、それらのうちの少なくとも一つはＢＴを送信機として構成するかまたは受信機として構成するかを決定付けている。しかしながら、また本発明によれば、全てのＢＴにおいて利用できる少なくとも一つの付加的なピンを介して多重まモードでアドレスすなわちＩ／Ｏ形成が動的にいれられ、そしてＢＴは送信機または受信機として構成されるが、そのプロセスについては当業者には周知である。図８にはマスターＢＴ１の構成を基本的に示しているが、直接給電される主局はエネルギー供給要素38を備えていない。バスインターフェースには別の違いが存在し、すなわちバスインターフェース28はマスターＢＴ１においては図３及び図４の記載で既に説明したマスターバスインターフェース31で置換えられる。図９には、マスターＢＴ１の機能におけるＢＴの詳細な回路線図が示されている。マスターＢＴ１は時間ベース18を有し、この時間ベース18は内部発振器19と、クロックデイバイダー20と、補助カウンター21とを備えている。内部発振器19 は例えば１ＭＨｚの周波数で作動する。明らかに、原則として任意の他の周波数を使用することができる。用波数は、ビット時間間隔Ｔの選択、バス方式における可能なアドレスの所望の数及びＩ／Ｏポート26当たりのビットの所望の数によって決められる。回路において内部発振器19に続くクロックデイバイダー20においては、内部発振器19の周波数は例えば五倍半減され、すなわち発振器周波数の１／32に低減される。周波数の半減の数は一方では発振器周波数にまた他方ではバス４において意図しているビット周波数に依存する。クロックデイバイダー20 の出力は補助カウンター21の入力に加えられる。これには二つの互換の設定があり、すなわち、通例のビットの通常の場合、補助カウンター21の入力信号の周波数は６で分割される。従って、出力における信号の周期的続時間は図６に示すようにビット時間間隔Ｔに相当する。補助カウンター21の出力はビットカウンター22の入力に接続され、このビットカウンター 22はその入力における信号の周波数を８で分割する。ビットカウンター22の出力はバイトカウンター23の入力に供給され、バイトカウンター23はその入力信号の周波数を128で再度分割する。こうして各々1024ビットの全ての数のサイクルが経過した後、ビットカウンターの別の利用可能な最上位ビット出力37と、バイトカウンターの別の利用可能な最上位バイト出力36との両方に論理値１が現れる。これら二つの出力37、36はＡＮＤゲート30の入力に接続され、ＡＮＤゲート30はこれら二つの入力の論理積を発生する。ＡＮＤゲート30の出力は補助カウンター 21の別の利用可能な入力に供給される。この入力に論理値１が現れると、補助カウンター21は切り換わり、入力の周波数をもはや６で分割せずに８で分割する。周期の持続時間及びこの特定なビットの持続時間は時間間隔ΔＴだけ伸ばされる。補助カウンター21の出力はマスターバスインターフェース31に接続され、マスターバスインターフェース31の出力はバス４の導体２に供給される。それにより、エネルギー信号Ｅに続く図７に示す同期化信号Ｓがバス４に現れ、この同期化信号Ｓは時間間隔ΔＴだけ伸ばされたエネルギー信号Ｅとして示され得る。図10には、従属ＢＴ５の機能におけるＢＴの詳細な回路線図が示されている。このＢＴはマスターＢＴ１と本質的はに同じ要素を備えている。マスターＢＴ１との違いは、一方では、既に説明したようにマスターバスインターフェース31の代りに変更したバスインターフェース28が使用されること、及び他方では各従属ＢＴ５が図９の説明で記載した要素に加えてさらに二つの要素を備えていることにある。これらの付加的な要素は負縁端部検出器33及びビット長さ検出器32である。負縁端部検出器33の入力はバスインターフェース28に接続され、そしてバス４に供給された休止信号Ｐの開始時に出力にリセット信号を発生する。クロックデイバイダー20及び補助カウンター21はそれぞれのカウンターにおいて通例のように入力を備え、これらの入力を介してこれらのカウンタはゼロにリセットされ得る。負縁端部検出器33の出力はクロックデイバイダー20及び補助カウンター 21の入力に接続される。各ビットの開始時にクロックデイバイダー20及び補助カウンター21の両方はこのようにしてゼロにリセットされる。補助カウンター21の出力の代りに、負縁端部検出器33の出力がビットカウンター22に供給され、それにより、従属ＢＴに対するクロック信号がバス４を介して負縁を形態で伝送されるので、ビットカウンター22及びバイトカウンター23に対する同期化スイッチングを増加させることになる。他方、補助カウンター21の出力はビット長さ検出器 32の入力に供給される。時間ベース18は時間測定に必要であり、この時間ベースによって、ビット長さ検出器32は、バスに通常のビットが現れるかまたは同期化信号Ｓで伸ばしたビットすなわち時間間隔ΔＴだけ長くしたビットが現れるかどうかを決める。時間間隔ΔＴだけ長くしたビットが現れる場合には、ビット長さ検出器32はその出力にマスターリセット信号35を発生する。この出力はビットカウンター22及びバイトカウンター23の両方に利用できる入力に接続され、これによりこれらのカウンター22、23はリセットされ得る。従って、同期化信号Ｓがバス４に現れると、全ての従属ＢＴ５においてビットカウンター22及びバイトカウンター23の両方はゼロにリセットされる。変形例では、マスターＢＴ１及び従属ＢＴ５とが大部分同じ構造であるために、マスターＢＴ１及び従属ＢＴ５の両方のすべての構成要素を含むＢＴの基本的形式は、電子的又は機械的に実現される幾つかの同時に作動するスイッチを用いて結合されて、マスターＢＴ１としてまたは従属ＢＴ５として切換えられ、それにより現在必要とされない要素は切り外され、そして種々の要素の入力及び出力は上記のように所望の形態に組合わされる。また、明らかに、本発明によれば、ＢＴに必要な構成要素の一部または全てを単一チップに一体化する。これは、例えば一般に知られているように、演算増幅器を用いてマスターＢＴ１としてまたは従属ＢＴ５として構成され得、そして各々最も簡単な外部回路によって送信機または受信機として構成され得る。上記の特徴により、本発明によるバス方式は特に多くの応用に適合され、伝送時間は極端に短い必要はなく、すなわち、例えば伝送時間は数十分の一秒の人間の反応時間の大きさのオーダーであっもよく、同時に配線経費は低く維持されるべきである。これの典型的な例として船の配線があり、例えば燃料レベルのディスプレィへの伝送、モーターまたは他の負荷の作動または停止用の命令の伝送は一般にこの本質的に動きののろい方式おいては時間が重要ではない。さらに典型的な例としては例えばドアーの閉じた状態の表示、調光用の命令の伝送または多くの同様な目的用の航空機及び車両の電気系統の配線がある。別の応用としては、本発明によるバス方式は、リフトの制御及び実際固定及び可動選択局の両方に応用され得る。従来の制御装置に比較して大きな利益は明らかである。しかしまた、多集合住宅におけるハウスベルの配線の場合のような多くの同様な応用においても、本発明によるバス方式を使用することによって全体経費を低減でき、例えばすべてのベル変圧器を省略でき、同時に配線経費を大いに低減できる。

Claims

【特許請求の範囲】１．各々一つのバスインターフェース（28、31）を介してバス（４）に接続した多数のバストランシーバー（ＢＴ）間の一秒の何分の一かのデジタルテストデータすなわちデジタル制御コマンドのインターフェース保護型の周期的でシリアルな伝送用のバス方式であって、各ＢＴ自体のＩ／Ｏポート（26）がバス（４）に接続され、１バイト用の記憶要素を備えているバス方式において、 −伝送サイクルの完全サイクルに従って伝送が繰返され、 −これらサイクルの各々が所与数のバイトを備え、 −これらバイトの各々が少なくとも２ビットの同じ長さをもち、 −バス（４）が正確に二本の導体（２、３）から成り、 −各ＢＴが多数の可能な二進アドレスからり正確に一つのアドレスで刻み付けされ、 −バス（４）に接続した各ＢＴを各ビットに対して送信機または受信機として別個に構成できる手段が利用でき、 −多数のＢＴの少なくとも二つが同じアドレスをもち、それらの少なくとも一つが各ビットに対して別個に送信機として構成され、同様に少なくとも一つが受信機として構成され、−バス（４）に接続した各ＢＴにおいて、ＢＴに刻み付けしたアドレスとバス（４）に現れるアドレスに相応したバイトとが一致すると信号を発生し、このバイトに相応した全てのビットの伝送を解放する比較器（24）が設けられ、 −各ビットにおいてこのビットに相応したアドレスを持つ送信機として構成した全てのＢＴが、このビットに正確に相応した適時点でそれらの現在の値を伝送し、またこの時点でこれら全ての値における論理基本操作の結果が伝送すべき値としてバス（４）に現れ、 −負行縁の形態のクロック信号がバス（４）に供給され、そしてバス（４）を介して伝送され、 −このビットに相応した同じアドレスをもつ受信機として構成した全てのＢＴが、これらのクロック信号を計数しそれによりこのビットに相応した正確に時点でバス（４）に現れる値を各ビットで同時に受ける手段を備え、 −全てのＢＴ及びそれらに接続した負荷に対するエネルギー供給、各ビットの開始時に関して全てのＢＴの同期化及びバス（４）を介してのこれらビットの実際の伝送を実現できる手段が設けられることを特徴とするバス方式。２．バス（４）に接続された各ＢＴを送信機としてかまたは受信機として構成できる手段は、 −各ＢＴがこのＢＴに接続される構成要素（27）を備え、 −構成要素（27）が、送信機または受信機としてＢＴを構成するため構成要素（ 27）に接続した少なくとも一つの決定的な機械的短絡スイッチを備え、 −決定的な機械的短絡スイッチの位置によって、Ｉ／Ｏ構成が静止的に確立され得ることから成ることを特徴とする請求の範囲１に記載のバス方式。３．バス（４）に接続された各ＢＴを送信機としてかまたは受信機として構成できる手段は、 −各ＢＴがこのＢＴに接続される構成要素（27）を備え、 −構成要素（27）が電気的入力を備え、 −Ｉ／Ｏ構成が多重モードでこの入力を介して動的に入れられ得、 −これらのある入りが各ＢＴを送信機としてかまたは受信機として構成することから成ることを特徴とする請求の範囲１に記載のバス方式。４． −Ｉ／Ｏポート（26）が二重伝送用の構成要素（27）を介して構成され、 −Ｉ／Ｏポート（26）が、二つの連続したサイクルからの相互に相応した値（Ｄ０〜Ｄ７）を比較する記憶及び比較器要素を備え、 −Ｉ／Ｏポート（26）が、二重伝送用の構成において、Ｉ／Ｏポート（26）にこれらの値（Ｄ０〜Ｄ７）に対する変化を、相応した他の値（Ｄ０〜Ｄ７）と一致する各値をもつ二つのサイクルの後だけ出力することを特徴とする請求の範囲２間他は３のいずれか一項に記載のバス方式。５．−１バイト当たり伝送されるビットの数が２の倍数であり、 −１サイクル当たり伝送されるビットの数が同様に２の倍数であることを特徴とする請求の範囲１に記載のバス方式。６．−１バイト当たり伝送されるビットの数が２³＝８であり、 −１サイクル当たり伝送されるビットの数が２¹⁰＝1024であることを特徴とする請求の範囲１に記載のバス方式。７．全てのＢＴのエネルギー供給、第１サイクルの開始時に関して全てのＢＴの同期化、各ビットの開始時に関して全てのＢＴの同期化及びバス（４）におけるこのビットの実際の伝送を実現できる手段が −マスターＢＴ（１）として設計されるバスに接続した全てのＢＴのうちの正確に一つを含み、 −マスターＢＴ（１）が外部エネルギー源（８、９）に接続され、 −マスターＢＴ（１）が時間制御及び同期化回路（29）を備え、 −時間制御及び同期化回路（29）が時間制御回路（11）及び電子スイッチ（10）を備え、−各所与時間間隔中に時間制御回路（11）によって制御される電子スイッチ（10）が、各ビットに対してまず休止信号Ｐ、続いてデータ信号Ｄ、その後エネルギー信号Ｅをバス（４）に順次供給し、 −時間制御回路（11）によって制御される電子スイッチ（10）が、多数のビットから成る完全な数のサイクルの後、同期化信号Ｓをバス（４）に供給することを特徴とする請求の範囲１に記載のバス方式。８．全てのＢＴのエネルギー供給、第１サイクルの開始時に関して全てのＢＴの同期化、各ビットの開始時に関して全てのＢＴの同期化及びバス（４）におけるこのビットの実際の伝送を実現できる手段が −従属ＢＴ（５）として設計されるバス（４）に接続した多数のＢＴを含み、 −各従属ＢＴ（５）が時間制御及び同期化回路（29）を備え、 −各従属ＢＴ（５）が、時間制御及び同期化回路（29）の制御の下で、バス（４）に現れるデータ信号Ｄ中に、ＢＴに刻み付けしたアドレスとバス（４）に相応すると、相応したビットを伝送し、 −各従属ＢＴ（５）がエネルギー蓄積要素（38）を備え、 −各従属ＢＴ（５）が、時間制御及び同期化回路（29）の制御の下で、バス（４）に現れるエネルギー信号Ｅ中に、エネルギー蓄積要素（38）の端子をバス（４）の導体（２、３）に接続し、それによりエネルギー蓄積要素（38）を再チャージし、 −エネルギー蓄積要素（38）の出力が従属ＢＴ（５）の給電入力に接続され、 −各従属ＢＴ（５）が、時間制御及び同期化回路（29）の制御の下で、バス（４）に同期化信号Ｓが現れる際に、多数のビットの１サイクルの開始に相応した状態にリセットされることを特徴とする請求の範囲１に記載のバス方式。９．−エネルギー蓄積要素（38）がその入力にダイオード（14）を備え、エネルギー蓄積要素（38）の出力に蓄積容量（15）及び安定器（16）の入力が接続され、 −安定器（16）の出力がエネルギー蓄積要素（38）の出力を形成することを特徴とする請求の範囲７または８に記載のバス方式。 10．二つの同期化信号Ｓ間の多数のビットをもつサイクルの全数が丁度１であることを特徴とする請求の範囲１に記載のバス方式。 11．二つの同期化信号Ｓ間の多数のビットをもつサイクルの全数が１以上であることを特徴とする請求の範囲７または８に記載のバス方式。 12．−直流電圧源（９）及び直流電源（８）が設けられ、そしてバス（４）に直列に接続され、 −マスターＢＴ（１）が休止信号Ｐ中、導体（２、３）を短絡し、 −マスターＢＴ（１）が、値０でビットを伝送するためデータ信号Ｄ中、導体（２、３）を短絡し、そして値１でビットを伝送するため導体（２、３）を開枚し、 −マスターＢＴ（１）が、直流電圧源（９）の端子を導体（２、３）に接続し、そして同時にエネルギー信号Ｅ中と同期化信号Ｓ中に直流電源（８）の端子を短絡することを特微とする請求の範囲７または８に記載のバス方式。 13．−時間制御及び同期化回路（29）が、その時間ベース（11）において、発振器（19）を備え、発振器（19）の出力が、発振器（19）の周波数をある一定の数で分割するクロック分割器（20）の入力に接続され、 −クロック分割器（20）の出力が、時間ベース（11）に設けられた補助カウンター（21）の入力に接続され、補助カウンター（21）が、通常の場合この周波数を６で分割し、特殊な場合には同期化信号Ｓの現れる際に８で分割し、 −時間制御及び同期化回路（29）が、ビットカウンター（22）、バイトカウンター（23）及び二つの入力を備えたＡＮＤゲート（30）を有し、ＡＮＤゲート（30 ）が、ビットカウンター（22）の最上位ビット出力及びバイトカウンター（23）の最上位バイト（36）に接続され、ＡＮＤゲート（30）の出力が、補助カウンター（21）の別の利用可能な入力に接続されてこのカウンターをゼロにリセットすることを特徴とする請求の範囲７または８に記載のバス方式。 14．マスターＢＴ（１）の補助カウンター（21）が、カウンターの一の第１の増分までのゼロにおいては休止信号Ｐを、第１の増分と第２の増分との間ではデータ信号Ｄを、第２の増分と第６の増分との間の通例のビットの通常の場合にはエネルギー信号Ｅを、また同期化信号Ｓの特殊な場合には付加的に第６の増分と第８の増分との間で同期化信号Ｓをそれぞれバス（４）に加え、それにより休止信号Ｐ及びデータ信号Ｄが同時に続き、同期化信号Ｓが休止信号Ｐの二倍長く続くようにされき、またエネルギー信号が同期化信号Ｓの２倍長く続くようにされることを特徴とする請求の範囲13に記載のバス方式。 15．−発振器（19）が250kHz〜4HHzの周波数をもち、 −クロック分割器（20）が発振器（19）の周波数を五回二等分し、すなわち32で分割することを特徴とする請求の範囲13に記載のバス方式。 16．マスターＢＴ（１）として構成したＢＴにおける時間制御及び同期化回路（ 29）において、補助カウンター（21）の出力がビットカウンター（22）の入力とマスターバスインターフェース（31）の入力とに接続されることを特徴とする請求の範囲13に記載のバス方式。 17．従属ＢＴ（５）として構成したＢＴにおける時間制御及び同期化回路（29）において、−ビット長さ検出器（32）が入力と出力とを備え、 −補助カウンター（21）の出力がビット長さ検出器（32）の入力に接続され、 −ビット長さ検出器（32）の出力がビットカウンター（22）とバイトカウンター（23）の両方のリセット入力に接続され、 −ビット長さ検出器（32）がバス（４）に同期化信号Ｓの現れた際にマスターリセット信号を発生し、それによりビットカウンター（22）及びバイトカウンター（23）をゼロにリセットし、 −負縁検出器（33）が入力と出力とを備え、 −負縁検出器（33）の入力がクロック分割器（20）と補助カウンター（21）の両方のリセット入力に接続され、負縁検出器（33）が新しいビットの開始として各休止信号Ｐの開始時にバス（４）に現れる負縁を検出し、その結果リセット信号（34）を発生し、それによりクロック分割器（20）及び補助カウンター（21）がゼロにリセットされることを特徴とする請求の範囲13に記載のバス方式。 18．Ｉ／Ｏ構成要素（27）において、ある数の同時作動スイッチが設けられ、それと組合去ったＢＴがマスターＢＴ（１）としてまたは従属ＢＴ（５）として構成されるように切換えることができ、目下必要でない要素が切離され、マスターＢＴ（１）または従属ＢＴ（５）における種々の要素の入力及び出力が適当な仕方で互いに接続されることを特徴とする請求の範囲16または17に記載のバス方式。 19．バス（４）に接続されたＢＴの全てまたは一つがそれらの入力の手前に全波整流器を備え、そしてそれに直接接続され、それにより設置の際の極性の間違いを排除することを特徴とする請求の範囲１〜18のいずれか一項に記載のバス方式。 20．ＢＴに含まれた多数の組立体が単一チップに一体化されることを特徴とする請求の範囲１〜19のいずれか一項に記載のバス方式。