JP2000353959A - バイポーラ・デジタル・アナログ変換器 - Google Patents

Abstract

(57)【要約】 【課題】遠隔制御のため精密なバイポーラＤＡＣ出力を
提供する。 【解決手段】本発明による複数の出力を備えた精密バイ
ポーラ・デジタル・アナログ変換器（ＤＡＣ）には、特
定の分解能で特定のオフセット電圧を供給するフィルタ
に対して、アナログ入力信号のデジタル表現を供給する
ように構成された第１の出力チャネルと、フィルタに対
してアナログ信号のデジタル表現を供給するように構成
され、第１の出力チャネルの分解能を高めるように構成
された第２の出力チャネル（２１１−２）を備える。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、一般に、電子回路
要素に関するものであり、とりわけ、計測器プローブ・
インターフェイスのための精密バイポーラ・デジタル・
アナログ変換器（ＤＡＣ）に関するものである。

【０００２】

【従来の技術】多くのプログラマブル電子及び電気装置
においては、デジタル信号をアナログ信号に変換するこ
とが望ましい。参考までに本明細書において援用されて
いる、譲渡先が同じである、１９９１年８月２０日にＢ
ｏｈｌｅｙ他に対して発行された、「ＩＮＤＩＲＥＣＴ
Ｄ／Ａ ＣＯＮＶＥＲＴＥＲ（間接Ｄ／Ａ変換器）」
と題する米国特許第５，０４１，８３１号（あるいは特
開平０１−３１４０１７号公報）において解説されるＤ
ＡＣが開発されている。この「‘８３１」特許の場合、
複数チャネル間接ＤＡＣに、アドレス・ビット及びデー
タ・ビットを含むデータ・ワードが供給され、それら
は、データ・ワードのアドレス・ビットの制御下で、変
換器チャネルの特定の１つに入力される。データ・ビッ
トは、そのチャネルのバイナリ・レート乗算器に与えら
れ、この乗算器は、受信したデータ・ビットの２進値を
表すパルス変調出力信号を発生する。パルス変調出力信
号は、関連するフィルタに加えられて、その振幅が受信
データ・ビットの２進値を表すアナログ出力信号に変換
される。ゲート回路要素によって、各出力パルスが精密
に制御されたパルス幅を備えることが保証される。

【０００３】特定の用途（アプリケーション）に関し
て、間接ＤＡＣは、１６本の出力チャネルを備えている
が、用途に従って、チャネル数を増減することが可能で
ある。１６本のチャネルは、それぞれ、１６ビットＤＡ
Ｃである。１６ビットが、全て用いられる場合、フィル
タリングを施さなければならない最低周波数は、１０Ｍ
Ｈｚ／２¹⁶、すなわち、１０ＭＨｚ／６５５３６、すな
わち、１５２．６Ｈｚになる。１２ビットＤＡＣとして
用いられる場合、フィルタリングを施すべき最低周波数
は、１０ＭＨｚ／２¹²（すなわち、１０ＭＨｚ／４０９
６、すなわち、２．４４１ｋＨｚになる。フィルタリン
グを施すべき最低周波数に整合するように、各出力フィ
ルタを調整して、あるＤＡＣのセッティングから次のＤ
ＡＣの設定(setting)に移行するセトリング時間(settli
ng time)を最短化することが望ましい。フィルタセトリ
ング時間の最短化を助けるため、特定の用途に関するＤ
ＡＣチャネルに利用するデータ・ビット数を最少にする
ことが望ましい。

【０００４】変換器チャネルの１が、フィルタの出力レ
ベルを較正するのに使用される。このチャネルは、基準
ループ(reference loop)と呼ばれる。異なるチャネルに
加えられるデータ・ビット数は、同じである必要はな
く、最小の１から最大のｍまで変動可能である。

【０００５】上述の間接ＤＡＣの欠点は、入力クロック
が、ＤＡＣチャネルに利用される前に、２で分割される
ことである。タイミングをとるために利用されるのは、
クロックの周期だけであるため、このクロック分割は不
必要である。あいにく、この状態では、全ＤＡＣフィル
タが１０ＭＨｚではなく、２０ＭＨｚ（集積回路プロセ
スの限界）で動作させられた可能性があるので、全ＤＡ
Ｃフィルタのセトリング時間は２倍になる。

【０００６】上述のＤＡＣのもう１つの欠点は、ＤＡＣ
出力チャネルの１つを用いて、基準ループを含むフィル
タに出力を供給し、その出力を用いて、残りのＤＡＣチ
ャネルにおける残りのフィルタの出力レベルを較正する
ことが必要になるという点である。

【０００７】上述のＤＡＣのもう１つの欠点は、基準チ
ャネルのプログラミングに用いられるビットの数字（す
なわち、ビットの数字は１にプログラムされる）に従っ
て、他の各チャネル毎に、異なるオフセット電圧が生じ
るという点である。この異なるオフセット電圧は、基準
チャネルが全部１（１６ビットＤＡＣの場合、ＦＦＦＦ
の１６進符号）にプログラムされると、上述のＤＡＣ
は、従来のＤＡＣのように動作しないという事実によっ
て生じる。

【０００８】全部１が基準ループにおいてプログラムさ
れると、デジタル出力は、１０ＭＨｚのクロック周期の
カウントが６５５３５、すなわち、６５５３５／１０Ｍ
Ｈｚ、すなわち、６．５５３５ミリ秒の場合に高にな
り、カウントが１、すなわち、１／１０ＭＨｚ、すなわ
ち、１００ナノ秒の場合に低になる。この波形の平均電
圧が、基準電圧、この場合５ボルト（Ｖ）と比較され
る。すなわち、全部１によって、従来のＤＡＣから予測
される基準電圧より１ｑレベル低い電圧ではなく、基準
電圧が出力として得られることになる。従来の１６ビッ
トＤＡＣにおけるｑレベルは、＋５Ｖ／２¹⁶（すなわ
ち、５／６５５３６、すなわち、７６マイクロボルト
（μＶ）に等しくなる。基準ループが１６ビットの全て
について１にプログラムされた間接ＤＡＣでは、ｑレベ
ルは、＋５Ｖ／（２¹⁶−１）、すなわち、５／６５５３
５、すなわち、７６マイクロボルト（μＶ））に等しく
なる。１６ビットＤＡＣの場合、エラー（誤差）は微々
たるものであるが、それによって、他のＤＡＣ出力は、
ミッド・スケールでプログラムされている場合、ｑレベ
ルの高さの１／２になる。これは、方形波、すなわち、
（５／６５５３５）（６５５３６／２）、すなわち、予
測される２．５００Ｖではなく、２．５０００３８Ｖで
ある１６進符号８０００に等しい。基準チャネルが、８
ビットの全てについて１（１６進符号ＦＦ００）にプロ
グラムされる場合、エラーは増大し、｛５／（２⁸−
１）｝（２⁸／２）、すなわち、（５／２５５）（２５
６／２）、すなわち、２．５００Ｖではなく２．５０９
８０４Ｖに等しくなる。このオフセット電圧エラーは、
異なるＤＡＣの基準ループがビットの異なる数字にプロ
グラムされている場合、とりわけ厄介であり、混乱す
る。

【０００９】高精度のＤＡＣ出力が所望される状況にお
いて、この状態のために、基準チャネルに許容不能な高
レベルのオフセット電圧を生じさせることになる。この
結果、さらに、基準チャネルにおいて必要なオフセット
電圧分解能が得られるようにするのが困難な状況が生じ
ることになる。例えば、オシロスコープ・プローブがオ
シロスコープに接続されている状況では、オシロスコー
プにおけるアッテネータ（減衰器）／プリアンプに関す
るおよそ＋／−２Ｖ程度のＤＡＣ出力オフセット範囲と
は対照的に、プローブの入力を基準にしておよそ＋／−
２０Ｖ程度のＤＡＣ出力オフセット範囲が必要とされ
る。＋／−２Ｖの場合の６１μＶに対応する１ｑレベル
とは対照的に、所望の＋／−２０Ｖのオフセット電圧に
おける１ｑレベルは、ほぼ６１０μＶに等しくなる。場
合によっては、より高いオフセット電圧が所望されるこ
ともあるので、高分解能を可能にし、それにもかかわら
ず、所望の出力レベルにおけるエラー及びドリフトが最
小限のＤＡＣを設けることが望ましい。

【００１０】

【発明が解決しようとする課題】本発明の目的は、遠隔
制御のため精密なバイポーラＤＡＣ出力を提供すること
にある。

【００１１】

【課題を解決するための手段】本発明は、構成におい
て、特定の分解能で特定のオフセット電圧を供給するフ
ィルタに対して、アナログ入力信号のデジタル表現を供
給するように構成された第１の出力チャネルと、フィル
タに対してアナログ信号のデジタル表現を供給するよう
に構成され、第１の出力チャネルの分解能を高めるよう
に構成された第２の出力チャネル（２１１−２）が含ま
れている、複数の出力を備えた精密バイポーラ・デジタ
ル・アナログ変換器（ＤＡＣ）として概念化することが
可能である。本発明は、第１の出力チャネルから特定の
分解能で特定のオフセット電圧を供給するフィルタに、
アナログ入力信号の第１のデジタル表現を供給するステ
ップと、第２の出力チャネルからフィルタに、第１の出
力チャネルの分解能を高めるように構成されたアナログ
信号の第２のデジタル表現を供給するステップが含まれ
ている、複数の出力チャネルを備えた精密バイポーラ・
デジタル・アナログ変換器（ＤＡＣ）を動作させるため
の方法として概念化することも可能である。

【００１２】本発明には、多くの利点があり、そのいく
つかについて、以下で単なる例示として概説することに
する。

【００１３】本発明の１つの利点は、ＤＡＣが高分解能
で、精密な出力を供給することが可能になるという点で
ある。

【００１４】本発明のもう１つの利点は、遠隔位置宛先
におけるＤＡＣ出力電圧を基準とするための電流出力が
得られるという点である。

【００１５】本発明のもう１つの利点は、プローブ・イ
ンターフェイスのバイポーラ原点オフセット電圧を低下
させることが可能になるという点である。

【００１６】本発明のもう１つの利点は、オシロスコー
プ内のプローブ・インターフェイス回路要素に対して低
容量静電気放電保護が施されるという点である。

【００１７】本発明のもう１つの利点は、ＤＣ電圧の精
度が高いＤＡＣ出力が得られるという点である。

【００１８】本発明のもう１つの利点は、ＤＣ電圧のド
リフトが少ないＤＡＣ出力が得られるという点である。

【００１９】本発明のもう１つの利点は、ＤＡＣ基準ル
ープのオフセット電圧を精密に制御することが可能にな
るという点である。

【００２０】本発明のもう１つの利点は、バイポーラ原
点オフセット較正の較正時間が短縮されるという点であ
る。

【００２１】本発明のもう１つの利点は、ガードを備え
た抵抗器パッケージを利用するため、ＤＡＣの精度が増
し、温度及び時間に応じたドリフトが減少するという点
である。

【００２２】本発明のもう１つの利点は、設計が単純で
あり、大規模な市販品の生産における実施が容易である
という点である。

【００２３】本発明の他の特徴及び利点については、当
該技術者であれば、下記の図面及び詳細な説明を検討す
ることによって明らかになるであろう。これらの追加特
徴及び利点は、本発明の範囲内に含まれるものとする。

【００２４】

【発明の実施の形態】本発明の精密バイポーラＤＡＣ
は、ハードウェア、ソフトウェア、ファームウェア、ま
たは、その組み合わせによって実現することが可能であ
る。望ましい実施態様の場合、精密バイポーラＤＡＣ
は、ハードウェアによって実施される。さらに、オシロ
スコープにおいて有効であるとして説明されるが、この
精密バイポーラＤＡＣは、精密に制御可能な出力を備え
たＤＡＣの利用を必要とするほぼいかなる用途にも用い
ることが可能である。

【００２５】次に図１を参照すると、典型的なオシロス
コープ（データ）取得システム１０のブロック図が示さ
れている。オシロスコープ取得システム１０は、オシロ
スコープ（不図示）内にあって、オシロスコープ、及
び、オシロスコープに接続されたプローブに較正を施
し、基準を与える。取得システム１０には、制御・状況
・電源モジュール１８が含まれている。制御・状況・電
源モジュール１８には、インターフェイス４３を介して
オシロスコープの残りの部分と通信を行ういくつかのモ
ジュールが含まれている。制御・状況・電源モジュール
１８には、インターフェイス４３から、接続部４２を介
して電力を受ける電源モジュール５２が含まれている。
制御・状況・電源モジュール１８には、さらに、スコー
プ・インターフェイス（Ｉ／Ｆ）・モジュール５１も含
まれている。スコープＩ／Ｆモジュール５１は、接続部
４１を介してインターフェイス４３と通信を行い、取得
システムのさまざまな機能を制御し、その状況をモニタ
する。電源制御モジュール５４は、接続部４４を介して
インターフェイス４３と通信を行い、オシロスコープ取
得システム１０に対して電力制御を施す。パーソナル・
コンピュータ（ＰＣ）電源モジュール５６は、接続部４
６を介してインターフェイス４３から電力を送り出し、
オシロスコープに組み込まれたＰＣに調整電力を供給す
る。ファン・モジュール５７は、接続部４７を介してイ
ンターフェイス４３によって適正なファン駆動信号を送
り出し、オシロスコープ取得システム１０が配置された
オシロスコープに冷却を施す。

【００２６】オシロスコープ取得システム１０には、複
数のオートプローブＩ／Ｆモジュール１１及び複数のア
ッテネータ／プリアンプ・モジュール１２が含まれてい
る。オートプローブＩ／Ｆモジュール１１は、コンパチ
ブル（互換性のある）・プローブに電源、オフセット電
圧を供給し、制御を加えて、用いられる特定のプローブ
に関するオシロスコープのセットアップを自動化する、
能動及び受動プローブ・インターフェイスである。アッ
テネータ／プリアンプ・モジュール１２は、Ａ／Ｄ＆フ
ァースト・イン・スロー・アウト（ＦＩＳＯ）・モジュ
ール１６及びトリガ・システム・モジュール１４を駆動
するための信号減衰及び／または増幅及び入力信号バッ
ファリングを含むことが可能な、適正な信号調整を施
す。オシロスコープ取得システム１０には、それぞれ、
オシロスコープ取得システム１０が、オシロスコープへ
の信号供給に用いることが可能な各種プローブとの通信
を行うチャネルに相当する、複数のチャネル２２を含む
ことが可能である。図１には、４つのチャネルが示され
ているが、オシロスコープ取得システム１０には、多く
の異なる数のチャネルを含むことが可能である。

【００２７】チャネル２２−１は、ＤＣ〜５００ＭＨｚ
の範囲内の周波数で、０から＋／−２５０Ｖのピークに
及ぶ範囲内の信号をアッテネータ／プリアンプ１２−１
に供給する。アッテネータ／プリアンプ１２−１は、接
続部２２−１を介して供給された信号に減衰及び予備増
幅を施し、接続部２６−１を介して、トリガ・システム
１４と、Ａ／Ｄ＆ＦＩＳＯモジュール１６−１の両方に
信号を供給する。Ａ／Ｄ＆ＦＩＳＯモジュール１６−１
は、接続部３６を介して、時間基準（タイムベース）モ
ジュール１７からの信号も受信する。時間基準モジュー
ル１７は、接続部２６−１におけるＣＨ１アナログ信号
をデジタル表現に変換するのに適したさまざまなタイミ
ング信号を供給する。トリガ・システム１４には、接続
部２３を介して、補助トリガ入力も供給され、これによ
って、４つのチャネルＣＨ１〜ＣＨ４以外に、オシロス
コープをトリガするための代替トリガ源が得られる。ト
リガ・アーミング、リセッティング、及び、同期は、接
続部３４を介して時間基準モジュール１７によって実施
される。

【００２８】オシロスコープ取得システム１０には、さ
まざまなデジタル・アナログ（ＤＡＣ）変換器も含まれ
ており、そのいくつかは、本発明の精密バイポーラＤＡ
Ｃである。例えば、基準モジュール１９は、接続部２７
を介して、オートプローブＩ／Ｆ ＤＡＣ１００と通信
を行い、接続部２８を介して、システムＤＡＣ１５０と
通信を行う。オートプローブＤＡＣ１００及びシステム
ＤＡＣ１５０は、両方とも、デジタル・アナログ変換器
であるが、図２に関連して詳細に後述する精密バイポー
ラＤＡＣ出力を含んでいるオートプローブＩ／Ｆモジュ
ール１１とのインターフェイスをとるのは、オートプロ
ーブＩ／Ｆ ＤＡＣ１００である。

【００２９】システムＤＡＣ１５０は、接続部２９を介
して較正器２１との通信を行い、較正器２１は、オシロ
スコープの較正を行うため、また、オートプローブＩ／
ＦＤＡＣ１００に連係して用いられる場合には、能動及
び受動プローブの較正を行うため、接続部３１を介して
バス３５（外部接続部である）に較正信号を送る。オー
トプローブＩ／Ｆ ＤＡＣ１００は、接続部２４を介し
てオートプローブＩ／Ｆモジュール１１にアナログ信号
を送り、一方、システムＤＡＣ１５０は、接続部３２を
介して、アッテネータ／プリアンプ・モジュール１２及
びトリガ・システム１４にアナログ信号を送る。オート
プローブＩ／Ｆ ＤＡＣ１００及びシステムＤＡＣ１５
０は、設計が似ている。特定の用途に合わせて、異なる
ＤＡＣ出力範囲の基準化が施され、ＤＡＣ出力には、ユ
ニポーラもあれば、バイポーラもあり、電流出力もあ
る。オートプローブＩ／Ｆ ＤＡＣ１００は、能動プロ
ーブのためにオフセット電圧を発生するといった機能の
実施に役立ち、能動及び受動プローブに存在するプロー
ブ識別抵抗器すなわちプローブＩＤを測定するオーム計
の導入を助ける。システムＤＡＣ１５０は、トリガ・シ
ステム１４におけるトリガ・レベル及びヒステリシス、
並びに、アッテネータ／プリアンプ・モジュール１２に
対するオフセット電圧を制御する。

【００３０】本明細書において留意しておくべきは、オ
シロスコープ内に配置されたオートプローブＩ／Ｆ Ｄ
ＡＣ１００に関連して説明されるが、本発明の精密バイ
ポーラＤＡＣは、間接ＤＡＣを利用する任意の用途に用
いることが可能であるという点である。さらに、単一素
子として例示されるが、オートプローブＩ／Ｆ ＤＡＣ
１００には、一般に、複数のＤＡＣが含まれている。

【００３１】図２は、本発明の精密バイポーラＤＡＣ２
００の望ましい実施態様を含む図１のオートプローブＩ
／Ｆ ＤＡＣ１００の１つに関する概略図である。ＤＡ
Ｃ２０１は、上述の米国特許第５，０４１，８３１号に
記載の間接ＤＡＣを表しており、詳細な説明は控えるこ
とにする。要するに、ＤＡＣ２０１は、接続部２０８を
介して、プログラマブル・デジタル入力を受信し、１６
本の出力チャネル２１１−１ないし２１１−１６のそれ
ぞれに１６ビット・デジタル・パターンを供給する。次
に、接続部２１１−１ないし２１１−１６のデジタル・
パターンにフィルタリングを施すことによって、そのパ
ターンを表したＤＣ電圧が得られる。ＤＡＣ２０１の出
力は、入力に１つのビットを加えると、出力は同じにと
どまるか、あるいは、増大するので、本質的に単調であ
る。同様に、入力から１つのビットが減じられると、出
力は同じにとどまるか、あるいは、減少する。すなわ
ち、ＤＡＣ２０１の出力の単調性によって、出力がその
入力の方向と逆の方向には移動しないという保証が得ら
れる。入力に１つのビットが加えられた場合、出力は減
少せず、入力から１つのビットが減じられた場合、出力
は増大しない。各ＤＡＣチャネル２１１−１ないし２１
１−１６は、この実施態様の場合、最大１６ビットとす
ることが可能であり、各チャネルは、個別に制御可能で
ある。留意すべきは、１６本のチャネルを備えるものと
して解説されるが、ＤＡＣ２０１は、用途に従ってチャ
ネル数を増減することができるという点である。

【００３２】各チャネルの出力は、そのパターンが１６
ビット・ワードを表すデジタル信号であり、どの数のビ
ットも高及び低である。例えば、上述の米国特許第５，
０４１，８３１号に例示の１６ビット・チャネルの場
合、各チャネル２１１の出力は、０と５Ｖの間でスイッ
チするデジタル信号であり、パルス幅は、０Ｖ ＤＣか
ら１００ナノ秒（ｎｓ）ステップで変動し、１００ｎｓ
の場合には、０Ｖであり、６５５３５＊１００ｎｓ、す
なわち、６．５５３５ミリ秒（ｍｓ）の場合には、５Ｖ
になる。一般に、１つのＤＡＣチャネルが、基準ループ
（不図示）として用いられる。任意のＤＡＣチャネルを
基準ループとして用いることが可能である。基準ループ
は、接続部２０９を介してＤＡＣ２０１に５Ｖ ＤＣの
供給電圧を正確に供給するために用いられる。

【００３３】上述のように、１６ビット・チャネルに関
する１ｑレベルは、約７６μＶであり、８ビットＤＡＣ
チャネルに関する１ｑレベルは、約１９ミリボルト（ｍ
Ｖ）である。基準ループのプログラムの仕方によって生
じる相違のため、従来、プログラマは、異なるビット数
に合わせてプログラムされた基準ループを備えるＤＡＣ
に対するプログラミングが困難であった。米国特許第
５，０４１，１８１号のＤＡＣ２０１では、全部１で動
作する基準チャネルについて解説されている。このた
め、全部１のパターンは、０Ｖで１００ｎｓ、高レベル
で６．５５３５ｍｓになり、その平均が５Ｖに調整され
るので、チャネルの出力の揺れが５Ｖの基準電圧をわず
かに超えることになる。１６未満のビットが、全部１に
プログラムされるいくつかの用途では、出力の揺れはさ
らに大きくなる。この条件は、参考までに本明細書に援
用されている、本出願と出願日が同日の、「ＩＭＰＲＯ
ＶＥＤＲＥＦＥＲＥＮＣＥ ＬＯＯＰ ＦＯＲ Ａ Ｄ
ＩＧＩＴＡＬ−ＴＯ−ＡＮＡＬＯＧ ＣＯＮＶＥＲＴＥ
Ｒ」と題する同時係属の米国特許出願第０９／３１４，
０９０号において取り扱われている。

【００３４】上述のように、精密ＤＡＣ２０１は、プロ
ーブをオシロスコープに接続するといった上述のような
状況において、＋／−２０Ｖのオフセットが必要とされ
る場合に利用される。この＋／−２０Ｖのオフセット
は、＋／−２Ｖであるオシロスコープのオフセットに比
べると、エラー及びドリフトに対しておよそ１０倍程度
も鋭敏になる。チャネル０ ２１１−１のＤＡＣ出力
は、３つのフィルタ・ポール（極）を備えた基準ループ
に供給される。フィルタ・ポール２１８には、コンデン
サＣ１ ２１６、抵抗器Ｒ４ ２１４、及び、抵抗器Ｒ
４ ２１４を介してチャネル０ ２１１−１の出力に接
続された抵抗器Ｒ５ ２１７が含まれている。フィルタ
・ポール２１８は、接続部２６４を介して第２のフィル
タ・ポール２３２に入力を供給する。

【００３５】第２のフィルタ・ポール２３２には、抵抗
器Ｒ６ ２２９及びコンデンサＣ２２３１が含まれてい
る。ＤＡＣチャネル０ ２１１−１は、外部オシロスコ
ープ・プローブに対してインターフェイスするように設
計されているので、Ｒ７２４６及びＣ３ ２４７を含む
第３のフィルタ・ポール２４８は、オシロスコープから
遠隔場所に、すなわち、スコープ・プローブ内に配置さ
れることになる。

【００３６】第３のフィルタ・ポール２４８は、コネク
タ２４４を介してＤＡＣ出力チャネル０ ２１１−１に
接続する。ＤＡＣ出力チャネル０ ２１１−１には、演
算増幅器（ｏｐ−ａｍｐ）２３７も含まれている。ｏｐ
−ａｍｐ２３７は、その反転入力２２８において第１の
フィルタ・ポール２１８の出力を受け取る。ｏｐ−ａｍ
ｐ２３７の非反転入力は、基準電圧源２７１から抵抗器
Ｒ０ ２２１及び抵抗器Ｒ１ ２２２を経た入力を、接
続部２２７を介して受け取る。ｏｐ−ａｍｐ２３７は、
接続部２３４を介して＋１２Ｖの電源電圧を受電し、接
続部２３６を介して−１２Ｖの電源電圧を受電する。

【００３７】接続部２５９におけるｏｐ−ａｍｐ２３７
の出力は、抵抗器Ｒ３ ２３９及び抵抗器Ｒ１１ ２４
９を経て、反転入力を介してｏｐ−ａｍｐ２５６に供給
される。ｏｐ−ａｍｐ２５６の非反転入力２５８は、ア
ースに直接接続されている。ｏｐ−ａｍｐ２５６は、接
続部２５２を介して＋１２Ｖの電源電圧を受電し、接続
部２５１を介して−１２Ｖの電源電圧を受電する。ｏｐ
−ａｍｐ２５６は、例示のように、電流出力ノード２６
６に極めて軽い負荷を加える高入力インピーダンスの電
界効果トランジスタ（ＦＥＴ）による入力増幅器であ
る。ｏｐ−ａｍｐ２５６は、ＤＡＣ出力チャネル０ ２
１１−１のミッド・スケール（バイポーラ原点オフセッ
ト）較正に利用される。

【００３８】ｏｐ−ａｍｐ２５６は、入力２５８におい
て０ボルトを検知し、接続部２５４を介して出力される
０電流に対応するＤＡＣ入力コードを反転入力２５７を
通じて決定する。ＤＡＣチャネル０ ２１１−１の較正
中、プローブ（第３のポール２４８によって実施され
る）は、例示のようにチャネルに接続されてはいない。
従って、較正中は、ｏｐ−ａｍｐ２５６の入力インピー
ダンスは極めて高いことが望ましい。較正が完了し、ス
コープ・プローブが接続されると、バイポーラ原点オフ
セット電圧は、大幅に低下する。

【００３９】ＤＡＣ出力チャネル０ ２１１−１による
電流出力が、電流出力ノード２６６を介して供給され、
第３のフィルタ・ポール２４８内に配置された抵抗器Ｒ
７２４６によって変換され、電圧に戻される。プローブ
がオシロスコープに取り付けられる接続部２４４は、静
電気放電（ＥＳＤ）にさらされる可能性を有している。
この望ましい実施態様には、密封スパーク・ギャップ装
置の形態をとるＥＳＤ保護が含まれている。バイポーラ
原点オフセット較正時間が劇的に短縮されるので、例え
ば、１０ｎＦのコンデンサの代わりに、このタイプのＥ
ＳＤ保護を用いることが望ましい。この較正時間に主と
して影響するのは、電流出力ノード２６６におけるノー
ドに蓄えられるキャパシタンスの充電及び放電に必要な
時間である。バイポーラ原点オフセットの較正中、第３
のフィルタ・ポール２４８は接続されていない。この充
電及び放電時間は、電流出力ノード２６６における出力
電流がゼロに近い場合、とりわけ長くなる。この特定の
電流出力ＤＡＣは、出力範囲が＋／−１ミリアンペア
（ｍＡ）である。すなわち、１６ビットの場合、１ｑレ
ベルは、（２ｅ−３）／（２¹⁶）、すなわち、（２ｅ−
３）／６５５３６、すなわち、３０．５２ナノアンペア
（ｎＡ）に等しい。定電流源によって充電されるコンデ
ンサは、公式Ｔ＝ＣＶ／Ｉに従うが、ここで、Ｔは時
間、Ｃはキャパシタンス、Ｖはコンデンサにおける電圧
変化、及び、Ｉはコンデンサに充電する電流である。図
２の場合、ほぼ開路状態（すなわち、電流出力ノード２
６６の抵抗が極めて大きい）であるため、ｏｐ−ａｍｐ
２３７の揺れが、３０．５２ｎＡ（１ｑレベル）の出力
でも飽和状態になる可能性があるので、電流出力ノード
２６６において必要とされる電圧変化は約１２Ｖにな
る。従って、３０．５２ｎＡで、１０ｎＦのコンデンサ
に１２ボルトの充電を行う時間はＴ＝（１０ｅ−９）
（１２）／（３０．５２ｅ−９）、すなわち、３．９３
秒になる。

【００４０】ｏｐ−ａｍｐ２３７を介して、チャネル０
２１１−１から少量のフィードスルー・キャパシタン
スが加えられるので、電流出力ノード２６６において、
ある程度のキャパシタンスがノードに蓄えられているこ
とが望ましい。１００ｐＦのコンデンサＣ５ ２４１に
よって、フィードスルー信号の分路が設けられ（シャン
トされ）る。１００ｐＦコンデンサは、１０ｎＦコンデ
ンサの１／１００であるため、充電及び放電時間は、や
はり、１ｑレベルの電流の場合、１００倍速くなる、す
なわち、３９．３ミリ秒になる。スパーク・ギャップ装
置２４２の典型的なキャパシタンスは、典型的なトリガ
電圧である１５０Ｖ及び典型的な制限電圧である４０Ｖ
で、１ピコファラッド（ｐＦ）未満である。

【００４１】上述のように、ＤＡＣチャネル０ ２１１
−１のオフセット電圧の１ｑレベルは、＋／−２０Ｖで
６１０μＶである。分解能を高めて、より低いバイポー
ラ原点オフセット電圧が得られるようにすることが望ま
しい。チャネル０ ２１１−１におけるバイポーラ原点
オフセット（すなわち、ユニポーラＤＡＣ出力における
ミッド・スケール）に微同調を施すため、本発明に従っ
て、ＤＡＣチャネル０２１１−１にＤＡＣチャネル１
２１１−２が追加される。ＤＡＣチャネル１２１１−２
による出力は、接続部２１１−２を介して、抵抗器Ｒ９
２１９、コンデンサＣ４ ２２６、及び、抵抗器Ｒ１
０ ２２４を通り、ｏｐ−ａｍｐ２３７の非反転入力２
２７に供給される。ＤＡＣチャネル１ ２１１−２の追
加によって、ＤＡＣチャネル０ ２１１−１は、バイポ
ーラ原点オフセット電圧に関する分解能を大幅に向上さ
せることが可能になる。本発明によれば、オフセット・
ゼロ化は、第２のＤＡＣチャネル１ ２１１−２を用い
て、ＤＡＣチャネル０のバイポーラ原点オフセット電圧
を改善することによって実施される。オフセット・ゼロ
化範囲（ＤＡＣチャネル１ ２１１−２を介した）は、
バイポーラＤＡＣチャネル０ ２１１−１の範囲の１／
１０１、すなわち、（Ｒ４ ２１４＋Ｒ５ ２１７）／
（Ｒ９ ２１９＋Ｒ１０ ２２４）である。これは、２
００ＫΩ／１０．１ＭΩに相当する。基準ループ２００
に対する追加入力としてＤＡＣチャネル１ ２１１−２
を用いるように例示されているが、任意のＤＡＣチャネ
ルを用いることが可能である。オフセット・ゼロ化ＤＡ
Ｃ出力チャネル１ ２１１−２は、その出力範囲が、接
続部２１１−１における主ＤＡＣ出力チャネル０の１／
１０１に縮小されるので、３極（ポール）フィルタを必
要とはしない。オフセット・ゼロ化ポールは、約６７ヘ
ルツ（Ｈｚ）に設定される。コンデンサＣ５２４１によ
って、デジタル出力２１１−１ないし２１１−１６の高
速エッジからＣ５ ２４１の両端間の出力に生じる可能
性のある、フィード・スルー結合が減衰する。コネクタ
２４４が切断されて、スコープが、バイポーラ原点オフ
セット及びオフセット・ゼロ較正を実施している間、コ
ンデンサＣ５ ２４１の充電及び放電時間がかなりにな
る可能性があるので、Ｃ５の値はできる限り低く保たれ
る。上述のように、１６ビットにおけるＤＡＣチャネル
０ ２１１−１からの１ｑレベルの電流は、３０．５２
ナノアンペア（ｎＡ）に相当し、１６ビットにおけるＤ
ＡＣチャネル１ ２１１−２からの１ｑレベルの電流
は、３０．５２ｎＡの１／１０１すなわち３０２ピコア
ンペア（ｐＡ）に相当する。これらの出力電流は、一定
のため、Ｃ５両端間の電圧を変化させるのに必要とされ
る時間は、公式ｔ＝ＶＣ／ｉによって求めることができ
る。これから明らかなように、Ｃ５の電圧を１２Ｖ変化
させるには、３０．５２ｎＡで３９３ｍｓ、３０２ｐＡ
で３．９７秒かかることになる。従って、ＤＡＣチャネ
ル１ ２１１−２を用いることによって向上する有効分
解能の一部を利用して、オフセットをゼロ化するのがよ
り実用的である。妥当な妥協案は、ＤＡＣチャネル０
２１１−１の約４倍の分解能にして、オフセットをゼロ
化することであるが、これは、ＤＡＣチャネル１ ２１
１−２を１４ビットにプログラムすることに相当する。
大部分の用途において、これで十分であり、較正時間が
過剰になることはない。複数遠隔制御チャネルが存在す
る状況においても、較正時間を短縮するため、整定時間
を同時に終了させることができるように、全チャネルに
関する較正ルーチンが、並行して実施されるのが望まし
い。

【００４２】図３は、図２の精密バイポーラＤＡＣに用
いられる精密抵抗器パッケージ３００を例示した概略図
である。図２に示す回路のＤＣ電圧の精度及びドリフト
を改善するため、ガード・ストラップを備えた精密抵抗
器ネットワーク３００を用いることが可能である。ガー
ド・ストラップ２７２及び２７４は、抵抗器パッケージ
３００における抵抗器Ｒ１〜Ｒ８間のキャパシタンスを
最小限に抑える分路である。精密抵抗器ネットワーク３
００に精密抵抗器を用いることによって、図２に示す抵
抗器に起因する電圧精度及びドリフトのエラーが、それ
ぞれ、０．２％及び２５（ＰＰＭ）／゜Ｃに改善され
る。

【００４３】次に図２及び３を参照すると、図２の抵抗
器Ｒ０ ２２１は、図３の抵抗器パッケージ３００の抵
抗器Ｒ５に置換することが可能である。同様に、図２の
抵抗器Ｒ１ ２２２及び抵抗器Ｒ２ ２３８は、それぞ
れ、図３の抵抗器パッケージ３００の抵抗器Ｒ６及び図
３の抵抗器パッケージ３００の抵抗器Ｒ７に置換するこ
とが可能である。図２の抵抗器Ｒ３ ２３９は、図３の
抵抗器パッケージ３００の抵抗器Ｒ８に置換することが
可能であり、抵抗器Ｒ４ ２１４及びＲ５ ２１７は、
図３の抵抗器パッケージ３００の抵抗器Ｒ１及び抵抗器
Ｒ２に置換することが可能である。最後に、図２の抵抗
器Ｒ６ ２９９は、図３の抵抗器パッケージ３００の抵
抗器Ｒ３及びＲ４に置換することが可能である。さら
に、抵抗器パッケージ３００には、抵抗器パッケージ３
００の抵抗器Ｒ１〜Ｒ８間におけるキャパシタンスを最
小限に抑える、ガード・ストラップ２７２及び２７４が
含まれている。図２には、抵抗器パッケージ３００のガ
ードＧ１ ２７２が抵抗器Ｒ４ ２１４と抵抗器Ｒ５
２１７の間に示されている。抵抗器パッケージ３００の
ガードＧ２ ２７４が、図２の抵抗器Ｒ４ ２１４、Ｒ
５ ２１７、及び、Ｒ６ ２２９と抵抗器Ｒ０ ２２
１、Ｒ１ ２２２、Ｒ２ ２３８、及び、Ｒ３２３９の
間に示されている。ガード２７２及び２７４は、それら
が接続されているノード間を電気的に短絡させ、精密抵
抗器パッケージ３００の抵抗器間における有効キャパシ
タンスを最小限に抑える働きをする。ガード２７２及び
２７４を含む精密抵抗器パッケージ３００の組み合わせ
によって、ＤＡＣチャネル０ ２１１−１の精度が向上
し、ＤＡＣ０ ２１１−１から電流出力ノード２６６に
結合されるノイズが大幅に減少する。

【００４４】強調しておくべきは、本発明の上述の実施
態様、すなわち、任意の「望ましい」実施態様が、本発
明の原理の明確な理解のために示されただけの、単なる
可能性のある実施例にすぎないという点である。本発明
の上述の実施態様には、本発明の精神及び原理をほとん
ど逸脱することなく、多くの変更及び修正を施すことが
可能である。例えば、本発明の範囲を逸脱することな
く、特定の用途に従って、さまざまなコンポーネント値
を利用することが可能である。こうした修正及び変更
は、全て、本発明の範囲内に含まれるものとする。

【００４５】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。

【００４６】（実施態様１）複数の出力（２１１）を備
えたバイポーラ・デジタル・アナログ変換器（ＤＡＣ）
（２０１）であって、特定の分解能で特定のオフセット
電圧を供給するフィルタ（２００）に対して、アナログ
入力信号のデジタル表現を供給するように構成された第
１の出力チャネル（２１１−１）と、前記フィルタ（２
００）に対してアナログ信号のデジタル表現を供給する
ように構成され、前記第１の出力チャネル（２１１−
１）の前記分解能を高めるように構成された第２の出力
チャネル（２１１−２）とを含むＤＡＣ（２０１）。

【００４７】（実施態様２）前記フィルタ（２００）に
静電気放電保護装置（２４２）が含まれていることを特
徴とする、実施態様１に記載のＤＡＣ（２０１）。

【００４８】（実施態様３）前記フィルタ（２００）に
よって、能動プローブ（２４８）にインターフェイス
（２４４）が与えられることを特徴とする、実施態様１
に記載のＤＡＣ（２０１）。

【００４９】（実施態様４）前記フィルタ（２００）
に、複数の抵抗器及び複数のコンデンサが含まれている
ことと、前記複数の抵抗器が精密抵抗器ネットワーク
（３００）内にあることを特徴とする、実施態様１に記
載のＤＡＣ（２０１）。

【００５０】（実施態様５）前記精密抵抗器ネットワー
ク（３００）に、前記複数の抵抗器間のキャパシタンス
を最小限に抑えるように構成された複数のガード（２７
２、２７４）が含まれていることを特徴とする、実施態
様４に記載のＤＡＣ（２０１）。

【００５１】（実施態様６）前記第２の出力チャネル
（２１１−２）が、前記第１の出力チャネル（２１１−
１）に対してバイポーラ原点オフセットのゼロ化を施す
ことによって、前記第１の出力チャネル（２１１−１）
の分解能を高めることを特徴とする、実施態様１に記載
のＤＡＣ（２０１）。

【００５２】（実施態様７）複数の出力チャネル（２１
１）を備えた精密バイポーラ・デジタル・アナログ変換
器（ＤＡＣ）（２０１）を動作させるための方法であっ
て、第１の出力チャネル（２１１−１）から特定の分解
能で特定のオフセット電圧を供給するフィルタ（２０
０）に、アナログ入力信号の第１のデジタル表現を供給
するステップと、 第２の出力チャネル（２１１−２）
から前記フィルタ（２００）に、前記第１の出力チャネ
ル（２１１−１）の前記分解能を高めるように構成され
たアナログ信号の第２のデジタル表現を供給するステッ
プとを含む方法。

【００５３】（実施態様８）前記フィルタ（２００）に
静電気放電保護装置（２４２）を含めるステップが含ま
れることを特徴とする、実施態様７に記載の方法。

【００５４】（実施態様９）前記フィルタ（２００）に
対して能動プローブ（２４８）のインターフェイス（２
４４）をとるステップが含まれることを特徴とする、実
施態様７に記載の方法。

【００５５】（実施態様１０）前記第２の出力チャネル
（２１１−２）が、前記第１の出力チャネル（２１１−
１）に対してバイポーラ原点オフセットのゼロ化を施す
ことによって、前記第１の出力チャネル（２１１−１）
の分解能を高めることを特徴とする、実施態様７に記載
の方法。

【００５６】

【発明の効果】本発明の１つの利点は、ＤＡＣが高分解
能で、精密な出力を供給することが可能になるという点
である。

【００５７】本発明のもう１つの利点は、遠隔位置宛先
におけるＤＡＣ出力電圧を基準とするための電流出力が
得られるという点である。

【００５８】本発明のもう１つの利点は、プローブ・イ
ンターフェイスのバイポーラ原点オフセット電圧を低下
させることが可能になるという点である。

【００５９】本発明のもう１つの利点は、オシロスコー
プ内のプローブ・インターフェイス回路要素に対して低
容量静電気放電保護が施されるという点である。

【００６０】本発明のもう１つの利点は、ＤＣ電圧の精
度が高いＤＡＣ出力が得られるという点である。

【００６１】本発明のもう１つの利点は、ＤＣ電圧のド
リフトが少ないＤＡＣ出力が得られるという点である。

【００６２】本発明のもう１つの利点は、ＤＡＣ基準ル
ープのオフセット電圧を精密に制御することが可能にな
るという点である。

【００６３】本発明のもう１つの利点は、バイポーラ原
点オフセット較正の較正時間が短縮されるという点であ
る。

【００６４】本発明のもう１つの利点は、ガードを備え
た抵抗器パッケージを利用するため、ＤＡＣの精度が増
し、温度及び時間に応じたドリフトが減少するという点
である。

【００６５】本発明のもう１つの利点は、設計が単純で
あり、大規模な市販品の生産における実施が容易である
という点である。

【図面の簡単な説明】

【図１】本発明のＤＡＣが納められたオシロスコープを
例示したブロック図である。

【図２】本発明の精密バイポーラＤＡＣの望ましい実施
態様を含む図１のＤＡＣの１つに関する概略図である。

【図３】図２のＤＡＣに用いられる精密抵抗器パッケー
ジの概略図である。

【符号の説明】

２００：フィルタ ２０１：精密バイポーラＤＡＣ ２１１：出力チャネル ２１１−１：第１の出力チャネル ２１１−２：第２の出力チャネル ２４２：静電気放電保護装置 ２４４：インターフェイス ２４８：能動プローブ ２７２：ガード ２７４：ガード ３００：精密抵抗器ネットワーク

───────────────────────────────────────────────────── フロントページの続き (71)出願人 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐ ａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎｉａ Ｕ．Ｓ．Ａ.

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数の出力を備えたバイポーラ・デジタル
   ・アナログ変換器（ＤＡＣ）であって、 特定の分解能で特定のオフセット電圧を供給するフィル
   タに対して、アナログ入力信号のデジタル表現を供給す
   るように構成された第１の出力チャネルと、 前記フィルタに対してアナログ信号のデジタル表現を供
   給するように構成され、前記第１の出力チャネルの前記
   分解能を高めるように構成された第２の出力チャネルと
   を含むＤＡＣ。