JP2000353959A - バイポーラ・デジタル・アナログ変換器 - Google Patents
バイポーラ・デジタル・アナログ変換器Info
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- JP2000353959A JP2000353959A JP2000137561A JP2000137561A JP2000353959A JP 2000353959 A JP2000353959 A JP 2000353959A JP 2000137561 A JP2000137561 A JP 2000137561A JP 2000137561 A JP2000137561 A JP 2000137561A JP 2000353959 A JP2000353959 A JP 2000353959A
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0626—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by filtering
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
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- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
- H03M1/0604—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】遠隔制御のため精密なバイポーラDAC出力を
提供する。 【解決手段】本発明による複数の出力を備えた精密バイ
ポーラ・デジタル・アナログ変換器(DAC)には、特
定の分解能で特定のオフセット電圧を供給するフィルタ
に対して、アナログ入力信号のデジタル表現を供給する
ように構成された第1の出力チャネルと、フィルタに対
してアナログ信号のデジタル表現を供給するように構成
され、第1の出力チャネルの分解能を高めるように構成
された第2の出力チャネル(211−2)を備える。
提供する。 【解決手段】本発明による複数の出力を備えた精密バイ
ポーラ・デジタル・アナログ変換器(DAC)には、特
定の分解能で特定のオフセット電圧を供給するフィルタ
に対して、アナログ入力信号のデジタル表現を供給する
ように構成された第1の出力チャネルと、フィルタに対
してアナログ信号のデジタル表現を供給するように構成
され、第1の出力チャネルの分解能を高めるように構成
された第2の出力チャネル(211−2)を備える。
Description
【0001】
【発明が属する技術分野】本発明は、一般に、電子回路
要素に関するものであり、とりわけ、計測器プローブ・
インターフェイスのための精密バイポーラ・デジタル・
アナログ変換器(DAC)に関するものである。
要素に関するものであり、とりわけ、計測器プローブ・
インターフェイスのための精密バイポーラ・デジタル・
アナログ変換器(DAC)に関するものである。
【0002】
【従来の技術】多くのプログラマブル電子及び電気装置
においては、デジタル信号をアナログ信号に変換するこ
とが望ましい。参考までに本明細書において援用されて
いる、譲渡先が同じである、1991年8月20日にB
ohley他に対して発行された、「INDIRECT
D/A CONVERTER(間接D/A変換器)」
と題する米国特許第5,041,831号(あるいは特
開平01−314017号公報)において解説されるD
ACが開発されている。この「‘831」特許の場合、
複数チャネル間接DACに、アドレス・ビット及びデー
タ・ビットを含むデータ・ワードが供給され、それら
は、データ・ワードのアドレス・ビットの制御下で、変
換器チャネルの特定の1つに入力される。データ・ビッ
トは、そのチャネルのバイナリ・レート乗算器に与えら
れ、この乗算器は、受信したデータ・ビットの2進値を
表すパルス変調出力信号を発生する。パルス変調出力信
号は、関連するフィルタに加えられて、その振幅が受信
データ・ビットの2進値を表すアナログ出力信号に変換
される。ゲート回路要素によって、各出力パルスが精密
に制御されたパルス幅を備えることが保証される。
においては、デジタル信号をアナログ信号に変換するこ
とが望ましい。参考までに本明細書において援用されて
いる、譲渡先が同じである、1991年8月20日にB
ohley他に対して発行された、「INDIRECT
D/A CONVERTER(間接D/A変換器)」
と題する米国特許第5,041,831号(あるいは特
開平01−314017号公報)において解説されるD
ACが開発されている。この「‘831」特許の場合、
複数チャネル間接DACに、アドレス・ビット及びデー
タ・ビットを含むデータ・ワードが供給され、それら
は、データ・ワードのアドレス・ビットの制御下で、変
換器チャネルの特定の1つに入力される。データ・ビッ
トは、そのチャネルのバイナリ・レート乗算器に与えら
れ、この乗算器は、受信したデータ・ビットの2進値を
表すパルス変調出力信号を発生する。パルス変調出力信
号は、関連するフィルタに加えられて、その振幅が受信
データ・ビットの2進値を表すアナログ出力信号に変換
される。ゲート回路要素によって、各出力パルスが精密
に制御されたパルス幅を備えることが保証される。
【0003】特定の用途(アプリケーション)に関し
て、間接DACは、16本の出力チャネルを備えている
が、用途に従って、チャネル数を増減することが可能で
ある。16本のチャネルは、それぞれ、16ビットDA
Cである。16ビットが、全て用いられる場合、フィル
タリングを施さなければならない最低周波数は、10M
Hz/216、すなわち、10MHz/65536、すな
わち、152.6Hzになる。12ビットDACとして
用いられる場合、フィルタリングを施すべき最低周波数
は、10MHz/212(すなわち、10MHz/409
6、すなわち、2.441kHzになる。フィルタリン
グを施すべき最低周波数に整合するように、各出力フィ
ルタを調整して、あるDACのセッティングから次のD
ACの設定(setting)に移行するセトリング時間(settli
ng time)を最短化することが望ましい。フィルタセトリ
ング時間の最短化を助けるため、特定の用途に関するD
ACチャネルに利用するデータ・ビット数を最少にする
ことが望ましい。
て、間接DACは、16本の出力チャネルを備えている
が、用途に従って、チャネル数を増減することが可能で
ある。16本のチャネルは、それぞれ、16ビットDA
Cである。16ビットが、全て用いられる場合、フィル
タリングを施さなければならない最低周波数は、10M
Hz/216、すなわち、10MHz/65536、すな
わち、152.6Hzになる。12ビットDACとして
用いられる場合、フィルタリングを施すべき最低周波数
は、10MHz/212(すなわち、10MHz/409
6、すなわち、2.441kHzになる。フィルタリン
グを施すべき最低周波数に整合するように、各出力フィ
ルタを調整して、あるDACのセッティングから次のD
ACの設定(setting)に移行するセトリング時間(settli
ng time)を最短化することが望ましい。フィルタセトリ
ング時間の最短化を助けるため、特定の用途に関するD
ACチャネルに利用するデータ・ビット数を最少にする
ことが望ましい。
【0004】変換器チャネルの1が、フィルタの出力レ
ベルを較正するのに使用される。このチャネルは、基準
ループ(reference loop)と呼ばれる。異なるチャネルに
加えられるデータ・ビット数は、同じである必要はな
く、最小の1から最大のmまで変動可能である。
ベルを較正するのに使用される。このチャネルは、基準
ループ(reference loop)と呼ばれる。異なるチャネルに
加えられるデータ・ビット数は、同じである必要はな
く、最小の1から最大のmまで変動可能である。
【0005】上述の間接DACの欠点は、入力クロック
が、DACチャネルに利用される前に、2で分割される
ことである。タイミングをとるために利用されるのは、
クロックの周期だけであるため、このクロック分割は不
必要である。あいにく、この状態では、全DACフィル
タが10MHzではなく、20MHz(集積回路プロセ
スの限界)で動作させられた可能性があるので、全DA
Cフィルタのセトリング時間は2倍になる。
が、DACチャネルに利用される前に、2で分割される
ことである。タイミングをとるために利用されるのは、
クロックの周期だけであるため、このクロック分割は不
必要である。あいにく、この状態では、全DACフィル
タが10MHzではなく、20MHz(集積回路プロセ
スの限界)で動作させられた可能性があるので、全DA
Cフィルタのセトリング時間は2倍になる。
【0006】上述のDACのもう1つの欠点は、DAC
出力チャネルの1つを用いて、基準ループを含むフィル
タに出力を供給し、その出力を用いて、残りのDACチ
ャネルにおける残りのフィルタの出力レベルを較正する
ことが必要になるという点である。
出力チャネルの1つを用いて、基準ループを含むフィル
タに出力を供給し、その出力を用いて、残りのDACチ
ャネルにおける残りのフィルタの出力レベルを較正する
ことが必要になるという点である。
【0007】上述のDACのもう1つの欠点は、基準チ
ャネルのプログラミングに用いられるビットの数字(す
なわち、ビットの数字は1にプログラムされる)に従っ
て、他の各チャネル毎に、異なるオフセット電圧が生じ
るという点である。この異なるオフセット電圧は、基準
チャネルが全部1(16ビットDACの場合、FFFF
の16進符号)にプログラムされると、上述のDAC
は、従来のDACのように動作しないという事実によっ
て生じる。
ャネルのプログラミングに用いられるビットの数字(す
なわち、ビットの数字は1にプログラムされる)に従っ
て、他の各チャネル毎に、異なるオフセット電圧が生じ
るという点である。この異なるオフセット電圧は、基準
チャネルが全部1(16ビットDACの場合、FFFF
の16進符号)にプログラムされると、上述のDAC
は、従来のDACのように動作しないという事実によっ
て生じる。
【0008】全部1が基準ループにおいてプログラムさ
れると、デジタル出力は、10MHzのクロック周期の
カウントが65535、すなわち、65535/10M
Hz、すなわち、6.5535ミリ秒の場合に高にな
り、カウントが1、すなわち、1/10MHz、すなわ
ち、100ナノ秒の場合に低になる。この波形の平均電
圧が、基準電圧、この場合5ボルト(V)と比較され
る。すなわち、全部1によって、従来のDACから予測
される基準電圧より1qレベル低い電圧ではなく、基準
電圧が出力として得られることになる。従来の16ビッ
トDACにおけるqレベルは、+5V/216(すなわ
ち、5/65536、すなわち、76マイクロボルト
(μV)に等しくなる。基準ループが16ビットの全て
について1にプログラムされた間接DACでは、qレベ
ルは、+5V/(216−1)、すなわち、5/6553
5、すなわち、76マイクロボルト(μV))に等しく
なる。16ビットDACの場合、エラー(誤差)は微々
たるものであるが、それによって、他のDAC出力は、
ミッド・スケールでプログラムされている場合、qレベ
ルの高さの1/2になる。これは、方形波、すなわち、
(5/65535)(65536/2)、すなわち、予
測される2.500Vではなく、2.500038Vで
ある16進符号8000に等しい。基準チャネルが、8
ビットの全てについて1(16進符号FF00)にプロ
グラムされる場合、エラーは増大し、{5/(28−
1)}(28/2)、すなわち、(5/255)(25
6/2)、すなわち、2.500Vではなく2.509
804Vに等しくなる。このオフセット電圧エラーは、
異なるDACの基準ループがビットの異なる数字にプロ
グラムされている場合、とりわけ厄介であり、混乱す
る。
れると、デジタル出力は、10MHzのクロック周期の
カウントが65535、すなわち、65535/10M
Hz、すなわち、6.5535ミリ秒の場合に高にな
り、カウントが1、すなわち、1/10MHz、すなわ
ち、100ナノ秒の場合に低になる。この波形の平均電
圧が、基準電圧、この場合5ボルト(V)と比較され
る。すなわち、全部1によって、従来のDACから予測
される基準電圧より1qレベル低い電圧ではなく、基準
電圧が出力として得られることになる。従来の16ビッ
トDACにおけるqレベルは、+5V/216(すなわ
ち、5/65536、すなわち、76マイクロボルト
(μV)に等しくなる。基準ループが16ビットの全て
について1にプログラムされた間接DACでは、qレベ
ルは、+5V/(216−1)、すなわち、5/6553
5、すなわち、76マイクロボルト(μV))に等しく
なる。16ビットDACの場合、エラー(誤差)は微々
たるものであるが、それによって、他のDAC出力は、
ミッド・スケールでプログラムされている場合、qレベ
ルの高さの1/2になる。これは、方形波、すなわち、
(5/65535)(65536/2)、すなわち、予
測される2.500Vではなく、2.500038Vで
ある16進符号8000に等しい。基準チャネルが、8
ビットの全てについて1(16進符号FF00)にプロ
グラムされる場合、エラーは増大し、{5/(28−
1)}(28/2)、すなわち、(5/255)(25
6/2)、すなわち、2.500Vではなく2.509
804Vに等しくなる。このオフセット電圧エラーは、
異なるDACの基準ループがビットの異なる数字にプロ
グラムされている場合、とりわけ厄介であり、混乱す
る。
【0009】高精度のDAC出力が所望される状況にお
いて、この状態のために、基準チャネルに許容不能な高
レベルのオフセット電圧を生じさせることになる。この
結果、さらに、基準チャネルにおいて必要なオフセット
電圧分解能が得られるようにするのが困難な状況が生じ
ることになる。例えば、オシロスコープ・プローブがオ
シロスコープに接続されている状況では、オシロスコー
プにおけるアッテネータ(減衰器)/プリアンプに関す
るおよそ+/−2V程度のDAC出力オフセット範囲と
は対照的に、プローブの入力を基準にしておよそ+/−
20V程度のDAC出力オフセット範囲が必要とされ
る。+/−2Vの場合の61μVに対応する1qレベル
とは対照的に、所望の+/−20Vのオフセット電圧に
おける1qレベルは、ほぼ610μVに等しくなる。場
合によっては、より高いオフセット電圧が所望されるこ
ともあるので、高分解能を可能にし、それにもかかわら
ず、所望の出力レベルにおけるエラー及びドリフトが最
小限のDACを設けることが望ましい。
いて、この状態のために、基準チャネルに許容不能な高
レベルのオフセット電圧を生じさせることになる。この
結果、さらに、基準チャネルにおいて必要なオフセット
電圧分解能が得られるようにするのが困難な状況が生じ
ることになる。例えば、オシロスコープ・プローブがオ
シロスコープに接続されている状況では、オシロスコー
プにおけるアッテネータ(減衰器)/プリアンプに関す
るおよそ+/−2V程度のDAC出力オフセット範囲と
は対照的に、プローブの入力を基準にしておよそ+/−
20V程度のDAC出力オフセット範囲が必要とされ
る。+/−2Vの場合の61μVに対応する1qレベル
とは対照的に、所望の+/−20Vのオフセット電圧に
おける1qレベルは、ほぼ610μVに等しくなる。場
合によっては、より高いオフセット電圧が所望されるこ
ともあるので、高分解能を可能にし、それにもかかわら
ず、所望の出力レベルにおけるエラー及びドリフトが最
小限のDACを設けることが望ましい。
【0010】
【発明が解決しようとする課題】本発明の目的は、遠隔
制御のため精密なバイポーラDAC出力を提供すること
にある。
制御のため精密なバイポーラDAC出力を提供すること
にある。
【0011】
【課題を解決するための手段】本発明は、構成におい
て、特定の分解能で特定のオフセット電圧を供給するフ
ィルタに対して、アナログ入力信号のデジタル表現を供
給するように構成された第1の出力チャネルと、フィル
タに対してアナログ信号のデジタル表現を供給するよう
に構成され、第1の出力チャネルの分解能を高めるよう
に構成された第2の出力チャネル(211−2)が含ま
れている、複数の出力を備えた精密バイポーラ・デジタ
ル・アナログ変換器(DAC)として概念化することが
可能である。本発明は、第1の出力チャネルから特定の
分解能で特定のオフセット電圧を供給するフィルタに、
アナログ入力信号の第1のデジタル表現を供給するステ
ップと、第2の出力チャネルからフィルタに、第1の出
力チャネルの分解能を高めるように構成されたアナログ
信号の第2のデジタル表現を供給するステップが含まれ
ている、複数の出力チャネルを備えた精密バイポーラ・
デジタル・アナログ変換器(DAC)を動作させるため
の方法として概念化することも可能である。
て、特定の分解能で特定のオフセット電圧を供給するフ
ィルタに対して、アナログ入力信号のデジタル表現を供
給するように構成された第1の出力チャネルと、フィル
タに対してアナログ信号のデジタル表現を供給するよう
に構成され、第1の出力チャネルの分解能を高めるよう
に構成された第2の出力チャネル(211−2)が含ま
れている、複数の出力を備えた精密バイポーラ・デジタ
ル・アナログ変換器(DAC)として概念化することが
可能である。本発明は、第1の出力チャネルから特定の
分解能で特定のオフセット電圧を供給するフィルタに、
アナログ入力信号の第1のデジタル表現を供給するステ
ップと、第2の出力チャネルからフィルタに、第1の出
力チャネルの分解能を高めるように構成されたアナログ
信号の第2のデジタル表現を供給するステップが含まれ
ている、複数の出力チャネルを備えた精密バイポーラ・
デジタル・アナログ変換器(DAC)を動作させるため
の方法として概念化することも可能である。
【0012】本発明には、多くの利点があり、そのいく
つかについて、以下で単なる例示として概説することに
する。
つかについて、以下で単なる例示として概説することに
する。
【0013】本発明の1つの利点は、DACが高分解能
で、精密な出力を供給することが可能になるという点で
ある。
で、精密な出力を供給することが可能になるという点で
ある。
【0014】本発明のもう1つの利点は、遠隔位置宛先
におけるDAC出力電圧を基準とするための電流出力が
得られるという点である。
におけるDAC出力電圧を基準とするための電流出力が
得られるという点である。
【0015】本発明のもう1つの利点は、プローブ・イ
ンターフェイスのバイポーラ原点オフセット電圧を低下
させることが可能になるという点である。
ンターフェイスのバイポーラ原点オフセット電圧を低下
させることが可能になるという点である。
【0016】本発明のもう1つの利点は、オシロスコー
プ内のプローブ・インターフェイス回路要素に対して低
容量静電気放電保護が施されるという点である。
プ内のプローブ・インターフェイス回路要素に対して低
容量静電気放電保護が施されるという点である。
【0017】本発明のもう1つの利点は、DC電圧の精
度が高いDAC出力が得られるという点である。
度が高いDAC出力が得られるという点である。
【0018】本発明のもう1つの利点は、DC電圧のド
リフトが少ないDAC出力が得られるという点である。
リフトが少ないDAC出力が得られるという点である。
【0019】本発明のもう1つの利点は、DAC基準ル
ープのオフセット電圧を精密に制御することが可能にな
るという点である。
ープのオフセット電圧を精密に制御することが可能にな
るという点である。
【0020】本発明のもう1つの利点は、バイポーラ原
点オフセット較正の較正時間が短縮されるという点であ
る。
点オフセット較正の較正時間が短縮されるという点であ
る。
【0021】本発明のもう1つの利点は、ガードを備え
た抵抗器パッケージを利用するため、DACの精度が増
し、温度及び時間に応じたドリフトが減少するという点
である。
た抵抗器パッケージを利用するため、DACの精度が増
し、温度及び時間に応じたドリフトが減少するという点
である。
【0022】本発明のもう1つの利点は、設計が単純で
あり、大規模な市販品の生産における実施が容易である
という点である。
あり、大規模な市販品の生産における実施が容易である
という点である。
【0023】本発明の他の特徴及び利点については、当
該技術者であれば、下記の図面及び詳細な説明を検討す
ることによって明らかになるであろう。これらの追加特
徴及び利点は、本発明の範囲内に含まれるものとする。
該技術者であれば、下記の図面及び詳細な説明を検討す
ることによって明らかになるであろう。これらの追加特
徴及び利点は、本発明の範囲内に含まれるものとする。
【0024】
【発明の実施の形態】本発明の精密バイポーラDAC
は、ハードウェア、ソフトウェア、ファームウェア、ま
たは、その組み合わせによって実現することが可能であ
る。望ましい実施態様の場合、精密バイポーラDAC
は、ハードウェアによって実施される。さらに、オシロ
スコープにおいて有効であるとして説明されるが、この
精密バイポーラDACは、精密に制御可能な出力を備え
たDACの利用を必要とするほぼいかなる用途にも用い
ることが可能である。
は、ハードウェア、ソフトウェア、ファームウェア、ま
たは、その組み合わせによって実現することが可能であ
る。望ましい実施態様の場合、精密バイポーラDAC
は、ハードウェアによって実施される。さらに、オシロ
スコープにおいて有効であるとして説明されるが、この
精密バイポーラDACは、精密に制御可能な出力を備え
たDACの利用を必要とするほぼいかなる用途にも用い
ることが可能である。
【0025】次に図1を参照すると、典型的なオシロス
コープ(データ)取得システム10のブロック図が示さ
れている。オシロスコープ取得システム10は、オシロ
スコープ(不図示)内にあって、オシロスコープ、及
び、オシロスコープに接続されたプローブに較正を施
し、基準を与える。取得システム10には、制御・状況
・電源モジュール18が含まれている。制御・状況・電
源モジュール18には、インターフェイス43を介して
オシロスコープの残りの部分と通信を行ういくつかのモ
ジュールが含まれている。制御・状況・電源モジュール
18には、インターフェイス43から、接続部42を介
して電力を受ける電源モジュール52が含まれている。
制御・状況・電源モジュール18には、さらに、スコー
プ・インターフェイス(I/F)・モジュール51も含
まれている。スコープI/Fモジュール51は、接続部
41を介してインターフェイス43と通信を行い、取得
システムのさまざまな機能を制御し、その状況をモニタ
する。電源制御モジュール54は、接続部44を介して
インターフェイス43と通信を行い、オシロスコープ取
得システム10に対して電力制御を施す。パーソナル・
コンピュータ(PC)電源モジュール56は、接続部4
6を介してインターフェイス43から電力を送り出し、
オシロスコープに組み込まれたPCに調整電力を供給す
る。ファン・モジュール57は、接続部47を介してイ
ンターフェイス43によって適正なファン駆動信号を送
り出し、オシロスコープ取得システム10が配置された
オシロスコープに冷却を施す。
コープ(データ)取得システム10のブロック図が示さ
れている。オシロスコープ取得システム10は、オシロ
スコープ(不図示)内にあって、オシロスコープ、及
び、オシロスコープに接続されたプローブに較正を施
し、基準を与える。取得システム10には、制御・状況
・電源モジュール18が含まれている。制御・状況・電
源モジュール18には、インターフェイス43を介して
オシロスコープの残りの部分と通信を行ういくつかのモ
ジュールが含まれている。制御・状況・電源モジュール
18には、インターフェイス43から、接続部42を介
して電力を受ける電源モジュール52が含まれている。
制御・状況・電源モジュール18には、さらに、スコー
プ・インターフェイス(I/F)・モジュール51も含
まれている。スコープI/Fモジュール51は、接続部
41を介してインターフェイス43と通信を行い、取得
システムのさまざまな機能を制御し、その状況をモニタ
する。電源制御モジュール54は、接続部44を介して
インターフェイス43と通信を行い、オシロスコープ取
得システム10に対して電力制御を施す。パーソナル・
コンピュータ(PC)電源モジュール56は、接続部4
6を介してインターフェイス43から電力を送り出し、
オシロスコープに組み込まれたPCに調整電力を供給す
る。ファン・モジュール57は、接続部47を介してイ
ンターフェイス43によって適正なファン駆動信号を送
り出し、オシロスコープ取得システム10が配置された
オシロスコープに冷却を施す。
【0026】オシロスコープ取得システム10には、複
数のオートプローブI/Fモジュール11及び複数のア
ッテネータ/プリアンプ・モジュール12が含まれてい
る。オートプローブI/Fモジュール11は、コンパチ
ブル(互換性のある)・プローブに電源、オフセット電
圧を供給し、制御を加えて、用いられる特定のプローブ
に関するオシロスコープのセットアップを自動化する、
能動及び受動プローブ・インターフェイスである。アッ
テネータ/プリアンプ・モジュール12は、A/D&フ
ァースト・イン・スロー・アウト(FISO)・モジュ
ール16及びトリガ・システム・モジュール14を駆動
するための信号減衰及び/または増幅及び入力信号バッ
ファリングを含むことが可能な、適正な信号調整を施
す。オシロスコープ取得システム10には、それぞれ、
オシロスコープ取得システム10が、オシロスコープへ
の信号供給に用いることが可能な各種プローブとの通信
を行うチャネルに相当する、複数のチャネル22を含む
ことが可能である。図1には、4つのチャネルが示され
ているが、オシロスコープ取得システム10には、多く
の異なる数のチャネルを含むことが可能である。
数のオートプローブI/Fモジュール11及び複数のア
ッテネータ/プリアンプ・モジュール12が含まれてい
る。オートプローブI/Fモジュール11は、コンパチ
ブル(互換性のある)・プローブに電源、オフセット電
圧を供給し、制御を加えて、用いられる特定のプローブ
に関するオシロスコープのセットアップを自動化する、
能動及び受動プローブ・インターフェイスである。アッ
テネータ/プリアンプ・モジュール12は、A/D&フ
ァースト・イン・スロー・アウト(FISO)・モジュ
ール16及びトリガ・システム・モジュール14を駆動
するための信号減衰及び/または増幅及び入力信号バッ
ファリングを含むことが可能な、適正な信号調整を施
す。オシロスコープ取得システム10には、それぞれ、
オシロスコープ取得システム10が、オシロスコープへ
の信号供給に用いることが可能な各種プローブとの通信
を行うチャネルに相当する、複数のチャネル22を含む
ことが可能である。図1には、4つのチャネルが示され
ているが、オシロスコープ取得システム10には、多く
の異なる数のチャネルを含むことが可能である。
【0027】チャネル22−1は、DC〜500MHz
の範囲内の周波数で、0から+/−250Vのピークに
及ぶ範囲内の信号をアッテネータ/プリアンプ12−1
に供給する。アッテネータ/プリアンプ12−1は、接
続部22−1を介して供給された信号に減衰及び予備増
幅を施し、接続部26−1を介して、トリガ・システム
14と、A/D&FISOモジュール16−1の両方に
信号を供給する。A/D&FISOモジュール16−1
は、接続部36を介して、時間基準(タイムベース)モ
ジュール17からの信号も受信する。時間基準モジュー
ル17は、接続部26−1におけるCH1アナログ信号
をデジタル表現に変換するのに適したさまざまなタイミ
ング信号を供給する。トリガ・システム14には、接続
部23を介して、補助トリガ入力も供給され、これによ
って、4つのチャネルCH1〜CH4以外に、オシロス
コープをトリガするための代替トリガ源が得られる。ト
リガ・アーミング、リセッティング、及び、同期は、接
続部34を介して時間基準モジュール17によって実施
される。
の範囲内の周波数で、0から+/−250Vのピークに
及ぶ範囲内の信号をアッテネータ/プリアンプ12−1
に供給する。アッテネータ/プリアンプ12−1は、接
続部22−1を介して供給された信号に減衰及び予備増
幅を施し、接続部26−1を介して、トリガ・システム
14と、A/D&FISOモジュール16−1の両方に
信号を供給する。A/D&FISOモジュール16−1
は、接続部36を介して、時間基準(タイムベース)モ
ジュール17からの信号も受信する。時間基準モジュー
ル17は、接続部26−1におけるCH1アナログ信号
をデジタル表現に変換するのに適したさまざまなタイミ
ング信号を供給する。トリガ・システム14には、接続
部23を介して、補助トリガ入力も供給され、これによ
って、4つのチャネルCH1〜CH4以外に、オシロス
コープをトリガするための代替トリガ源が得られる。ト
リガ・アーミング、リセッティング、及び、同期は、接
続部34を介して時間基準モジュール17によって実施
される。
【0028】オシロスコープ取得システム10には、さ
まざまなデジタル・アナログ(DAC)変換器も含まれ
ており、そのいくつかは、本発明の精密バイポーラDA
Cである。例えば、基準モジュール19は、接続部27
を介して、オートプローブI/F DAC100と通信
を行い、接続部28を介して、システムDAC150と
通信を行う。オートプローブDAC100及びシステム
DAC150は、両方とも、デジタル・アナログ変換器
であるが、図2に関連して詳細に後述する精密バイポー
ラDAC出力を含んでいるオートプローブI/Fモジュ
ール11とのインターフェイスをとるのは、オートプロ
ーブI/F DAC100である。
まざまなデジタル・アナログ(DAC)変換器も含まれ
ており、そのいくつかは、本発明の精密バイポーラDA
Cである。例えば、基準モジュール19は、接続部27
を介して、オートプローブI/F DAC100と通信
を行い、接続部28を介して、システムDAC150と
通信を行う。オートプローブDAC100及びシステム
DAC150は、両方とも、デジタル・アナログ変換器
であるが、図2に関連して詳細に後述する精密バイポー
ラDAC出力を含んでいるオートプローブI/Fモジュ
ール11とのインターフェイスをとるのは、オートプロ
ーブI/F DAC100である。
【0029】システムDAC150は、接続部29を介
して較正器21との通信を行い、較正器21は、オシロ
スコープの較正を行うため、また、オートプローブI/
FDAC100に連係して用いられる場合には、能動及
び受動プローブの較正を行うため、接続部31を介して
バス35(外部接続部である)に較正信号を送る。オー
トプローブI/F DAC100は、接続部24を介し
てオートプローブI/Fモジュール11にアナログ信号
を送り、一方、システムDAC150は、接続部32を
介して、アッテネータ/プリアンプ・モジュール12及
びトリガ・システム14にアナログ信号を送る。オート
プローブI/F DAC100及びシステムDAC15
0は、設計が似ている。特定の用途に合わせて、異なる
DAC出力範囲の基準化が施され、DAC出力には、ユ
ニポーラもあれば、バイポーラもあり、電流出力もあ
る。オートプローブI/F DAC100は、能動プロ
ーブのためにオフセット電圧を発生するといった機能の
実施に役立ち、能動及び受動プローブに存在するプロー
ブ識別抵抗器すなわちプローブIDを測定するオーム計
の導入を助ける。システムDAC150は、トリガ・シ
ステム14におけるトリガ・レベル及びヒステリシス、
並びに、アッテネータ/プリアンプ・モジュール12に
対するオフセット電圧を制御する。
して較正器21との通信を行い、較正器21は、オシロ
スコープの較正を行うため、また、オートプローブI/
FDAC100に連係して用いられる場合には、能動及
び受動プローブの較正を行うため、接続部31を介して
バス35(外部接続部である)に較正信号を送る。オー
トプローブI/F DAC100は、接続部24を介し
てオートプローブI/Fモジュール11にアナログ信号
を送り、一方、システムDAC150は、接続部32を
介して、アッテネータ/プリアンプ・モジュール12及
びトリガ・システム14にアナログ信号を送る。オート
プローブI/F DAC100及びシステムDAC15
0は、設計が似ている。特定の用途に合わせて、異なる
DAC出力範囲の基準化が施され、DAC出力には、ユ
ニポーラもあれば、バイポーラもあり、電流出力もあ
る。オートプローブI/F DAC100は、能動プロ
ーブのためにオフセット電圧を発生するといった機能の
実施に役立ち、能動及び受動プローブに存在するプロー
ブ識別抵抗器すなわちプローブIDを測定するオーム計
の導入を助ける。システムDAC150は、トリガ・シ
ステム14におけるトリガ・レベル及びヒステリシス、
並びに、アッテネータ/プリアンプ・モジュール12に
対するオフセット電圧を制御する。
【0030】本明細書において留意しておくべきは、オ
シロスコープ内に配置されたオートプローブI/F D
AC100に関連して説明されるが、本発明の精密バイ
ポーラDACは、間接DACを利用する任意の用途に用
いることが可能であるという点である。さらに、単一素
子として例示されるが、オートプローブI/F DAC
100には、一般に、複数のDACが含まれている。
シロスコープ内に配置されたオートプローブI/F D
AC100に関連して説明されるが、本発明の精密バイ
ポーラDACは、間接DACを利用する任意の用途に用
いることが可能であるという点である。さらに、単一素
子として例示されるが、オートプローブI/F DAC
100には、一般に、複数のDACが含まれている。
【0031】図2は、本発明の精密バイポーラDAC2
00の望ましい実施態様を含む図1のオートプローブI
/F DAC100の1つに関する概略図である。DA
C201は、上述の米国特許第5,041,831号に
記載の間接DACを表しており、詳細な説明は控えるこ
とにする。要するに、DAC201は、接続部208を
介して、プログラマブル・デジタル入力を受信し、16
本の出力チャネル211−1ないし211−16のそれ
ぞれに16ビット・デジタル・パターンを供給する。次
に、接続部211−1ないし211−16のデジタル・
パターンにフィルタリングを施すことによって、そのパ
ターンを表したDC電圧が得られる。DAC201の出
力は、入力に1つのビットを加えると、出力は同じにと
どまるか、あるいは、増大するので、本質的に単調であ
る。同様に、入力から1つのビットが減じられると、出
力は同じにとどまるか、あるいは、減少する。すなわ
ち、DAC201の出力の単調性によって、出力がその
入力の方向と逆の方向には移動しないという保証が得ら
れる。入力に1つのビットが加えられた場合、出力は減
少せず、入力から1つのビットが減じられた場合、出力
は増大しない。各DACチャネル211−1ないし21
1−16は、この実施態様の場合、最大16ビットとす
ることが可能であり、各チャネルは、個別に制御可能で
ある。留意すべきは、16本のチャネルを備えるものと
して解説されるが、DAC201は、用途に従ってチャ
ネル数を増減することができるという点である。
00の望ましい実施態様を含む図1のオートプローブI
/F DAC100の1つに関する概略図である。DA
C201は、上述の米国特許第5,041,831号に
記載の間接DACを表しており、詳細な説明は控えるこ
とにする。要するに、DAC201は、接続部208を
介して、プログラマブル・デジタル入力を受信し、16
本の出力チャネル211−1ないし211−16のそれ
ぞれに16ビット・デジタル・パターンを供給する。次
に、接続部211−1ないし211−16のデジタル・
パターンにフィルタリングを施すことによって、そのパ
ターンを表したDC電圧が得られる。DAC201の出
力は、入力に1つのビットを加えると、出力は同じにと
どまるか、あるいは、増大するので、本質的に単調であ
る。同様に、入力から1つのビットが減じられると、出
力は同じにとどまるか、あるいは、減少する。すなわ
ち、DAC201の出力の単調性によって、出力がその
入力の方向と逆の方向には移動しないという保証が得ら
れる。入力に1つのビットが加えられた場合、出力は減
少せず、入力から1つのビットが減じられた場合、出力
は増大しない。各DACチャネル211−1ないし21
1−16は、この実施態様の場合、最大16ビットとす
ることが可能であり、各チャネルは、個別に制御可能で
ある。留意すべきは、16本のチャネルを備えるものと
して解説されるが、DAC201は、用途に従ってチャ
ネル数を増減することができるという点である。
【0032】各チャネルの出力は、そのパターンが16
ビット・ワードを表すデジタル信号であり、どの数のビ
ットも高及び低である。例えば、上述の米国特許第5,
041,831号に例示の16ビット・チャネルの場
合、各チャネル211の出力は、0と5Vの間でスイッ
チするデジタル信号であり、パルス幅は、0V DCか
ら100ナノ秒(ns)ステップで変動し、100ns
の場合には、0Vであり、65535*100ns、す
なわち、6.5535ミリ秒(ms)の場合には、5V
になる。一般に、1つのDACチャネルが、基準ループ
(不図示)として用いられる。任意のDACチャネルを
基準ループとして用いることが可能である。基準ループ
は、接続部209を介してDAC201に5V DCの
供給電圧を正確に供給するために用いられる。
ビット・ワードを表すデジタル信号であり、どの数のビ
ットも高及び低である。例えば、上述の米国特許第5,
041,831号に例示の16ビット・チャネルの場
合、各チャネル211の出力は、0と5Vの間でスイッ
チするデジタル信号であり、パルス幅は、0V DCか
ら100ナノ秒(ns)ステップで変動し、100ns
の場合には、0Vであり、65535*100ns、す
なわち、6.5535ミリ秒(ms)の場合には、5V
になる。一般に、1つのDACチャネルが、基準ループ
(不図示)として用いられる。任意のDACチャネルを
基準ループとして用いることが可能である。基準ループ
は、接続部209を介してDAC201に5V DCの
供給電圧を正確に供給するために用いられる。
【0033】上述のように、16ビット・チャネルに関
する1qレベルは、約76μVであり、8ビットDAC
チャネルに関する1qレベルは、約19ミリボルト(m
V)である。基準ループのプログラムの仕方によって生
じる相違のため、従来、プログラマは、異なるビット数
に合わせてプログラムされた基準ループを備えるDAC
に対するプログラミングが困難であった。米国特許第
5,041,181号のDAC201では、全部1で動
作する基準チャネルについて解説されている。このた
め、全部1のパターンは、0Vで100ns、高レベル
で6.5535msになり、その平均が5Vに調整され
るので、チャネルの出力の揺れが5Vの基準電圧をわず
かに超えることになる。16未満のビットが、全部1に
プログラムされるいくつかの用途では、出力の揺れはさ
らに大きくなる。この条件は、参考までに本明細書に援
用されている、本出願と出願日が同日の、「IMPRO
VEDREFERENCE LOOP FOR A D
IGITAL−TO−ANALOG CONVERTE
R」と題する同時係属の米国特許出願第09/314,
090号において取り扱われている。
する1qレベルは、約76μVであり、8ビットDAC
チャネルに関する1qレベルは、約19ミリボルト(m
V)である。基準ループのプログラムの仕方によって生
じる相違のため、従来、プログラマは、異なるビット数
に合わせてプログラムされた基準ループを備えるDAC
に対するプログラミングが困難であった。米国特許第
5,041,181号のDAC201では、全部1で動
作する基準チャネルについて解説されている。このた
め、全部1のパターンは、0Vで100ns、高レベル
で6.5535msになり、その平均が5Vに調整され
るので、チャネルの出力の揺れが5Vの基準電圧をわず
かに超えることになる。16未満のビットが、全部1に
プログラムされるいくつかの用途では、出力の揺れはさ
らに大きくなる。この条件は、参考までに本明細書に援
用されている、本出願と出願日が同日の、「IMPRO
VEDREFERENCE LOOP FOR A D
IGITAL−TO−ANALOG CONVERTE
R」と題する同時係属の米国特許出願第09/314,
090号において取り扱われている。
【0034】上述のように、精密DAC201は、プロ
ーブをオシロスコープに接続するといった上述のような
状況において、+/−20Vのオフセットが必要とされ
る場合に利用される。この+/−20Vのオフセット
は、+/−2Vであるオシロスコープのオフセットに比
べると、エラー及びドリフトに対しておよそ10倍程度
も鋭敏になる。チャネル0 211−1のDAC出力
は、3つのフィルタ・ポール(極)を備えた基準ループ
に供給される。フィルタ・ポール218には、コンデン
サC1 216、抵抗器R4 214、及び、抵抗器R
4 214を介してチャネル0 211−1の出力に接
続された抵抗器R5 217が含まれている。フィルタ
・ポール218は、接続部264を介して第2のフィル
タ・ポール232に入力を供給する。
ーブをオシロスコープに接続するといった上述のような
状況において、+/−20Vのオフセットが必要とされ
る場合に利用される。この+/−20Vのオフセット
は、+/−2Vであるオシロスコープのオフセットに比
べると、エラー及びドリフトに対しておよそ10倍程度
も鋭敏になる。チャネル0 211−1のDAC出力
は、3つのフィルタ・ポール(極)を備えた基準ループ
に供給される。フィルタ・ポール218には、コンデン
サC1 216、抵抗器R4 214、及び、抵抗器R
4 214を介してチャネル0 211−1の出力に接
続された抵抗器R5 217が含まれている。フィルタ
・ポール218は、接続部264を介して第2のフィル
タ・ポール232に入力を供給する。
【0035】第2のフィルタ・ポール232には、抵抗
器R6 229及びコンデンサC2231が含まれてい
る。DACチャネル0 211−1は、外部オシロスコ
ープ・プローブに対してインターフェイスするように設
計されているので、R7246及びC3 247を含む
第3のフィルタ・ポール248は、オシロスコープから
遠隔場所に、すなわち、スコープ・プローブ内に配置さ
れることになる。
器R6 229及びコンデンサC2231が含まれてい
る。DACチャネル0 211−1は、外部オシロスコ
ープ・プローブに対してインターフェイスするように設
計されているので、R7246及びC3 247を含む
第3のフィルタ・ポール248は、オシロスコープから
遠隔場所に、すなわち、スコープ・プローブ内に配置さ
れることになる。
【0036】第3のフィルタ・ポール248は、コネク
タ244を介してDAC出力チャネル0 211−1に
接続する。DAC出力チャネル0 211−1には、演
算増幅器(op−amp)237も含まれている。op
−amp237は、その反転入力228において第1の
フィルタ・ポール218の出力を受け取る。op−am
p237の非反転入力は、基準電圧源271から抵抗器
R0 221及び抵抗器R1 222を経た入力を、接
続部227を介して受け取る。op−amp237は、
接続部234を介して+12Vの電源電圧を受電し、接
続部236を介して−12Vの電源電圧を受電する。
タ244を介してDAC出力チャネル0 211−1に
接続する。DAC出力チャネル0 211−1には、演
算増幅器(op−amp)237も含まれている。op
−amp237は、その反転入力228において第1の
フィルタ・ポール218の出力を受け取る。op−am
p237の非反転入力は、基準電圧源271から抵抗器
R0 221及び抵抗器R1 222を経た入力を、接
続部227を介して受け取る。op−amp237は、
接続部234を介して+12Vの電源電圧を受電し、接
続部236を介して−12Vの電源電圧を受電する。
【0037】接続部259におけるop−amp237
の出力は、抵抗器R3 239及び抵抗器R11 24
9を経て、反転入力を介してop−amp256に供給
される。op−amp256の非反転入力258は、ア
ースに直接接続されている。op−amp256は、接
続部252を介して+12Vの電源電圧を受電し、接続
部251を介して−12Vの電源電圧を受電する。op
−amp256は、例示のように、電流出力ノード26
6に極めて軽い負荷を加える高入力インピーダンスの電
界効果トランジスタ(FET)による入力増幅器であ
る。op−amp256は、DAC出力チャネル0 2
11−1のミッド・スケール(バイポーラ原点オフセッ
ト)較正に利用される。
の出力は、抵抗器R3 239及び抵抗器R11 24
9を経て、反転入力を介してop−amp256に供給
される。op−amp256の非反転入力258は、ア
ースに直接接続されている。op−amp256は、接
続部252を介して+12Vの電源電圧を受電し、接続
部251を介して−12Vの電源電圧を受電する。op
−amp256は、例示のように、電流出力ノード26
6に極めて軽い負荷を加える高入力インピーダンスの電
界効果トランジスタ(FET)による入力増幅器であ
る。op−amp256は、DAC出力チャネル0 2
11−1のミッド・スケール(バイポーラ原点オフセッ
ト)較正に利用される。
【0038】op−amp256は、入力258におい
て0ボルトを検知し、接続部254を介して出力される
0電流に対応するDAC入力コードを反転入力257を
通じて決定する。DACチャネル0 211−1の較正
中、プローブ(第3のポール248によって実施され
る)は、例示のようにチャネルに接続されてはいない。
従って、較正中は、op−amp256の入力インピー
ダンスは極めて高いことが望ましい。較正が完了し、ス
コープ・プローブが接続されると、バイポーラ原点オフ
セット電圧は、大幅に低下する。
て0ボルトを検知し、接続部254を介して出力される
0電流に対応するDAC入力コードを反転入力257を
通じて決定する。DACチャネル0 211−1の較正
中、プローブ(第3のポール248によって実施され
る)は、例示のようにチャネルに接続されてはいない。
従って、較正中は、op−amp256の入力インピー
ダンスは極めて高いことが望ましい。較正が完了し、ス
コープ・プローブが接続されると、バイポーラ原点オフ
セット電圧は、大幅に低下する。
【0039】DAC出力チャネル0 211−1による
電流出力が、電流出力ノード266を介して供給され、
第3のフィルタ・ポール248内に配置された抵抗器R
7246によって変換され、電圧に戻される。プローブ
がオシロスコープに取り付けられる接続部244は、静
電気放電(ESD)にさらされる可能性を有している。
この望ましい実施態様には、密封スパーク・ギャップ装
置の形態をとるESD保護が含まれている。バイポーラ
原点オフセット較正時間が劇的に短縮されるので、例え
ば、10nFのコンデンサの代わりに、このタイプのE
SD保護を用いることが望ましい。この較正時間に主と
して影響するのは、電流出力ノード266におけるノー
ドに蓄えられるキャパシタンスの充電及び放電に必要な
時間である。バイポーラ原点オフセットの較正中、第3
のフィルタ・ポール248は接続されていない。この充
電及び放電時間は、電流出力ノード266における出力
電流がゼロに近い場合、とりわけ長くなる。この特定の
電流出力DACは、出力範囲が+/−1ミリアンペア
(mA)である。すなわち、16ビットの場合、1qレ
ベルは、(2e−3)/(216)、すなわち、(2e−
3)/65536、すなわち、30.52ナノアンペア
(nA)に等しい。定電流源によって充電されるコンデ
ンサは、公式T=CV/Iに従うが、ここで、Tは時
間、Cはキャパシタンス、Vはコンデンサにおける電圧
変化、及び、Iはコンデンサに充電する電流である。図
2の場合、ほぼ開路状態(すなわち、電流出力ノード2
66の抵抗が極めて大きい)であるため、op−amp
237の揺れが、30.52nA(1qレベル)の出力
でも飽和状態になる可能性があるので、電流出力ノード
266において必要とされる電圧変化は約12Vにな
る。従って、30.52nAで、10nFのコンデンサ
に12ボルトの充電を行う時間はT=(10e−9)
(12)/(30.52e−9)、すなわち、3.93
秒になる。
電流出力が、電流出力ノード266を介して供給され、
第3のフィルタ・ポール248内に配置された抵抗器R
7246によって変換され、電圧に戻される。プローブ
がオシロスコープに取り付けられる接続部244は、静
電気放電(ESD)にさらされる可能性を有している。
この望ましい実施態様には、密封スパーク・ギャップ装
置の形態をとるESD保護が含まれている。バイポーラ
原点オフセット較正時間が劇的に短縮されるので、例え
ば、10nFのコンデンサの代わりに、このタイプのE
SD保護を用いることが望ましい。この較正時間に主と
して影響するのは、電流出力ノード266におけるノー
ドに蓄えられるキャパシタンスの充電及び放電に必要な
時間である。バイポーラ原点オフセットの較正中、第3
のフィルタ・ポール248は接続されていない。この充
電及び放電時間は、電流出力ノード266における出力
電流がゼロに近い場合、とりわけ長くなる。この特定の
電流出力DACは、出力範囲が+/−1ミリアンペア
(mA)である。すなわち、16ビットの場合、1qレ
ベルは、(2e−3)/(216)、すなわち、(2e−
3)/65536、すなわち、30.52ナノアンペア
(nA)に等しい。定電流源によって充電されるコンデ
ンサは、公式T=CV/Iに従うが、ここで、Tは時
間、Cはキャパシタンス、Vはコンデンサにおける電圧
変化、及び、Iはコンデンサに充電する電流である。図
2の場合、ほぼ開路状態(すなわち、電流出力ノード2
66の抵抗が極めて大きい)であるため、op−amp
237の揺れが、30.52nA(1qレベル)の出力
でも飽和状態になる可能性があるので、電流出力ノード
266において必要とされる電圧変化は約12Vにな
る。従って、30.52nAで、10nFのコンデンサ
に12ボルトの充電を行う時間はT=(10e−9)
(12)/(30.52e−9)、すなわち、3.93
秒になる。
【0040】op−amp237を介して、チャネル0
211−1から少量のフィードスルー・キャパシタン
スが加えられるので、電流出力ノード266において、
ある程度のキャパシタンスがノードに蓄えられているこ
とが望ましい。100pFのコンデンサC5 241に
よって、フィードスルー信号の分路が設けられ(シャン
トされ)る。100pFコンデンサは、10nFコンデ
ンサの1/100であるため、充電及び放電時間は、や
はり、1qレベルの電流の場合、100倍速くなる、す
なわち、39.3ミリ秒になる。スパーク・ギャップ装
置242の典型的なキャパシタンスは、典型的なトリガ
電圧である150V及び典型的な制限電圧である40V
で、1ピコファラッド(pF)未満である。
211−1から少量のフィードスルー・キャパシタン
スが加えられるので、電流出力ノード266において、
ある程度のキャパシタンスがノードに蓄えられているこ
とが望ましい。100pFのコンデンサC5 241に
よって、フィードスルー信号の分路が設けられ(シャン
トされ)る。100pFコンデンサは、10nFコンデ
ンサの1/100であるため、充電及び放電時間は、や
はり、1qレベルの電流の場合、100倍速くなる、す
なわち、39.3ミリ秒になる。スパーク・ギャップ装
置242の典型的なキャパシタンスは、典型的なトリガ
電圧である150V及び典型的な制限電圧である40V
で、1ピコファラッド(pF)未満である。
【0041】上述のように、DACチャネル0 211
−1のオフセット電圧の1qレベルは、+/−20Vで
610μVである。分解能を高めて、より低いバイポー
ラ原点オフセット電圧が得られるようにすることが望ま
しい。チャネル0 211−1におけるバイポーラ原点
オフセット(すなわち、ユニポーラDAC出力における
ミッド・スケール)に微同調を施すため、本発明に従っ
て、DACチャネル0211−1にDACチャネル1
211−2が追加される。DACチャネル1211−2
による出力は、接続部211−2を介して、抵抗器R9
219、コンデンサC4 226、及び、抵抗器R1
0 224を通り、op−amp237の非反転入力2
27に供給される。DACチャネル1 211−2の追
加によって、DACチャネル0 211−1は、バイポ
ーラ原点オフセット電圧に関する分解能を大幅に向上さ
せることが可能になる。本発明によれば、オフセット・
ゼロ化は、第2のDACチャネル1 211−2を用い
て、DACチャネル0のバイポーラ原点オフセット電圧
を改善することによって実施される。オフセット・ゼロ
化範囲(DACチャネル1 211−2を介した)は、
バイポーラDACチャネル0 211−1の範囲の1/
101、すなわち、(R4 214+R5 217)/
(R9 219+R10 224)である。これは、2
00KΩ/10.1MΩに相当する。基準ループ200
に対する追加入力としてDACチャネル1 211−2
を用いるように例示されているが、任意のDACチャネ
ルを用いることが可能である。オフセット・ゼロ化DA
C出力チャネル1 211−2は、その出力範囲が、接
続部211−1における主DAC出力チャネル0の1/
101に縮小されるので、3極(ポール)フィルタを必
要とはしない。オフセット・ゼロ化ポールは、約67ヘ
ルツ(Hz)に設定される。コンデンサC5241によ
って、デジタル出力211−1ないし211−16の高
速エッジからC5 241の両端間の出力に生じる可能
性のある、フィード・スルー結合が減衰する。コネクタ
244が切断されて、スコープが、バイポーラ原点オフ
セット及びオフセット・ゼロ較正を実施している間、コ
ンデンサC5 241の充電及び放電時間がかなりにな
る可能性があるので、C5の値はできる限り低く保たれ
る。上述のように、16ビットにおけるDACチャネル
0 211−1からの1qレベルの電流は、30.52
ナノアンペア(nA)に相当し、16ビットにおけるD
ACチャネル1 211−2からの1qレベルの電流
は、30.52nAの1/101すなわち302ピコア
ンペア(pA)に相当する。これらの出力電流は、一定
のため、C5両端間の電圧を変化させるのに必要とされ
る時間は、公式t=VC/iによって求めることができ
る。これから明らかなように、C5の電圧を12V変化
させるには、30.52nAで393ms、302pA
で3.97秒かかることになる。従って、DACチャネ
ル1 211−2を用いることによって向上する有効分
解能の一部を利用して、オフセットをゼロ化するのがよ
り実用的である。妥当な妥協案は、DACチャネル0
211−1の約4倍の分解能にして、オフセットをゼロ
化することであるが、これは、DACチャネル1 21
1−2を14ビットにプログラムすることに相当する。
大部分の用途において、これで十分であり、較正時間が
過剰になることはない。複数遠隔制御チャネルが存在す
る状況においても、較正時間を短縮するため、整定時間
を同時に終了させることができるように、全チャネルに
関する較正ルーチンが、並行して実施されるのが望まし
い。
−1のオフセット電圧の1qレベルは、+/−20Vで
610μVである。分解能を高めて、より低いバイポー
ラ原点オフセット電圧が得られるようにすることが望ま
しい。チャネル0 211−1におけるバイポーラ原点
オフセット(すなわち、ユニポーラDAC出力における
ミッド・スケール)に微同調を施すため、本発明に従っ
て、DACチャネル0211−1にDACチャネル1
211−2が追加される。DACチャネル1211−2
による出力は、接続部211−2を介して、抵抗器R9
219、コンデンサC4 226、及び、抵抗器R1
0 224を通り、op−amp237の非反転入力2
27に供給される。DACチャネル1 211−2の追
加によって、DACチャネル0 211−1は、バイポ
ーラ原点オフセット電圧に関する分解能を大幅に向上さ
せることが可能になる。本発明によれば、オフセット・
ゼロ化は、第2のDACチャネル1 211−2を用い
て、DACチャネル0のバイポーラ原点オフセット電圧
を改善することによって実施される。オフセット・ゼロ
化範囲(DACチャネル1 211−2を介した)は、
バイポーラDACチャネル0 211−1の範囲の1/
101、すなわち、(R4 214+R5 217)/
(R9 219+R10 224)である。これは、2
00KΩ/10.1MΩに相当する。基準ループ200
に対する追加入力としてDACチャネル1 211−2
を用いるように例示されているが、任意のDACチャネ
ルを用いることが可能である。オフセット・ゼロ化DA
C出力チャネル1 211−2は、その出力範囲が、接
続部211−1における主DAC出力チャネル0の1/
101に縮小されるので、3極(ポール)フィルタを必
要とはしない。オフセット・ゼロ化ポールは、約67ヘ
ルツ(Hz)に設定される。コンデンサC5241によ
って、デジタル出力211−1ないし211−16の高
速エッジからC5 241の両端間の出力に生じる可能
性のある、フィード・スルー結合が減衰する。コネクタ
244が切断されて、スコープが、バイポーラ原点オフ
セット及びオフセット・ゼロ較正を実施している間、コ
ンデンサC5 241の充電及び放電時間がかなりにな
る可能性があるので、C5の値はできる限り低く保たれ
る。上述のように、16ビットにおけるDACチャネル
0 211−1からの1qレベルの電流は、30.52
ナノアンペア(nA)に相当し、16ビットにおけるD
ACチャネル1 211−2からの1qレベルの電流
は、30.52nAの1/101すなわち302ピコア
ンペア(pA)に相当する。これらの出力電流は、一定
のため、C5両端間の電圧を変化させるのに必要とされ
る時間は、公式t=VC/iによって求めることができ
る。これから明らかなように、C5の電圧を12V変化
させるには、30.52nAで393ms、302pA
で3.97秒かかることになる。従って、DACチャネ
ル1 211−2を用いることによって向上する有効分
解能の一部を利用して、オフセットをゼロ化するのがよ
り実用的である。妥当な妥協案は、DACチャネル0
211−1の約4倍の分解能にして、オフセットをゼロ
化することであるが、これは、DACチャネル1 21
1−2を14ビットにプログラムすることに相当する。
大部分の用途において、これで十分であり、較正時間が
過剰になることはない。複数遠隔制御チャネルが存在す
る状況においても、較正時間を短縮するため、整定時間
を同時に終了させることができるように、全チャネルに
関する較正ルーチンが、並行して実施されるのが望まし
い。
【0042】図3は、図2の精密バイポーラDACに用
いられる精密抵抗器パッケージ300を例示した概略図
である。図2に示す回路のDC電圧の精度及びドリフト
を改善するため、ガード・ストラップを備えた精密抵抗
器ネットワーク300を用いることが可能である。ガー
ド・ストラップ272及び274は、抵抗器パッケージ
300における抵抗器R1〜R8間のキャパシタンスを
最小限に抑える分路である。精密抵抗器ネットワーク3
00に精密抵抗器を用いることによって、図2に示す抵
抗器に起因する電圧精度及びドリフトのエラーが、それ
ぞれ、0.2%及び25(PPM)/゜Cに改善され
る。
いられる精密抵抗器パッケージ300を例示した概略図
である。図2に示す回路のDC電圧の精度及びドリフト
を改善するため、ガード・ストラップを備えた精密抵抗
器ネットワーク300を用いることが可能である。ガー
ド・ストラップ272及び274は、抵抗器パッケージ
300における抵抗器R1〜R8間のキャパシタンスを
最小限に抑える分路である。精密抵抗器ネットワーク3
00に精密抵抗器を用いることによって、図2に示す抵
抗器に起因する電圧精度及びドリフトのエラーが、それ
ぞれ、0.2%及び25(PPM)/゜Cに改善され
る。
【0043】次に図2及び3を参照すると、図2の抵抗
器R0 221は、図3の抵抗器パッケージ300の抵
抗器R5に置換することが可能である。同様に、図2の
抵抗器R1 222及び抵抗器R2 238は、それぞ
れ、図3の抵抗器パッケージ300の抵抗器R6及び図
3の抵抗器パッケージ300の抵抗器R7に置換するこ
とが可能である。図2の抵抗器R3 239は、図3の
抵抗器パッケージ300の抵抗器R8に置換することが
可能であり、抵抗器R4 214及びR5 217は、
図3の抵抗器パッケージ300の抵抗器R1及び抵抗器
R2に置換することが可能である。最後に、図2の抵抗
器R6 299は、図3の抵抗器パッケージ300の抵
抗器R3及びR4に置換することが可能である。さら
に、抵抗器パッケージ300には、抵抗器パッケージ3
00の抵抗器R1〜R8間におけるキャパシタンスを最
小限に抑える、ガード・ストラップ272及び274が
含まれている。図2には、抵抗器パッケージ300のガ
ードG1 272が抵抗器R4 214と抵抗器R5
217の間に示されている。抵抗器パッケージ300の
ガードG2 274が、図2の抵抗器R4 214、R
5 217、及び、R6 229と抵抗器R0 22
1、R1 222、R2 238、及び、R3239の
間に示されている。ガード272及び274は、それら
が接続されているノード間を電気的に短絡させ、精密抵
抗器パッケージ300の抵抗器間における有効キャパシ
タンスを最小限に抑える働きをする。ガード272及び
274を含む精密抵抗器パッケージ300の組み合わせ
によって、DACチャネル0 211−1の精度が向上
し、DAC0 211−1から電流出力ノード266に
結合されるノイズが大幅に減少する。
器R0 221は、図3の抵抗器パッケージ300の抵
抗器R5に置換することが可能である。同様に、図2の
抵抗器R1 222及び抵抗器R2 238は、それぞ
れ、図3の抵抗器パッケージ300の抵抗器R6及び図
3の抵抗器パッケージ300の抵抗器R7に置換するこ
とが可能である。図2の抵抗器R3 239は、図3の
抵抗器パッケージ300の抵抗器R8に置換することが
可能であり、抵抗器R4 214及びR5 217は、
図3の抵抗器パッケージ300の抵抗器R1及び抵抗器
R2に置換することが可能である。最後に、図2の抵抗
器R6 299は、図3の抵抗器パッケージ300の抵
抗器R3及びR4に置換することが可能である。さら
に、抵抗器パッケージ300には、抵抗器パッケージ3
00の抵抗器R1〜R8間におけるキャパシタンスを最
小限に抑える、ガード・ストラップ272及び274が
含まれている。図2には、抵抗器パッケージ300のガ
ードG1 272が抵抗器R4 214と抵抗器R5
217の間に示されている。抵抗器パッケージ300の
ガードG2 274が、図2の抵抗器R4 214、R
5 217、及び、R6 229と抵抗器R0 22
1、R1 222、R2 238、及び、R3239の
間に示されている。ガード272及び274は、それら
が接続されているノード間を電気的に短絡させ、精密抵
抗器パッケージ300の抵抗器間における有効キャパシ
タンスを最小限に抑える働きをする。ガード272及び
274を含む精密抵抗器パッケージ300の組み合わせ
によって、DACチャネル0 211−1の精度が向上
し、DAC0 211−1から電流出力ノード266に
結合されるノイズが大幅に減少する。
【0044】強調しておくべきは、本発明の上述の実施
態様、すなわち、任意の「望ましい」実施態様が、本発
明の原理の明確な理解のために示されただけの、単なる
可能性のある実施例にすぎないという点である。本発明
の上述の実施態様には、本発明の精神及び原理をほとん
ど逸脱することなく、多くの変更及び修正を施すことが
可能である。例えば、本発明の範囲を逸脱することな
く、特定の用途に従って、さまざまなコンポーネント値
を利用することが可能である。こうした修正及び変更
は、全て、本発明の範囲内に含まれるものとする。
態様、すなわち、任意の「望ましい」実施態様が、本発
明の原理の明確な理解のために示されただけの、単なる
可能性のある実施例にすぎないという点である。本発明
の上述の実施態様には、本発明の精神及び原理をほとん
ど逸脱することなく、多くの変更及び修正を施すことが
可能である。例えば、本発明の範囲を逸脱することな
く、特定の用途に従って、さまざまなコンポーネント値
を利用することが可能である。こうした修正及び変更
は、全て、本発明の範囲内に含まれるものとする。
【0045】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。
が、以下、本発明の各実施態様の例を示す。
【0046】(実施態様1)複数の出力(211)を備
えたバイポーラ・デジタル・アナログ変換器(DAC)
(201)であって、特定の分解能で特定のオフセット
電圧を供給するフィルタ(200)に対して、アナログ
入力信号のデジタル表現を供給するように構成された第
1の出力チャネル(211−1)と、前記フィルタ(2
00)に対してアナログ信号のデジタル表現を供給する
ように構成され、前記第1の出力チャネル(211−
1)の前記分解能を高めるように構成された第2の出力
チャネル(211−2)とを含むDAC(201)。
えたバイポーラ・デジタル・アナログ変換器(DAC)
(201)であって、特定の分解能で特定のオフセット
電圧を供給するフィルタ(200)に対して、アナログ
入力信号のデジタル表現を供給するように構成された第
1の出力チャネル(211−1)と、前記フィルタ(2
00)に対してアナログ信号のデジタル表現を供給する
ように構成され、前記第1の出力チャネル(211−
1)の前記分解能を高めるように構成された第2の出力
チャネル(211−2)とを含むDAC(201)。
【0047】(実施態様2)前記フィルタ(200)に
静電気放電保護装置(242)が含まれていることを特
徴とする、実施態様1に記載のDAC(201)。
静電気放電保護装置(242)が含まれていることを特
徴とする、実施態様1に記載のDAC(201)。
【0048】(実施態様3)前記フィルタ(200)に
よって、能動プローブ(248)にインターフェイス
(244)が与えられることを特徴とする、実施態様1
に記載のDAC(201)。
よって、能動プローブ(248)にインターフェイス
(244)が与えられることを特徴とする、実施態様1
に記載のDAC(201)。
【0049】(実施態様4)前記フィルタ(200)
に、複数の抵抗器及び複数のコンデンサが含まれている
ことと、前記複数の抵抗器が精密抵抗器ネットワーク
(300)内にあることを特徴とする、実施態様1に記
載のDAC(201)。
に、複数の抵抗器及び複数のコンデンサが含まれている
ことと、前記複数の抵抗器が精密抵抗器ネットワーク
(300)内にあることを特徴とする、実施態様1に記
載のDAC(201)。
【0050】(実施態様5)前記精密抵抗器ネットワー
ク(300)に、前記複数の抵抗器間のキャパシタンス
を最小限に抑えるように構成された複数のガード(27
2、274)が含まれていることを特徴とする、実施態
様4に記載のDAC(201)。
ク(300)に、前記複数の抵抗器間のキャパシタンス
を最小限に抑えるように構成された複数のガード(27
2、274)が含まれていることを特徴とする、実施態
様4に記載のDAC(201)。
【0051】(実施態様6)前記第2の出力チャネル
(211−2)が、前記第1の出力チャネル(211−
1)に対してバイポーラ原点オフセットのゼロ化を施す
ことによって、前記第1の出力チャネル(211−1)
の分解能を高めることを特徴とする、実施態様1に記載
のDAC(201)。
(211−2)が、前記第1の出力チャネル(211−
1)に対してバイポーラ原点オフセットのゼロ化を施す
ことによって、前記第1の出力チャネル(211−1)
の分解能を高めることを特徴とする、実施態様1に記載
のDAC(201)。
【0052】(実施態様7)複数の出力チャネル(21
1)を備えた精密バイポーラ・デジタル・アナログ変換
器(DAC)(201)を動作させるための方法であっ
て、第1の出力チャネル(211−1)から特定の分解
能で特定のオフセット電圧を供給するフィルタ(20
0)に、アナログ入力信号の第1のデジタル表現を供給
するステップと、 第2の出力チャネル(211−2)
から前記フィルタ(200)に、前記第1の出力チャネ
ル(211−1)の前記分解能を高めるように構成され
たアナログ信号の第2のデジタル表現を供給するステッ
プとを含む方法。
1)を備えた精密バイポーラ・デジタル・アナログ変換
器(DAC)(201)を動作させるための方法であっ
て、第1の出力チャネル(211−1)から特定の分解
能で特定のオフセット電圧を供給するフィルタ(20
0)に、アナログ入力信号の第1のデジタル表現を供給
するステップと、 第2の出力チャネル(211−2)
から前記フィルタ(200)に、前記第1の出力チャネ
ル(211−1)の前記分解能を高めるように構成され
たアナログ信号の第2のデジタル表現を供給するステッ
プとを含む方法。
【0053】(実施態様8)前記フィルタ(200)に
静電気放電保護装置(242)を含めるステップが含ま
れることを特徴とする、実施態様7に記載の方法。
静電気放電保護装置(242)を含めるステップが含ま
れることを特徴とする、実施態様7に記載の方法。
【0054】(実施態様9)前記フィルタ(200)に
対して能動プローブ(248)のインターフェイス(2
44)をとるステップが含まれることを特徴とする、実
施態様7に記載の方法。
対して能動プローブ(248)のインターフェイス(2
44)をとるステップが含まれることを特徴とする、実
施態様7に記載の方法。
【0055】(実施態様10)前記第2の出力チャネル
(211−2)が、前記第1の出力チャネル(211−
1)に対してバイポーラ原点オフセットのゼロ化を施す
ことによって、前記第1の出力チャネル(211−1)
の分解能を高めることを特徴とする、実施態様7に記載
の方法。
(211−2)が、前記第1の出力チャネル(211−
1)に対してバイポーラ原点オフセットのゼロ化を施す
ことによって、前記第1の出力チャネル(211−1)
の分解能を高めることを特徴とする、実施態様7に記載
の方法。
【0056】
【発明の効果】本発明の1つの利点は、DACが高分解
能で、精密な出力を供給することが可能になるという点
である。
能で、精密な出力を供給することが可能になるという点
である。
【0057】本発明のもう1つの利点は、遠隔位置宛先
におけるDAC出力電圧を基準とするための電流出力が
得られるという点である。
におけるDAC出力電圧を基準とするための電流出力が
得られるという点である。
【0058】本発明のもう1つの利点は、プローブ・イ
ンターフェイスのバイポーラ原点オフセット電圧を低下
させることが可能になるという点である。
ンターフェイスのバイポーラ原点オフセット電圧を低下
させることが可能になるという点である。
【0059】本発明のもう1つの利点は、オシロスコー
プ内のプローブ・インターフェイス回路要素に対して低
容量静電気放電保護が施されるという点である。
プ内のプローブ・インターフェイス回路要素に対して低
容量静電気放電保護が施されるという点である。
【0060】本発明のもう1つの利点は、DC電圧の精
度が高いDAC出力が得られるという点である。
度が高いDAC出力が得られるという点である。
【0061】本発明のもう1つの利点は、DC電圧のド
リフトが少ないDAC出力が得られるという点である。
リフトが少ないDAC出力が得られるという点である。
【0062】本発明のもう1つの利点は、DAC基準ル
ープのオフセット電圧を精密に制御することが可能にな
るという点である。
ープのオフセット電圧を精密に制御することが可能にな
るという点である。
【0063】本発明のもう1つの利点は、バイポーラ原
点オフセット較正の較正時間が短縮されるという点であ
る。
点オフセット較正の較正時間が短縮されるという点であ
る。
【0064】本発明のもう1つの利点は、ガードを備え
た抵抗器パッケージを利用するため、DACの精度が増
し、温度及び時間に応じたドリフトが減少するという点
である。
た抵抗器パッケージを利用するため、DACの精度が増
し、温度及び時間に応じたドリフトが減少するという点
である。
【0065】本発明のもう1つの利点は、設計が単純で
あり、大規模な市販品の生産における実施が容易である
という点である。
あり、大規模な市販品の生産における実施が容易である
という点である。
【図1】本発明のDACが納められたオシロスコープを
例示したブロック図である。
例示したブロック図である。
【図2】本発明の精密バイポーラDACの望ましい実施
態様を含む図1のDACの1つに関する概略図である。
態様を含む図1のDACの1つに関する概略図である。
【図3】図2のDACに用いられる精密抵抗器パッケー
ジの概略図である。
ジの概略図である。
200:フィルタ 201:精密バイポーラDAC 211:出力チャネル 211−1:第1の出力チャネル 211−2:第2の出力チャネル 242:静電気放電保護装置 244:インターフェイス 248:能動プローブ 272:ガード 274:ガード 300:精密抵抗器ネットワーク
───────────────────────────────────────────────────── フロントページの続き (71)出願人 399117121 395 Page Mill Road P alo Alto,California U.S.A.
Claims (1)
- 【請求項1】複数の出力を備えたバイポーラ・デジタル
・アナログ変換器(DAC)であって、 特定の分解能で特定のオフセット電圧を供給するフィル
タに対して、アナログ入力信号のデジタル表現を供給す
るように構成された第1の出力チャネルと、 前記フィルタに対してアナログ信号のデジタル表現を供
給するように構成され、前記第1の出力チャネルの前記
分解能を高めるように構成された第2の出力チャネルと
を含むDAC。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US314488 | 1989-02-28 | ||
US09/314,488 US6181264B1 (en) | 1999-05-18 | 1999-05-18 | Precision bipolar digital-to-analog converter for an instrument probe interface |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000353959A true JP2000353959A (ja) | 2000-12-19 |
Family
ID=23220160
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000137561A Pending JP2000353959A (ja) | 1999-05-18 | 2000-05-10 | バイポーラ・デジタル・アナログ変換器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6181264B1 (ja) |
JP (1) | JP2000353959A (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6956512B1 (en) * | 2003-01-24 | 2005-10-18 | Altera Corporation | Analog-to-digital converter for programmable logic |
US10044447B2 (en) | 2016-04-04 | 2018-08-07 | Biosense Webster (Israel) Ltd. | Linear isolation amplifier with output DC voltage cancellation |
US10545175B2 (en) | 2017-03-27 | 2020-01-28 | Rohde & Schwarz Gmbh & Co. Kg | Electrical measurement system and method for establishing a desired total offset |
CN107356521B (zh) * | 2017-07-12 | 2020-01-07 | 湖北工业大学 | 一种针对多电极阵列腐蚀传感器微小电流的检测装置及方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH063878B2 (ja) * | 1981-10-08 | 1994-01-12 | ソニ−株式会社 | デジタル・アナログ変換装置 |
-
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