JP2000347981A - チャネルマイクロプログラム処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＬＳＩ内部の高速なメモリの使用効率の向上
と、ＬＳＩ外部の中低速なメモリに格納されたチャネル
マイクロプログラム処理の高速化を図る。 【解決手段】 チャネルマイクロプログラムをそれぞれ
格納する外部メモリ１と内部メモリ２、チャネルマイク
ロプログラムのアドレスを示すプログラムカウンタ４が
メモリ１を示しているかメモリ２を示しているかを検出
する検出手段５、該検出手段の検出結果に従いメモリ１
とメモリ２を切り替え、プログラムカウンタに従いチャ
ネルマイクロプログラムを読み出す手段６、前記検出手
段の検出結果に従いパイプライン制御のマシンサイクル
を切り替える手段１１を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータシス
テムにおいて、入出力処理を司どるチャネル装置のチャ
ネルマイクロプログラム処理装置に係り、特にＬＳＩ内
部の高速なメモリとＬＳＩ外部の中低速なメモリに分か
れて格納されているチャネルマイクロプログラムを直接
パイプライン制御することにより、ＬＳＩ内部の高速な
メモリの使用効率の向上と、ＬＳＩ外部の中低速なメモ
リに格納されたチャネルマイクロプログラム処理の高速
化を実現する構成に関する。

【０００２】

【従来の技術】メインコンピュータシステムに接続され
るチャネル数は、２５６チャネル、５１２チャネル、あ
るいはそれ以上のチャネル数にまで増加してきており、
チャネル装置単体のコストがシステム全体のコストに与
える影響は大きい。このため、通常、チャネル装置単体
のコストを抑えるために様々な手法が用いられる。その
一手法が、メモリの階層化である。一般的に、ＬＳＩ内
部の高速なメモリは小容量でコストが高く、ＬＳＩ外部
の低速なメモリほど大容量でコストが低い。コストの高
いＬＳＩ内部の高速なメモリの容量を抑え、コストの安
いＬＳＩ外部の中低速のメモリの容量を増やすことで全
体のコストを抑えることができる。しかし、その結果、
ＬＳＩ内部の高速なメモリのみでは、全てのチャネルマ
イクロプログラムを格納することができず、一部のチャ
ネルマイクロプログラムをＬＳＩ外部の中低速なメモリ
に格納しなければならなくなることがある。

【０００３】チャネルマイクロプログラムにおいては、
高速性を必要とする処理と、高速性を必要としない異常
処理等に分けることができる。従来のチャネルマイクロ
プログラム処理装置では、全てのチャネルマイクロプロ
グラムをＬＳＩ内部の高速なメモリに格納できない場
合、高速性を必要とする処理を記述したチャネルマイク
ロプログラムは、ＬＳＩ内部の高速なメモリに格納し、
高速性を必要としない異常処理等を記述したチャネルマ
イクロプログラムはＬＳＩ外部の中低速なメモリに格納
することが多かった。そしてＬＳＩ内部の高速なメモリ
に格納されているチャネルマイクロプログラム処理のみ
をパイプライン制御を用いて高速に処理し、ＬＳＩ外部
のメモリに格納されているチャネルマイクロプログラム
は、ＬＳＩ内部のメモリに移動させるオーバレイ方式を
用いるのが一般的であった。

【０００４】図２は従来のオーバレイ方式を採用したチ
ャネルマイクロプログラム処理装置を含むチャネル装置
の構成例を示すブロック図である。図２において、チャ
ネル装置は主記憶インタフェース制御装置２０とチャネ
ルマイクロプログラム処理装置３０と外部インタフェー
スプロトコル制御装置４０に大別され、後述の外部メモ
リ１以外はＬＳＩを用いて構成される。チャネル装置の
中心のマイクロプログラムプログラム処理装置３０は、
チャネルマイクロプログラムが格納されているＬＳＩ外
部のメモリ１、チャネルマイクロプログラムが格納され
ているＬＳＩ内部のメモリ２、ＤＭＡ(Ｄirect Ｍemory
Ａccess）機能付き外部メモリインタフェース９０、チ
ャネルマイクロプログラムのアドレスを示すプログラム
カウンタ４、内部メモリ２からチャネルマイクロプログ
ラムを読み出す命令読み出し回路６、読み出されたチャ
ネルマイクロプログラムを解読する命令解読回路７、解
読されたチャネルマイクロプログラムにしたがってデー
タを読み出すデータ読み出し回路８、読み出されたデー
タを、解読されたチャネルマイクロプログラムにしたが
って演算する演算回路９、演算結果を解読されたチャネ
ルマイクロプログラムにしたがって格納するデータ書き
込み回路１０、回路６〜１０の動作をパイプライン制御
するパイプライン制御回路１１、チャネルマイクロプロ
グラム用リードバス１３、リードデータバス１４、ライ
トデータバス１５、演算結果等を格納するワークストレ
ージ（ＷＳ）１６、演算等に使用するレジスタ群１７な
どからなる。１８はチャネルマイクロプログラムリード
アドレス（ＡＤＲ）を示す。ＤＭＡ機能とは、異なる２
つのメモリ間でマイクロプログラムを介在せずにメモリ
内のデータを高速に転送することができる機能である。

【０００５】ここで、オーバレイ方式によって外部メモ
リ１に格納されているチャネルマイクロプログラムの処
理を行う場合について、簡単に説明する。チャネルマイ
クロプログラムは実行アドレスが外部メモリ１のアドレ
スであることを認識し、そのアドレスがオーバレイ領域
に無いことを検出した場合、ＤＭＡ機能付き外部メモリ
インタフェース９０に対して、外部メモリ１に格納され
ているチャネルマイクロプログラムの処理であることを
知らせる。ＤＭＡ機能付き外部メモリインタフェース９
０に知らせる方式としては、ある特定のレジスタに決め
られた値を書き込むレジスタライト方式などがある。チ
ャネルマイクロプログラムによって起動されたＤＭＡ機
能付き外部メモリインタフェース９０は、実行アドレス
を含む外部メモリ１の内容を数キロワードの単位で内部
メモリ２に転送する。このとき内部メモリ２には、外部
メモリ１の内容を書き込むための領域（オーバレイ領
域）を確保する必要がある。また、チャネルマイクロプ
ログラムは、ＤＭＡ機能付き外部メモリインタフェース
９０が外部メモリ１の内容を内部メモリ２に転送し終わ
るのを待つ必要がある。チャネルマイクロプログラム
は、ＤＭＡ機能付き外部メモリインタフェース９０の転
送が終了したことを認識した後、分岐命令で内部メモリ
２のオーバレイ領域内の前記アドレスに該当するアドレ
スに分岐する。以後、命令読み出し回路６は、プログラ
ムカウンタ４に従い内部メモリ２のオーバレイ領域から
チャネルマイクロプログラムを読み出す。なお、チャネ
ルマイクロプログラムがＤＭＡ機能付き外部メモリイン
タフェース９０の転送が終了したことを認識する方法と
しては、ＤＭＡ機能付き外部メモリインタフェース９０
からの割り込み方式や、チャネルマイクロプログラムに
よるポーリング方式などがある。

【０００６】

【発明が解決しようとする課題】上記従来技術のオーバ
レイ方式を採用したチャネルマイクロプログラム処理装
置において、ＬＳＩ外部のメモリに、高速性を必要とし
ない異常処理等を記述したチャネルマイクロプログラム
を格納する限り、チャネルマイクロプログラムをＬＳＩ
外部のメモリからＬＳＩ内部のメモリに移動させるため
のオーバヘッド時間は、左程問題ではない。

【０００７】ところで近年、ＡＮＳＩ（Ａmerican Ｎat
ional Ｓtandards Ｉnstitute）Ｘ３．２３０−１９９
Ｘ「ＦＩＢＲＥ ＣＨＡＮＮＥＬ ＰＨＹＳＩＣＡＬ Ａ
ＮＤＳＩＧＮＡＬＩＮＧ ＩＮＴＥＲＦＡＣＥ（ＦＣ−
ＰＨ）」 にて規定されているファイバチャネルのよう
に、１つのチャネル装置と入出力制御装置間で複数の入
出力命令を同時に実行できる新しいプロトコルが注目さ
れ、仕様の標準化が進められている。ファイバチャネル
のように現在、仕様の標準化が進められているプロトコ
ルで、チャネル装置が行う処理の大部分をチャネルマイ
クロプログラムが介在させずハードウェアのみで行う処
理にした場合、仕様が変更されるごとにハードウェアを
作り直す必要があり膨大なコストが発生する。極力少な
いコストで仕様変更に対応するために、仕様変更に対し
てはチャネルマイクロプログラムの変更で対応できるよ
うに、チャネル装置が行う処理の内、仕様が流動的な処
理についてはチャネルマイクロプログラム処理装置で処
理することが望ましい。また、ファイバチャネルに限ら
ずチャネル装置に対して様々な機能が要求される現在、
機能エンハンスに対して柔軟にかつ短日程で対応するた
めにも、処理の大半をチャネルマイクロプログラム処理
装置で処理することが望ましい。

【０００８】このように、チャネルマイクロプログラム
処理装置が行う処理の増加に伴いチャネルマイクロプロ
グラムの容量も増加するため、ＬＳＩ内部の高速なメモ
リのみでは全てのチャネルマイクロプログラムを格納で
きなくなってしまう。その結果、異常処理以外の通常処
理の一部のチャネルマイクロプログラムもＬＳＩ外部の
中低速なメモリに格納する場合がでてくる。このような
場合、チャネルマイクロプログラム処理装置には、ＬＳ
Ｉ内部に格納されたチャネルマイクロプログラムの処理
だけではなく、ＬＳＩ外部に格納されたチャネルマイク
ロプログラムの処理に対しても高速性が要求される。

【０００９】前述のファイバチャネルの様に、同時に複
数の入出力命令を処理する必要があるマイクロプログラ
ム処理装置に対して従来のオーバレイ方式を採用した場
合、１つのチャネル装置で同時に実行される入出力命令
の内、ＬＳＩ外部のメモリに格納されたチャネルマイク
ロプログラムを実行するためにオーバレイをおこなった
時に発生する一つの入出力命令のオーバヘッド時間は、
他の同時に実行される入出力命令の処理時間に影響する
という問題がある。また、チャネルマイクロプログラム
の構造に依存するため一概には言えないが、チャネルマ
イクロプログラム処理装置が行う処理は、入出力インタ
フェース動作に従って逐次処理されるためループ処理が
少なく、オーバレイ方式が効果を発揮するのは難しい。
しかも、常にＬＳＩ内部のメモリにオーバレイを行うた
めの領域を確保しておく必要があり、実質的にＬＳＩ内
部のメモリに格納されるチャネルマイクロプログラムの
容量が少なくなってしまう。

【００１０】本発明の目的は、ＬＳＩ外部のメモリに格
納されたチャネルマイクロプログラムを実行する際に発
生するオーバヘッド時間を軽減することができるチャネ
ルマイクロプログラム処理装置を提供することにある。

【００１１】また、本発明の目的は、オーバレイを行う
ための領域をＬＳＩ内部のメモリに確保する必要がな
く、ＬＳＩ内部のメモリの全領域を有効に使用できるチ
ャネルマイクロプログラム処理装置を提供することにあ
る。

【００１２】

【課題を解決するための手段】本発明のチャネルマイク
ロプログラム処理装置においては、ＬＳＩ外部の中低速
なメモリとＬＳＩ内部の高速なメモリとを合せて論理的
に一つのメモリと見做し、両方のメモリに連続したアド
レスを割り付ける。そして、ＬＳＩ外部のメモリに格納
されたチャネルマイクロプログラムとＬＳＩ内部のメモ
リに格納されたチャネルマイクロプログラムを、このＬ
ＳＩ外部のメモリとＬＳＩ内部のメモリに論理的に共通
のアドレス空間で管理する。

【００１３】チャネルマイクロプログラム処理装置は、
チャネルマイクロプログラムの実行アドレスを示すプロ
グラムカウンタがＬＳＩ内部のメモリを示しているかＬ
ＳＩ外部のメモリを示しているかを検出する手段と、該
検出結果をもとにＬＳＩ内部のメモリとＬＳＩ外部のメ
モリを切り替えて、プログラムカウンタに従いチャネル
マイクロプログラムを読み出す手段と、チャネルマイク
ロプログラムがＬＳＩ内部のメモリから読み出されてい
るかＬＳＩ外部のメモリから読み出されているかによっ
て、パイプライン制御の動作マシンサイクルを切り替え
る手段を具備する。

【００１４】これにより、従来のオーバレイ方式のよう
に、ＬＳＩ外部のメモリに格納されているチャネルマイ
クロプログラムを実行する際に、そのチャネルマイクロ
プログラムをＬＳＩ内部のメモリに移動させる必要がな
いため、高速なチャネルマイクロプログラム処理を実現
でき、また、ＬＳＩ内部のメモリにオーバレイのための
領域を確保しておく必要がないため、ＬＳＩ内部のメモ
リを有効に利用できる。

【００１５】

【発明の実施の形態】以下、本発明によるチャネルマイ
クロプログラム処理装置の実施形態を図面により詳細に
説明する。図１は本発明の一実施形態によるチャネルマ
イクロプログラム処理装置を含むチャネル装置の構成例
を示すブロック図である。先の図２と同様に、チャネル
装置は主記憶インタフェース制御装置２０とチャネルマ
イクロプログラム処理装置３０と外部インタフェースプ
ロトコル制御装置４０に大別され、外部メモリ１以外は
ＬＳＩを用いて構成される。

【００１６】図１において、チャネルマイクロプログラ
ム処理装置３０は、チャネルマイクロプログラムが格納
されているＬＳＩ外部のメモリ１、同じくチャネルマイ
クロプログラムが格納されているＬＳＩ内部のメモリ
２、外部メモリインタフェース３、チャネルマイクロプ
ログラムのアドレスを示すプログラムカウンタ４、プロ
グラムカウンタ４がＬＳＩ内部のメモリ２のアドレスを
示しているかＬＳＩ外部のメモリ１のアドレスを示して
いるかを検出する検出回路５、外部メモリ１あるいは内
部メモリ２からチャネルマイクロプログラムを読み出す
命令読み出し回路６、読み出されたチャネルマイクロプ
ログラムを解読する命令解読回路７、解読されたチャネ
ルマイクロプログラムにしたがってデータを読み出すデ
ータ読み出し回路、読み出されたデータを、解読された
チャネルマイクロプログラムにしたがって演算する演算
回路９、演算結果を、解読されたチャネルマイクロプロ
グラムにしたがって格納するデータ書き込み回路１０、
回路６〜１０の動作をパイプライン制御するパイプライ
ン制御回路１１、チャネルマイクロプログラム用リード
バス１２、１３、リードデータバス１４、ライトデータ
バス１５、演算結果等を格納するワークストレージ（Ｗ
Ｓ）１６、演算等に使用するレジスタ群１７などからな
る。１８、１８１、１８２はチャネルマイクロプログラ
ムリードアドレス（ＡＤＲ）、１９はメモリ／マシンサ
イクル切り替えを示す制御信号（ＳＥＬＥＬＳ）、７０
はチャネルマイクロプログラム処理のスタートを要求す
る制御信号（ＭＰＳＴＡＲＴ）、７１は同ストップを要
求する制御信号（ＭＰＳＴＯＰ）、７２は外部メモリ１
からチャネルマイクロプログラムの読み出しが終了した
ことを示す制御信号（ＥＬＳＲＤＥＮＤ）、７３はプロ
グラムカウンタ４の更新のイネーブル信号（ＡＤＲＥ
Ｎ）、７４〜７８は回路６〜１０に動作許可を与える制
御信号（ＥＸＥＣ）、７９は外部メモリ１に格納されて
いるチャネルマイクロプログラムの読み出し要求を示す
制御信号（ＥＬＳＲＤＲＥＱ）である。

【００１７】図３は、本発明の一実施形態による外部メ
モリ１と内部メモリ２のアドレス空間の概念図である。
図３において、物理アドレス（実アドレス）は、もとも
と外部メモリ１及び内部メモリ２に対して個別に付けら
れたアドレスである。この物理アドレスは、外部メモリ
１及び内部メモリ２ともに、それぞれ０番地からはじま
る。これに対し、論理アドレスは、外部メモリ１と内部
メモリ２を論理的に一つのアドレス空間と見做して、両
方のメモリを通して連続したアドレスを割り当てたもの
である。ここでは、論理アドレスは、内部メモリ１は０
〜Ｍ番地、外部メモリ１は（Ｍ＋１）〜Ｎ番地とする。

【００１８】外部メモリ１と内部メモリ２のチャネルマ
イクロプログラムは、論理アドレスを用いて管理する。
これに伴い、プログラムカウンタ４の出力のチャネルマ
イクロプログラムリードアドレス（ＡＤＲ）１８は論理
アドレスを示す。命令読み出し回路６はアドレス変換機
構を備え、論理アドレスのＡＤＲ１８を物理アドレスの
ＡＤＲ１８１、１８２に変換する。なお、外部メモリ１
については、外部メモリインタフェース３がアドレス変
換機構を備えて論理アドレスを物理アドレスに変換する
ことでもよい。

【００１９】図４は、本発明の一実施形態によるパイプ
ライン制御回路１１の論理構成図である。図４におい
て、６０はＭＰＳＴＡＲＴ７０でセットされ、ＭＰＳＴ
ＯＰ７１でリセットされるＳＲフリップフロップ、６１
〜６４はパイプラインステージ制御用のＤフリップフロ
ップ、６５はＳＥＬＥＬＳ１９の状態でフリップフロッ
プ６０の出力あるいはＥＬＳＲＤＥＮＤ７２を選択する
セレクタ素子、６６はＳＥＬＥＬＳ１９とＳＲフリップ
フロップ６０の出力のＡＮＤをとるＡＮＤ素子である。
前述したように、７０はチャネルマイクロプログラム処
理のスタートを要求する制御信号（ＭＰＳＴＡＲＴ）、
７１はチャネルマイクロプログラム処理のストップを要
求する制御信号（ＭＰＳＴＯＰ）で、本チャネル装置内
で生成される。７２は外部メモリ１からのチャネルマイ
クロプログラムの読み出しが終了したことを示す制御信
号（ＥＬＳＲＤＥＮＤ）で、外部メモリインタフェース
３から与えられる。１９はメモリ／マシンサイクル切り
替え制御信号（ＳＥＬＥＬＳ）で、検出回路５から与え
られる。７３はプログラムカウンタ４の更新イネーブル
信号（ＡＤＲＥＮ）、７４は命令読み出し回路６に動作
許可を与える制御信号（ＥＸＥＣ０）、７５は命令解読
回路７に動作許可を与える制御信号（ＥＸＥＣ１）、７
６はデータ読み出し回路８に動作許可を与える制御信号
（ＥＸＥＣ２）、７７は演算回路９に動作許可を与える
制御信号（ＥＸＥＣ３）、７８はデータ書き込み回路１
０に動作許可を与える制御信号（ＥＸＥＣ４）、７９は
外部メモリ１に格納されているチャネルマイクロプログ
ラムの読み出し要求を示す制御信号（ＥＬＳＲＤＲＥ
Ｑ）である。

【００２０】図５は、本発明の一実施形態によるプログ
ラムカウンタ４と検出回路５の論理構成図である。プロ
グラムカウンタ４は、ＡＤＲＥＮ７３が“１”のとき更
新されるイネーブル付きＤフリップフロップ８０と、該
Ｄフリップフロップ８０の出力で示されるチャネルマイ
クロプログラムリードアドレス（ＡＤＲ）１８を１つ加
算する＋１インクリメンタ８１からなる。また、図５で
は省略したが、分岐の場合には、チャネルマイクロプロ
グラムの分岐アドレスがＤフリップフロップ８０に設定
される。いずれにしても、前述したようにＡＤＲ１８は
論理アドレスを示す。検出回路５は、基本的にＡＤＲ１
８をデコードしてメモリ／マシンサイクル切り替え制御
信号（ＳＥＬＥＬＳ）１９を生成するデコーダ（ＤＥ
Ｃ）８２で構成される。ＤＥＣ８２のデコード論理は、
プログラムカウンタ４の出力であるＡＤＲ１８が外部メ
モリ１のアドレスを示している間、ＳＥＬＥＬＳ１９が
“１”になる様に作られる。例えば、図３の場合、ＡＤ
Ｒ１８が（Ｍ＋１）〜Ｎの時、ＳＥＬＥＬＳ１９は
“１”、０〜Ｍの時、ＳＥＬＥＬＳ１９は“０”であ
る。

【００２１】図４、図５で用いられるＳＲフリップフロ
ップ６０、Ｄフリップフロップ６１〜６４、イネーブル
付きＤフリップフロップ８０には、単一のクロックが入
力されているものとする。以下の文章中の“サイクル”
という単語は、このクロックの周期を示している。

【００２２】図６はパイプライン制御のタイムチャート
であり、Ｓ０〜Ｓ１１は、便宜上付けられた各サイクル
の名称である。外部メモリインタフェース３に対してＥ
ＬＳＲＤＲＥＱ７９が発行されてから、外部メモリイン
タフェース３からＥＬＳＲＤＥＮＤ７２が戻ってくるま
での時間は、外部メモリ１のアクセス時間に依存する
が、ここではＥＬＳＲＤＲＥＱ７９が“１”になった次
のサイクルでＥＬＳＲＤＥＮＤ７２が“１”になって戻
ってくる場合について示している。

【００２３】内部メモリ２に格納されているチャネルマ
イクロプログラムを処理する場合は従来と基本的に同じ
であるため、以下では、外部メモリ１に格納されている
マイクロプログラムを処理する場合について説明する。

【００２４】まず、本発明の一実施形態のチャネルマイ
クロプログラム処理装置において、外部メモリ１に格納
されているチャネルマイクロプログラムの実行時の動作
概要を、図１を用いて説明する。

【００２５】外部メモリ１に格納されているマイクロプ
ログラムの処理の場合、プログラムカウンタ４からの出
力であるＡＤＲ１８の値（論理アドレス）は外部メモリ
１のアドレスを示している。検出回路５は、ＡＤＲ１８
の値をデコードすることにより外部メモリ１に格納され
ているチャネルマイクロプログラムの処理であることを
検出し、パイプライン制御回路１１と命令読み出し回路
６に対し、外部メモリ１に格納されているチャネルマイ
クロプログラムの処理であることをＳＥＬＥＬＳ１９を
用いて知らせる。これを受けて、パイプライン制御回路
１１は、外部メモリインタフェース３に対して、外部メ
モリ１に格納されているチャネルマイクロプログラムの
読み出し信号であるＥＬＳＲＤＲＥＱ７９を発行する。
また、命令読み出し回路６は、外部メモリ１のチャネル
マイクロプログラム用リードバス１２を選択し、外部メ
モリインタフェース３に対して、論理アドレスのＡＤＲ
１８をアドレス変換して得られる物理アドレスのＡＤＲ
１８０を与える。なお、命令読み出し回路６は論理アド
レスのＡＤＲ１８をそのまま外部メモリインタフェース
３に与え、外部メモリインタフェース３内で物理アドレ
スに変換することでもよい。

【００２６】チャネルマイクロプログラムは、外部メモ
リ１から外部メモリインタフェース３、チャネルマイク
ロプログラム用リードバス１２を通って読み出され、命
令読み出し回路６に格納される。この外部メモリ１に格
納されているチャネルマイクロプログラムの読み出しが
終了すると、外部メモリインタフェース３からパイプラ
イン制御回路１１に対して、ＥＬＳＲＤＥＮＤ７２が発
行される。これにより、パイプライン制御回路１１から
プログラムカウンタ４のイネーブル信号（ＡＤＲＥＮ）
７３が出力されて、プログラムカウンタ４が更新され、
次のチャネルマイクロプログラムの読み出し要求が発行
される。

【００２７】一方、命令読み出し回路６に格納されたチ
ャネルマイクロプログラムは、パイプライン制御回路１
１から順次出力される制御信号７５〜７９により、命令
解読回路７データ読み出し回路８、演算回路９、データ
書き込み回路１０を経由して処理される。

【００２８】次に、外部メモリ１に格納されているマイ
クロプログラムの実行時のマシンサイクルの決定につい
て、図４、図５を用いて説明する。

【００２９】チャネルマイクロプログラム処理のスター
トを要求する制御信号であるＭＰＳＴＡＲＴ７０によっ
てＳＲフリップフロップ６０がセットされると、命令読
み出し回路６に動作許可を与える制御信号であるＥＸＥ
Ｃ０７４が“１”になる。プログラムカウンタ４の出力
であるＡＤＲ１８の値が外部メモリ１のアドレスを示し
ている場合、検出回路５は、ＡＤＲ１８をデコードする
ことにより、外部メモリ１に格納されているチャネルマ
イクロプログラムの処理であることを示すＳＥＬＥＬＳ
１９を“１”にする。ＳＥＬＥＬＳ１９が“１”のと
き、ＥＸＥＣ０７４が“１”であると、アンドゲート６
６により、外部メモリインタフェース３に対して外部メ
モリ１に格納されているチャネルマイクロプログラムの
読み出しを要求する制御信号であるＥＬＳＲＤＲＥＱ７
９が“１”になる。また、ＳＥＬＥＬＳ１９が“１”の
とき、セレクタ素子６５は、ＥＬＳＲＤＥＮＤ７２側を
セレクトしており、ＥＬＳＲＤＥＮＤ７２は“０”であ
るため、ＡＤＲＥＮ７３は“０”のままである。したが
って、ＡＤＲ１８は更新されない。ＡＤＲＥＮ７３が
“１”になるのは、外部メモリインタフェース３から、
外部メモリ１からのチャネルマイクロプログラムの読み
出しが終了したことを示す制御信号であるＥＬＳＲＤＥ
ＮＤ７２が“１”になるのと同じサイクルである。この
ため、命令解読回路７に動作許可を与える制御信号であ
るＥＸＥＣ１７５は、ＥＸＥＣ０７４が“１”になった
次のサイクルでは“１”にならない。ＥＸＥＣ１７５が
“１”になるのは、ＥＬＳＲＤＥＮＤ７２が“１”にな
った次のサイクルである。すなわち、次のチャネルマイ
クロプログラム処理の実行は、ＥＬＳＲＤＥＮＤ７２が
“１”になるまで抑止される。ただし、ＳＥＬＥＬＳ１
９が“０”、すなわち、内部メモリ２に格納されている
チャネルマイクロプログラムの処理の場合、ＥＸＥＣ１
７５は、ＥＸＥＣ０７４が“１”になった次のサイクル
で“１”になる。ＳＥＬＥＬＳ１９の値に関わらず、デ
ータ読み出し回路８に動作許可を与える制御信号である
ＥＸＥＣ２ ７６が“１”になるのは、ＥＸＥＣ１ ７
５、が“１”になった次のサイクル、演算回路９に動作
許可を与える制御信号であるＥＸＥＣ３ ７７が“１”
になるのは、ＥＸＥＣ２ ７６が“１”になった次のサ
イクル、データ書き込み回路１０に動作許可を与える制
御信号であるＥＸＥＣ４ ７８が“１”になるのはＥＸ
ＥＣ３ ７７が“１”になった次のサイクルである。

【００３０】以上のことから、外部メモリ１に格納され
たチャネルマイクロプログラムを実行するのに必要な最
小時間間隔、すなわち外部メモリ１に格納されたチャネ
ルマイクロプログラム実行時のマシンサイクルは、外部
メモリインタフェース３に対してＥＬＳＲＤＲＥＱ７９
を発行してから、外部メモリインタフェース３からＥＬ
ＳＲＤＥＮＤ７２が戻ってくるまでの時間に依存して決
定され、その後、パイプライン制御されることがわか
る。

【００３１】次に、チャネルマイクロプログラムが外部
メモリ１と内部メモリ２のどちらに格納されている場合
でもパイプライン制御可能であることを、図６のタイム
チャートを用いて説明する。

【００３２】図６は、内部メモリ２に格納されているチ
ャネルマイクロプログラム（命令１）の処理、同じく内
部メモリ２に格納されているチャネルマイクロプログラ
ム（命令２）の処理、外部メモリ１に格納されているチ
ャネルマイクロプログラム（命令３）の処理、同じく外
部メモリ１に格納されているマイクロプログラム（命令
４）の処理の順番で実行される場合の各信号のタイムチ
ャートを示している。

【００３３】まず、Ｓ０のサイクルでは、チャネルマイ
クロプログラム処理のスタートの要求を示す制御信号で
あるＭＰＳＴＡＲＴ７０が“１”になる。また、１番目
の処理は内部メモリ２に格納されているチャネルマイク
ロプログラム（命令１）の処理であるため、ＡＤＲ１８
は内部メモリ２のアドレスを示している。

【００３４】次に、Ｓ１のサイクルでは、ＭＰＳＴＡＲ
Ｔ７０が“１”になったことを受けて、ＥＸＥＣ０ ７
４が“１”になる。ＡＤＲ１８の値は内部メモリ２のア
ドレスを示しているため、ＳＥＬＥＬＳ１９は“０”の
ままであり、ＡＤＲＥＮ７３が“１”になる。

【００３５】Ｓ２のサイクルでは、Ｓ１のサイクルでＡ
ＤＲＥＮ７３が“１”になったことを受けて、ＡＤＲ１
８が更新され、また、ＥＸＥＣ１ ７５が“１”にな
る。２番目の処理は内部メモリ２に格納されているチャ
ネルマイクロプログラム（命令２）の処理であるため、
更新されたＡＤＲ１８の値は内部メモリ２のアドレスを
示している。このため、ＳＥＬＥＬＳ１９は“０”のま
まであり、ＡＤＲＥＮ７３が“１”になる。ＥＸＥＣ１
７５が“１”になった後のＥＸＥＣ２ ７６、ＥＸＥ
Ｃ３ ７７、ＥＸＥＣ４ ７８、の更新は、図４の説明
からも明らかであり、以下の説明では省略する。

【００３６】Ｓ３のサイクルでは、Ｓ２のサイクルと同
様にＡＤＲＥＮ７３が“１”になったことを受けて、Ａ
ＤＲ１８が更新され、また、ＥＸＥＣ１ ７５が“１”
になる。３番目の処理は外部メモリ１に格納されている
チャネルマイクロプログラム（命令３）の処理であるた
め、更新されたＡＤＲ１８の値が外部メモリ１のアドレ
スを示している。ＡＤＲ１８の値が外部メモリ１のアド
レスを示しているため、ＳＥＬＥＬＳ１９は“１”にな
り、ＥＬＳＲＤＲＥＱ７９も“１”になる。ＡＤＲＥＮ
７３は、ＥＬＳＲＤＥＮＤ７２が“０”のままであるた
め“０”になる。

【００３７】Ｓ４のサイクルでは、本サイクルで外部メ
モリインタフェース３からＥＬＳＲＤＥＮＤ７２が
“１”で戻ってきたと仮定する。Ｓ３のサイクルでＡＤ
ＲＥＮ７３が“０”になったことを受けて、ＥＸＥＣ１
７５が“０”になる。ＡＤＲＥＮ７３は、ＳＥＬＥＬ
Ｓ１９が“１”で、かつ、外部メモリインタフェース３
からＥＬＳＲＤＥＮＤ７２が“１”で戻ってきたため
“１”になる。

【００３８】Ｓ５のサイクルでは、Ｓ４のサイクルでＡ
ＤＲＥＮ７３が“１”になったことを受けて、ＡＤＲ１
８が更新され、また、ＥＸＥＣ１ ７５が“１”にな
る。４番目の処理は外部メモリ１に格納されているチャ
ネルマイクロプログラム（命令４）の処理であるため、
更新されたＡＤＲ１８の値が外部メモリ１のアドレスを
示している。ＡＤＲ１８の値が外部メモリ１のアドレス
を示しているため、ＳＥＬＥＬＳ１９は“１”になり、
ＥＬＳＲＤＲＥＱ７９も“１”のままである。ＡＤＲＥ
Ｎ７３は、ＥＬＳＲＤＥＮＤ７２が“０”であるため
“０”になる。

【００３９】Ｓ６のサイクルでは、本サイクルでチャネ
ルマイクロプログラム処理のストップ要求を示す制御信
号であるＭＰＳＴＯＰ７１が“１”になったと仮定す
る。Ｓ５のサイクルでＡＤＲＥＮ７３が“０”になった
ことを受けて、ＥＸＥＣ１ ７５が“０”になる。ＡＤ
ＲＥＮ７３は、ＳＥＬＥＬＳ１９が“１”で、かつ、外
部メモリインタフェース３からＥＬＳＲＤＥＮＤ７２が
“１”で戻ってくるため“１”になる。

【００４０】Ｓ７のサイクルでは、Ｓ６のサイクルでＡ
ＤＲＥＮ７３が“１”になったことを受けて、ＡＤＲ１
８が更新され、また、ＥＸＥＣ１ ７５が“１”にな
る。Ｓ６のサイクルでＭＰＳＴＯＰ７１が“１”になっ
たことを受け、ＥＸＥＣ０ ７４が“０”になる。ＥＸ
ＥＣ０ ７４が“０”であるため、ＡＤＲ１８の値に関
わらずＡＤＲＥＮ７３ＳＥＬＥＬＳ１９は“０”にな
る。

【００４１】図６よりチャネルマイクロプログラムが外
部メモリ１と内部メモリ２のどちらに格納されている場
合でも、パイプライン制御回路のマシンサイクルが切り
替わるだけで、パイプライン制御を行うことが可能であ
ることがわかる。また、内部メモリ２に格納されている
チャネルマイクロプログラムの実行と外部メモリ１に格
納されているチャネルマイクロプログラムの実行との間
にオーバヘッド時間が発生していないことがわかる。

【００４２】次に、本発明と従来のオーバレイ方式にお
けるパイプライン制御の違いを、図７と図８を用いて簡
単に説明する。図７および図８において、命令５１と命
令５２および命令５５は内部メモリ２に格納されている
チャネルマイクロプログラム、命令５３と命令５４は外
部メモリ１に格納されているチャネルマイクロプログラ
ムである。また、命令５１〜５４は任意の命令である
が、命令５５は、外部メモリ１から内部メモリ２にチャ
ネルマイクロプログラムを転送するためにＤＭＡ機能付
き外部メモリインタフェース９０を起動させる命令、命
令５６は、内部メモリ２のオーバレイ領域に転送された
命令５３が格納されているアドレスに分岐するための分
岐命令である。

【００４３】図７に示すように、従来のオーバレイ方式
の場合、命令５３を実行する前に、命令５５によって起
動されたＤＭＡ付き外部メモリインタフェース９０が、
外部メモリ１に格納されているチャネルマイクロプログ
ラムを内部メモリ２に移動するための時間が必要があ
る。その間、次の命令である命令５３の処理が開始でき
ないため、命令５３の処理時間が大幅に遅れてしまうこ
とがわかる。これに対し、本発明の場合、命令５３、命
令５４の実行は、命令５１、命令５２、に比べて１つず
つの命令の処理時間は長くなるが、パイプライン制御が
行われているため、命令の解読、データの読み出し、演
算、データの書き込みに必要な処理時間は隠蔽されてい
る。

【００４４】

【発明の効果】以上説明したように、本発明によれば、
ＬＳＩ内部の高速なメモリとＬＳＩ外部の中低速なメモ
リに分かれて格納されているチャネルマイクロプログラ
ムを直接パイプライン制御することにより、ＬＳＩ外部
のメモリに格納されているチャネルマイクロプログラム
を実行するときに発生するオーバヘッド時間を削減する
ことができ、高速なチャネルマイクロプログラム処理を
実現することができる。また、従来のオーバレイ方式の
ようにＬＳＩ外部のメモリに格納されているチャネルマ
イクロプログラムを実行するときにＬＳＩ外部のメモリ
に格納されているチャネルマイクロプログラムをＬＳＩ
内部のメモリに移動させる必要がないため、チャネルマ
イクロプログラムの移動に必要な領域を常にＬＳＩ内部
のメモリに確保しておく必要がなく、ＬＳＩ内部のメモ
リを有効に利用できる。

【図面の簡単な説明】

【図１】本発明の一実施形態によるチャネルマイクロプ
ログラム処理装置の構成を示すブロック図である。

【図２】従来のオーバレイ方式によるチャネルマイクロ
プログラム処理装置の構成例を示すブロック図である。

【図３】本発明による内部メモリと外部メモリの論理的
アドレス空間を示す図である。

【図４】本発明によるパイプライン制御回路の構成例を
示す図である。

【図５】本発明によるプログラムカウンタと検出回路の
構成例を示す図である。

【図６】本発明によるパイプライン制御のタイムチャー
トを示す図である。

【図７】従来のオーバレイ方式におけるパイプライン制
御を示す図である。

【図８】本発明によるパイプライン制御を示す図であ
る。

【符号の説明】 １ 外部メモリ ２ 内部メモリ ３ 外部メモリインタフェース ４ プログラムカウンタ ５ 検出回路 ６ 命令読み出し回路 ７ 命令解読回路 ８ データ読み出し回路 ９ 演算回路 １０ データ書き込み回路 １１ パイプライン制御回路 １２、１３ チャネルマイクロプログラム用リードバス １４ リードデータバス １５ ライトデータバス １６ ワークストレージ １７ レジスタ群 １８ チャネルマイクロプログラムリード論理アドレス １８０、１８１ チャネルマイクロプログラムリード物
理アドレス １９ メモリ／マシンサイクル切り替えを示す制御信号 ２０ 主記憶装置インタフェース制御装置 ３０ チャネルマイクロプログラム処理装置 ４０ 外部インタフェースプロトコル制御装置

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B013 AA11 5B014 GB02 5B105 AA08 AB11 AC01 BA01 FD01 HA03

Claims (3)

【特許請求の範囲】
1. 【請求項１】 チャネルマイクロプログラムをパイプラ
   イン制御により実行するチャネルマイクロプログラム処
   理装置において、 チャネルマイクロプログラムを格納する第１メモリと、
   チャネルマイクロプログラムを格納する第２メモリと、
   前記チャネルマイクロプログラムのアドレスを示すプロ
   グラムカウンタと、前記プログラムカウンタが前記第１
   メモリを示しているか前記第２メモリを示しているかを
   検出する検出手段と、前記検出手段の検出結果に従い第
   １メモリと第２メモリを切り替え、前記プログラムカウ
   ンタに従いチャネルマイクロプログラムを読み出す手段
   と、前記検出手段の検出結果に従いパイプライン制御の
   マシンサイクルを切り替える手段とを備えることを特徴
   とするチャネルマイクロプログラム処理装置。
2. 【請求項２】 第１メモリと第２メモリは、ＬＳＩ外部
   の中低速なメモリとＬＳＩ内部の高速なメモリとで構成
   されることを特徴とする請求項１記載のチャネルマイク
   ロプログラム処理装置。
3. 【請求項３】 第１メモリと第２メモリには、論理的に
   連続したアドレスが割り当てられていることを特徴とす
   る請求項１もしくは２記載のチャネルマイクロプログラ
   ム処理装置。