JP2000330876A - メモリ装置のプログラム方法 - Google Patents

メモリ装置のプログラム方法

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JP2000330876A JP2000124728A JP2000124728A JP2000330876A JP 2000330876 A JP2000330876 A JP 2000330876A JP 2000124728 A JP2000124728 A JP 2000124728A JP 2000124728 A JP2000124728 A JP 2000124728A JP 2000330876 A JP2000330876 A JP 2000330876A
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits

Abstract

(57)【要約】 【課題】無効ブロックを有する複数のフラッシュメモリ
にプログラムする際の時間を短縮する。 【解決手段】各フラッシュメモリは複数のブロックに分
割されたメモリセルアレーを有する。各ブロックは有効
なブロックであるか否かを示すブロック状態情報を貯蔵
している。このプログラム方法によると、まず、フラッ
シュメモリの全ての有効ブロックに対して並列プログラ
ムが実行される。次に、無効ブロックを有するフラッシ
ュメモリに対して直列プログラムが実行される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路メモリ装
置をプログラムする方法に係り、例えば、少なくとも一
つの無効ブロック（ｉｎｖａｌｉｄ ｂｌｏｃｋ）を有
する複数個のフラッシュメモリを同時にプログラムする
方法に関する。
【０００２】
【従来の技術】この分野に熟練された者によく知られた
ように、フラッシュメモリは複数のブロック（セクター
ともいう）に分かれたメモリセルアレーを含み、各ブロ
ックは複数個のメモリセルを含む。このようなフラッシ
ュメモリにおいて、消去はブロック単位でなされる。
【０００３】フラッシュメモリは、例えば、最大２０個
の無効ブロック（又はバッドブロック（ｂａｄ ｂｌｏ
ｃｋ））を含み得る。ここで、無効ブロックは、少なく
とも１つの無効ビット（又はメモリセル）を含むブロッ
クである。無効ブロックを有するフラッシュメモリは、
全てが有効ブロック（又はグッドブロック（ｇｏｏｄｂ
ｌｏｃｋｓ））であるフラッシュメモリと同一の品質及
びＡＣ／ＤＣ特性を有する。無効ブロックは有効ブロッ
クの性能に影響を及ぼさない。これは、ビットライン及
び共通ソースライン（ｃｏｍｍｏｎ ｓｏｕｒｃｅ ｌ
ｉｎｅ：ＣＳＬ）が選択トレンジスタによって電気的に
絶縁されるからである。
【０００４】フラッシュメモリの全てのブロックは出荷
前に（ｆｆｈ）に初期化される。ただし、無効ブロック
を有するフラッシュメモリは、無効ブロックの一番目の
ページ、二番目のページ、又は全てのページ内に、例え
ば、ｏｏｈデータ（以下、“ブロック状態情報”（ｂｌ
ｏｃｋ ｓｔａｔｕｓ ｉｎｆｏｒｍａｔｉｏｎ）とい
う）がプログラムされる。このようなページは無効メモ
リセルを含むことを意味する。即ち、ブロック状態情報
は、無効メモリセルを含むブロック、換言すると、デー
タ情報を貯蔵できないブロックを指標するために使用さ
れる。
【０００５】図１は、システム（例えば、ＰＲＯＭライ
タ（ｗｒｉｔｅｒ））の構成及び該システムとフラッシ
ュメモリとの間の信号の流れを示すブロック図である。
ＰＲＯＭライタの一例が、米国特許第４，７８３，７３
７号（「ＰＲＯＭ ＷＲＩＴＥＲ ＡＤＡＰＴＥＤ Ｔ
Ｏ ＡＣＣＥＰＴ ＮＥＷ ＷＲＩＴＩＮＧ ＡＬＧＯ
ＲＩＴＨＭ」）に開示されている。この米国特許は、シ
ステムプログラムを変更することなく、メモリ内に貯蔵
されたものと違う書き込みアルゴリズム（ｗｒｉｔｉｎ
ｇ ａｌｇｏｒｉｔｈｍ）によってＰＲＯＭデ―タを書
き込むことができるＰＲＯＭライタを開示している。
【０００６】図１に示されたシステム（１０）（以下で
は、ＰＲＯＭライタという）は、コントロールユニット
（例えば、中央処理ユニト）（２０）、システムプログ
ラムコードとメモリ制御プログラムコードを貯蔵するＲ
ＯＭユニット（３０）、フラッシュメモリ（６０ａ）〜
（６０ｄ）にプログラムされるデータを貯蔵するＲＡＭ
ユニット（４０）、及びインターフェースユニット（５
０）で構成される。コントロールユニト（２０）は、Ｒ
ＯＭユニット（３０）に貯蔵されたシステムプログラム
コード及びメモリ制御プログラムコードを読み込んでこ
れらに従って、インターフェースユニット（５０）を通
じてＲＡＭユニット（４０）に貯蔵されたデータをフラ
ッシュメモリ（６０ａ）〜（６０ｄ）に書き込む。デー
タ（Ｄ０）〜（Ｄｉ）を伝達するためのデータバスは、
フラッシュメモリ（６０ａ）〜（６０ｄ）によって共有
される。同様に、アドレス信号（Ａ０）〜（Ａｉ）を伝
達するためのアドレスバスは、フラッシュメモリ（６０
ａ）〜（６０ｄ）によって共有される。
【０００７】図１に示したように、ＰＲＯＭライタ（１
０）から供給される読み出しイネーブル信号（／ＲＥ）
と書き込みイネーブル信号（／ＷＥ）は、４個のフラッ
シュメモリ（６０ａ）〜（６０ｄ）に共通に提供され
る。フラッシュメモリ（６０ａ）〜（６０ｄ）は、各々
に対応するチップ選択信号（／ＣＳＯ）、（／ＣＳ
Ｉ）、（／ＣＳ２）、（／ＣＳ３）が活性化される時
に、互いに独立的に選択される。
【０００８】図２は、図１に図示されたＰＲＯＭライタ
（１０）の制御の下で、複数のフラッシュメモリ（６０
ａ）〜（６０ｄ）の各々に同一のデータを書き込む処理
の従来技術の流れを示す図である。図３は、図１に示さ
れた各フラッシュメモリのメモリマップを示している。
図３で、ＲＡＭユニット（４０）に貯蔵されたデータ
は、各フラッシュメモリ（６０ａ）〜（６０ｄ）の一番
目及び二番目ブロック（ＢＬＫ１）及び（ＢＬＫ２）を
除外した残りのブロック（ＢＬＫ３）〜（ＢＬＫｎ）に
書き込まれる。
【０００９】以下、従来技術によるプログラム工程を図
１〜図３を参照しながら説明する。
【００１０】段階（Ｓ１１）では、ＤＥＶＩＣＥ値を
‘１’に設定することによって第１フラッシュメモリ
（６０ａ）が選択される。即ち、ＰＲＯＭライタ（１
０）からの第１チップ選択信号（／ＣＳＯ）がロウにな
る。
【００１１】段階（Ｓ１２）では、ＢＬＯＣＫ値を
‘３’に設定することによって、選択されたフラッシュ
メモリ（６０ａ）の複数ブロック（ＢＬＫ３）〜（ＢＬ
Ｋｎ）の中の一つブロック（ＢＬＫ３）が選択される。
続けて、選択されたフラッシュメモリ（６０ａ）の選択
されたブロック（ＢＬＫ３）が有効であるか否かを判定
するために、選択されたフラッシュメモリ（６０ａ）の
選択されたブロック（ＢＬＫ３）からブロック状態情報
が読出される（段階Ｓ１３）。
【００１２】選択されたブロック（ＢＬＫ３）がＰＲＯ
Ｍライタ（１０）のコトロールユニット（２０）によっ
て有効ブロックであると判定された場合は、選択された
フラッシュメモリ（６０ａ）の選択されたブロック（Ｂ
ＬＫ３）に対応するブロック状態情報は、ＰＲＯＭライ
タ（１０）、より具体的には、ＰＲＯＭライタ（１０）
のＲＡＭユニット（４０）に貯蔵される（段階Ｓ１
４）。次いで、ＲＡＭユニット（４０）に貯蔵されたデ
ータが、インターフェースユニット（５０）を通じて、
選択されたフラッシュメモリ（６０ａ）の選択されたブ
ロック（ＢＬＫ３）にプログラムされる（段階Ｓ１
５）。一方、選択されたブロック（ＢＬＫ３）がコトロ
ールユニット（２０）によって無効ブロックであると判
定された場合は、選択されたブロック（ＢＬＫ３）のブ
ロック状態情報が貯蔵された後（段階Ｓ１７）に、選択
されたブロック（ＢＬＫ３）がプログラムされることな
く、処理は段階（Ｓ１６）に進む。即ち、無効な選択ブ
ロック（ＢＬＫ３）に対するプログラム動作は省略され
る。
【００１３】段階（Ｓ１６）で、ＰＲＯＭライタ（１
０）のコトロールユニット（２０）は、選択されたブロ
ック（ＢＬＫ３）がプログラムすべき最後のブロックで
あるか否かを判断する。当該ブロックが最後のブロック
ない場合は、処理は段階（Ｓ１８）に進み、段階（Ｓ１
８）では、ＢＬＯＣＫ値が次ブロックを指定するように
ＢＬＯＣＫ値に‘１’が加算される。段階（Ｓ１３）か
ら段階（Ｓ１８）までの過程は、選択されたブロックが
プログラムすべき最後のブロックであると判断されるま
で反復される。
【００１４】選択されたブロックが最後のブロックであ
ると判断された場合は、ＲＡＭユニット（３０）に一時
的に貯蔵されたブロック状態情報によるファイル割り当
てテーブル（ｆｉｌｅ ａｌｌｏｃａｔｉｏｎ ｔａｂ
ｌｅ：ＦＡＴ）データが、選択されたフラッシュメモリ
（６０ａ）の一番目又は二番目のブロック（ＢＬＫ１）
又は（ＢＬＫ２）にプログラムされる（段階Ｓ１９）。
【００１５】“ファイル割り当てテーブル”と言う用語
は “フラッシュファイルシステム（ｆｌａｓｈ ｆｉ
ｌｅ ｓｙｓｔｅｍ）”と言う用語に代替されて使用さ
れ得る。フラッシュファイルシステムの適切な例が、米
国特許第５，４０４，４８５号（「ＦＬＡＳＨ ＦＩＬ
Ｅ ＳＹＳＴＥＭ」）に開示されている。
【００１６】段階（Ｓ１２）から段階（Ｓ１９）までの
過程は、残りのフラッシュメモリ（６０ｂ）〜（６０
ｄ）に、ＲＡＭユニット（３０）に貯蔵されたデータが
プログラムされるまで、段階（Ｓ２０）及び（Ｓ２１）
の過程を通じて反復される。
【００１７】プログラム過程が終了すると、各フラッシ
ュメモリ（６０ａ）〜（６０ｄ）のメモリマップは、例
えば図４に示す状態となる。図４で分かるように、無効
ブロックにプログラムすべきであったデ―タは次の有効
ブロックに貯蔵される。
【００１８】前述のように、少なくとも一つの無効ブロ
ックを有する各フラッシュメモリ（６０ａ）〜（６０
ｄ）はシリアルプログラム過程によってプログラムされ
る。その結果、従来技術によるプログラム過程は長時間
を要する。
【００１９】
【発明が解決しようとする課題】本発明は、上記の問題
点に鑑みてなされたものであり、本発明の目的は、例え
ば、少なくとも一つの無効ブロックを有する複数のメモ
リ（例えば、フラッシュメモリ）を同時にプログラムす
ることで、プログラム過程に要する時間を短縮する点に
ある。
【００２０】
【課題を解決するための手段】本発明の特徴によると、
少なくとも一つの無効ブロックを有する複数のフラッシ
ュメモリをプログラムする方法が提供される。各フラッ
シュメモリは複数のメモリセルのブロックに分割された
メモリセルアレーを含む。複数のブロックの各々は有効
なブロックであるか否かを示すブロック状態情報を貯蔵
している。本発明に係る方法は、フラッシュメモリに対
するプログラムシステムの制御下で実行され、システム
はコントロールユニット、フラッシュメモリに書き込ま
れるデータを貯蔵するためのＲＡＭユニット、システム
プログラムとメモリ制御プログラムを貯蔵するためのＲ
ＯＭユニット、及びインターフェースユニットを含む。
【００２１】本発明に係るメモリ制御プログラムのアル
ゴリズムによると、まず、各メモリ装置からブロック状
態情報が読み出され、ＲＡＭユニットに貯蔵される。各
メモリ装置のブロックは貯蔵されたブロック状態情報に
基づいて第１、第２及び第３貯蔵領域に分割される。各
々のメモリ装置の第２貯蔵領域のブロックは、システム
によって任意の位置が指定された後に選択される。選択
されたブロックが有効なブロックであるメモリ装置が選
択され、その選択されたメモリ装置の選択された有効な
ブロックが同時にプログラムされる。選択されたブロッ
クが各々の第２貯蔵領域の最後のブロックではない場合
は、各メモリ装置の次の位置がシステムによって指定さ
れる。以上の過程は、選択されたブロックが各々の第２
貯蔵領域の最後のブロックになるまで反復される。
【００２２】以後、少なくとも一つの無効ブロックを有
するフラッシュメモリをプログラムする過程が実行され
る。この過程は、少なくとも一つの無効ブロックを有す
るメモリ装置のうちの一つを選択する段階と、選択され
たメモリ装置の少なくとも一つの無効ブロックの代わり
に第３貯蔵領域の少なくとも一つのブロックをプログラ
ムする段階と、選択されたメモリブロックについての貯
蔵されたブロック状態情報を選択されたメモリブロック
の第１貯蔵領域にプログラムする段階と、選択されたメ
モリ装置が最後のメモリ装置ではない場合に次のメモリ
装置を選択する段階と、選択されたメモリ装置が最後の
メモリ装置になるまで、上記の段階を反復的に実行する
段階を含む。
【００２３】本発明のメモリ制御プログラムのアルゴリ
ズムによると、まず、全てのフラッシュメモリの有効な
ブロックに対して並列プログラムが実行される。次に、
無効ブロックを有するフラッシュメモリに対して直列プ
ログラムが実行される。これによって、少なくとも一つ
の無効ブロックを有するフラッシュメモリをプログラム
するために要する時間が短縮される。
【００２４】
【発明の実施の形態】以下、添付図面を参照しながら本
発明の好適な実施の形態を説明する。
【００２５】この実施の形態のプログラム過程は、図１
に示されたシステム（１０）、例えばＰＲＯＭライタの
制御下で実行される。なお、重複説明を避けるために、
システム（１０）の説明は省略するが、システム（１
０）のＲＯＭユニット（３０）には、従来技術によるメ
モリ制御プログラムコードの代わりに本発明の好適な実
施の形態に係るメモリ制御プログラムコードが貯蔵され
る。
【００２６】従来技術と同様に、データ（ＤＯ）〜（Ｄ
ｉ）を伝送するためのデータバスはフラッシュメモリ
（６０ａ）〜（６０ｄ）によって共有され、アドレス信
号（ＡＯ）〜（Ａｉ）を伝送するためのアドレスバスも
またフラッシュメモリ（６０ａ）〜（６０ｄ）によって
共有される。また、図１のシステム（１０）から供給さ
れる読み出しイネーブル信号（／ＲＥ）と書き込みイネ
ーブル信号（／ＷＥ）はフラッシュメモリ（６０ａ）〜
（６０ｄ）に共通に提供される。フラッシュメモリ（６
０ａ）〜（６０ｄ）は、各々対応するチップ選択信号
（／ＣＳＯ）、（／ＣＳＩ）、（／ＣＳ２）、（／ＣＳ
３）が個別的に活性化される時には個別的に選択され、
対応するチップ選択信号（／ＣＳＯ）、（／ＣＳＩ）、
（／ＣＳ２）、（／ＣＳ３）が同時に活性化される時に
は同時に選択される。
【００２７】以下、本発明の好適な実施の形態に係るプ
ログラム過程を図１、図５及び図６を参照しながら説明
する。
【００２８】まず、段階（Ｓ１０１）では、各フラッシ
ュメモリ（６０ａ）〜（６０ｄ）の全てのブロック（Ｂ
ＬＫＯ）〜（ＢＬＫｎ）からブロック状態情報が読出さ
れ、システム（１０）のＲＡＭユニット（４０）に貯蔵
される。
【００２９】段階（Ｓ１０２）では、各フラッシュメモ
リ（６０ａ）〜（６０ｄ）のブロック（ＢＬＫＯ）〜
（ＢＬＫｎ）の全てが、ＲＡＭユニット（４０）に貯蔵
されたブロック状態情報に従って、３個の貯蔵領域に分
割される。具体的には、一番目の貯蔵領域はファイル割
り当てテーブル（ＦＡＴ）情報を貯蔵するための領域に
指定され、二番目の貯蔵領域は各フラッシュメモリ（６
０ａ）〜（６０ｄ）に書かれるデータ情報、例えば、ア
プリケーションプログラムを貯蔵するための領域に指定
され、三番目の貯蔵領域は余分の領域に指定される。二
番目の貯蔵領域は、各々所定の位置が、ブロックを選択
するためのコントロールユニット（２０）によって指定
される（段階Ｓ１０２）。
【００３０】例えば、各フラッシュメモリ（６０ａ）〜
（６０ｄ）の一番目及び二番目ブロック（ＢＬＫ１）及
び（ＢＬＫ２）は一番目の貯蔵領域に設定され、各フラ
ッシュメモリ（６０ａ）〜（６０ｄ）の三番目ブロック
（ＢＬＫ３）〜ブロック（ＢＬＫｍ）は二番目の貯蔵領
域に設定され、各フラッシュメモリ（６０ａ）〜（６０
ｄ）の残りのブロック（ＢＬＫ（ｍ＋１））〜（ＢＬＫ
ｎ）（ｍ＜ｎ）は三番目の貯蔵領域に設定される。図７
は、各フラッシュメモリの貯蔵領域の分割方法の一例を
示している。図７に示す例では、各フラッシュメモリ
（６０ａ）〜（６０ｄ）が同一のメモリ容量を有する条
件下で、各フラッシュメモリ（６０ａ）〜（６０ｄ）の
一番目、二番目及び三番目の貯蔵領域が同一の数のブロ
ックを有するように分割されている。しかしながら、互
いに異なるメモリ容量を有するフラッシュメモリを個々
に任意の個数のブロックで構成される貯蔵領域に分割す
ることもできる。
【００３１】次いで、段階（Ｓ１０２）で指定された各
フラッシュメモリ（６０ａ）〜（６０ｄ）の二番目の貯
蔵領域のブロックは、システム（１０）からのチップ選
択信号（／ＣＳ０）、（／ＣＳ１）、（／ＣＳ２）、
（／ＣＳ４）を順次に活性化させることで選択される
（段階（Ｓ１０３））。各フラッシュメモリ（６０ａ）
〜（６０ｄ）の選択されたブロック（ＢＬＫ３）が有効
なブロックであるか否かはＲＡＭユニット（４０）に貯
蔵されたブロック状態情報に基づいてシステム（１０）
のコントロールユニット（２０）によって判定される。
【００３２】例えば、一番目のフラッシュメモリ（６０
ａ）の選択されたブロック（ＢＬＫ３）が有効ブロック
であると、該一番目のフラッシュメモリ（６０ａ）がプ
ログラムされるデバイスに決定される。一方、一番目の
フラッシュメモリ（６０ａ）の選択されたブロック（Ｂ
ＬＫ３）が無効ブロックであると、該一番目のフラッシ
ュメモリ（６０ａ）はプログラムされないデバイスに決
定される。プログラムされるデバイスを決定する過程
は、残りの全てのフラッシュメモリ（６０ｂ）〜（６０
ｄ）の選択されたブロック（ＢＬＫ３）が有効ブロック
であるか否かが判定されるまで続けて行われる。
【００３３】段階（Ｓ１０４）では、プログラムされる
デバイスに決定されたフラッシュメモリ、即ち、選択さ
れた有効ブロック（ＢＬＫ３）を有するフラッシュメモ
リを選択した後、選択されたフラッシュメモリの選択さ
れた有効ブロックが同時にプログラムされる。具体的に
は、段階（Ｓ１０４）では、選択された有効ブロック
（ＢＬＫ３）を有するフラッシュメモリ、例えば、フラ
ッシュメモリ（６０ｂ）及び（６０ｃ）に対応するチッ
プ選択信号（／ＣＳ１）そして（／ＣＳ２）が活性化さ
れる。一方、無効ブロック（ＢＬＫ３）を有するフラッ
シュメモリ、例えば、フラッシュメモリ（６０ａ）及び
（６０ｄ）に対応するチップ選択信号（／ＣＳ０）及び
（／ＣＳ３）は活性化されない。結果的に、ＲＡＭユニ
ット（４０）に貯蔵されたデータは、システム（１０）
の制御下で、二番目及び三番目のフラッシュメモリ（６
０ｂ）及び（６０ｃ）の選択されたブロック（ＢＬＫ
３）に同時にプログラムされる（並列プログラム）。一
方、一番目及び三番目のフラッシュメモリ（６０ａ）及
び（６０ｄ）の無効ブロックは、対応するチップ選択信
号（／ＣＳ０）及び（／ＣＳ３）が活性化されないため
プログラムされない。
【００３４】段階（Ｓ１０５）では、ＰＲＯＭライタ
（１０）は、選択されたブロックが二番目の貯蔵領域の
各々の最後のブロックであるか否かを判断する。選択さ
れたブロックが最後のブロックではない場合は、処理は
段階（Ｓ１０６）に進み、段階（Ｓ１０６）では、次ブ
ロックに対応する位置がコントロールユニット（２０）
によって指定される。段階（Ｓ１０３）から段階（Ｓ１
０６）までの過程は、選択されたブロックが二番目の貯
蔵領域の最後のブロックであると判断されるまで反復さ
れる。図７には、有効ブロックに対するプログラム過程
が終了した時点における各フラッシュメモリ（６０ａ）
〜（６０ｄ）のメモリマップが示されている。
【００３５】図７で分かるように、一番目及び四番目の
フラッシュメモリ（６０ａ）及び（６０ｄ）のブロック
（ＢＬＫ３）が無効ブロックであるため、二番目及び三
番目のフラッシュメモリ（６０ｂ）及び（６０ｃ）のブ
ロック（ＢＬＫ３）にはデータ（ＤＡＴＡ１）が同時に
プログラムされる一方、一番目及び四番目のフラッシュ
メモリ（６０ａ）及び（６０ｄ）のブロック（ＢＬＫ
３）にはデータがプログラムされない。同様に、二番目
及び三番目フラッシュメモリ（６０ｂ）及び（６０ｃ）
のブロック（ＢＬＫ５）が無効ブロックであるため、一
番目及び四番目のフラッシュメモリ（６０ａ）及び（６
０ｄ）のブロック（ＢＬＫ５）にはデータ（ＤＡＴＡ
３）が同時にプログラムされる一方、二番目及び三番目
フラッシュメモリ（６０ｂ）及び（６０ｃ）のブロック
（ＢＬＫ５）にはデータがプログラムされない。また、
フラッシュメモリ（６０ａ）〜（６０ｄ）のブロック
（ＢＬＫ４）が有効ブロックであるため、フラッシュメ
モリ（６０ａ）〜（６０ｄ）のブロック（ＢＬＫ４）に
はデータ（ＤＡＴＡ２）が同時にプログラムされる。
【００３６】次に、図６を参照しながら、フラッシュメ
モリ（６０ａ）―（６０ｄ）の無効ブロックにプログラ
ムすべきであったデータを他のブロック（有効ブロッ
ク）にプログラムする過程を説明する。
【００３７】段階（Ｓ１０７）では、システム（１０）
は、RAMユニット（４０）に貯蔵されたブロック状態情
報に基づいて、少なくとも１つの無効ブロックを有する
１つのフラッシュメモリをフラッシュメモリ（６０ａ）
〜（６０ｄ）の中から選択する。無効ブロックに書き込
まれる予定であったデータは、選択されたフラッシュメ
モリの三番目の貯蔵領域にプログラムされる（段階Ｓ１
０８）。例えば、図７に示す例では、選択されたフラッ
シュメモリ（６０ａ）の無効ブロック（ＢＬＫ３）に書
き込まれる予定であったデータ（ＤＡＴＡ１）は選択さ
れたフラッシュメモリ（６０ａ）の（ｍ＋１）番目のブ
ロック（ＢＬＫ（ｍ＋１）にプログラムされる。
【００３８】段階（Ｓ１０９）では、ＲＡＭユニット
（４０）に貯蔵されたブロック状態情報データが選択さ
れたフラッシュメモリ（一番目のフラッシュメモリ）
（６０ａ）の一番目の貯蔵領域にフアイル割り当てテー
ブル（ＦＡＴ）データとしてプログラムされる。
【００３９】段階（Ｓ１１０）では、システム（１０）
は、選択されたフラッシュメモリが最後のフラッシュメ
モリであるか否かを判断する。そして、選択されたフラ
ッシュメモリが最後のフラッシュメモリではない場合
は、処理は段階（Ｓ１１１）に進み、段階（Ｓ１１１）
では次のフラッシュメモリが選択される。段階（Ｓ１０
８）から段階（Ｓ１１１）までの過程は、少なくとも１
つの無効ブロックを有するフラッシュメモリ（６０ａ）
〜（６０ｄ）の全てが選択されるまで続けて行われる。
【００４０】以上のように、フラッシュメモリ（６０
ａ）〜（６０ｄ）の無効ブロックに書き込まれる予定で
あったデータは、図７に図示されたように、三番目の貯
蔵領域のブロックに直列プログラム過程によってプログ
ラムされる。
【００４１】本発明の好適な実施の形態によると、ま
ず、全てのフラッシュメモリ（６０ａ）〜（６０ｄ）の
有効ブロックに対して並列プログラム過程によってプロ
グラムが実行される。並列プログラム過程の実行に要す
る時間は、一つのフラッシュメモリをプログラムする過
程に要する時間と同一である。その次に、少なくとも１
つの無効ブロックを有する複数のフラッシュメモリが順
次に選択され、選択されたフラッシュメモリの無効ブロ
ックが直列プログラム過程によってプログラムされる。
従って、本発明の好適な実施の形態によれば、無効ブロ
ックを有する複数のフラッシュメモリをプログラムする
ために要する時間が短縮される。
【００４２】
【発明の効果】本発明によれば、無効ブロックを有する
複数のメモリに対するプログラムに要する時間を短縮す
ることができる。
【図面の簡単な説明】
【図１】システムの構成及び該システムとフラッシュメ
モリとの間の信号流れを示す図である。
【図２】図１に示されたシステムの制御下で複数のフラ
ッシュメモリの各々に同一のデータを書き込む処理の従
来技術の流れを示す図である。
【図３】図１に図示された各フラッシュメモリのメモリ
マップを示す図である。
【図４】従来技術のプログラム過程が終了した時の各フ
ラッシュメモリのメモリマップを示す図である。
【図５】本発明の好適な実施の形態に係るメモリ制御プ
ログラム流れを示す図である。
【図６】本発明の好適な実施の形態に係るメモリ制御プ
ログラム流れを示す図である。
【図７】本発明の好適な実施の形態に係るプログラム過
程が終了した時の各フラッシュメモリのメモリマップを
示す図である。
【符号の説明】
１０ システム ２０ コントロールユニット ３０ ＲＯＭユニット ４０ ＲＡＭユニット ５０ インターフェースユニット ６０ａ〜６０ｂ フラッシュメモリ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 各々が有効なブロックであるか否かを示
    すブロック状態情報を貯蔵し、メモリセルを有する複数
    のブロックに分割されたメモリセルアレーを具備した複
    数個の電気的にプログラム可能なメモリ装置をプログラ
    ムする方法において、 （ａ）前記の各メモリ装置から前記ブロック状態情報を
    読み出してデータ貯蔵ユニットに貯蔵する段階と、 （ｂ）前記の各メモリ装置の複数のブロックを前記貯蔵
    されたブロック状態情報に基づいて第１、第２及び第３
    貯蔵領域に分割し、前記の各メモリ装置の第２貯蔵領域
    の一番目の位置を指定する段階と、 （ｃ）前記指定された位置にある前記の各メモリ装置の
    第２貯蔵領域のブロックを選択する段階と、 （ｄ）前記選択されたブロックが有効なブロックである
    メモリ装置を選択し、選択したメモリ装置の有効な選択
    されたブロックを同時にプログラムする段階と、 （ｅ）前記選択されたブロックが各々の第２貯蔵領域の
    最後のブロックではない場合に前記の各メモリ装置の次
    の位置を指定する段階と、 （ｆ）前記選択されたブロックが各々の第２貯蔵領域の
    最後のブロックになるまで、前記段階（ｃ）〜（ｅ）を
    反復的に実行する段階と、 を含むことを特徴とする方法。
  2. 【請求項２】 （ｇ）少なくとも一つの無効ブロックを
    有する複数のメモリ装置のうちの一つを選択する段階
    と、 （ｈ）前記選択されたメモリ装置の前記少なくとも一つ
    の無効ブロックの代わりに第３貯蔵領域の少なくとも一
    つのブロックをプログラムする段階と、 （ｉ）前記選択されたメモリブロックについての前記貯
    蔵されたブロック状態情報を前記選択されたメモリブロ
    ックの第１貯蔵領域にプログラムする段階と、 （ｊ）前記選択されたメモリ装置が最後のメモリ装置で
    はない場合に次のメモリ装置を選択する段階と、 前記選択されたメモリ装置が最後のメモリ装置になるま
    で、前記段階（ｈ）〜（ｊ）を反復的に実行する段階
    （ｋ）と、 を更に含むことを特徴とする請求項１に記載の方法。
  3. 【請求項３】 前記データ貯蔵ユニットは、前記複数の
    メモリ装置に対するプログラムを制御するシステムに搭
    載されたランダムアクセスメモリを含むことを特徴とす
    る請求項１に記載の方法。
  4. 【請求項４】 コントロールユニット、インターフェー
    スユニット、ＲＡＭユニット、及びＲＯＭユニットを含
    むシステムの制御下において、各々が有効なブロックで
    あるか否かを示すブロック状態情報を貯蔵し、メモリセ
    ルを有する複数のブロックに分割されたメモリセルアレ
    ーを具備し、データ及びアドレスバスを共有する複数個
    の電気的にプログラム可能なメモリ装置をプログラムす
    る方法において、 （ａ）前記の各メモリ装置から前記ブロック状態情報を
    読み出して前記ＲＡＭユニットに貯蔵する段階と、 （ｂ）前記の各メモリ装置の複数のブロックを前記貯蔵
    されたブロック状態情報に基づいて第１、第２及び第３
    貯蔵領域に分割し、前記の各メモリ装置の第２貯蔵領域
    の一番目の位置を指定する段階と、 （ｃ）前記指定された位置にある前記各メモリ装置の第
    ２貯蔵領域のブロックを選択する段階と、 （ｄ）前記選択されたブロックが有効なブロックである
    メモリ装置を選択し、選択したメモリ装置の有効な選択
    されたブロックを同時にプログラムする段階と、 （ｅ）前記選択されたブロックが各々の第２貯蔵領域の
    最後のブロックであるか否かを判断する段階と、 （ｆ）前記選択されたブロックが各々の第２貯蔵領域の
    最後のブロックではない場合に前記の各メモリ装置の次
    の位置を指定する段階と、 （ｇ）前記選択されたブロックが各々の第２貯蔵領域の
    最後のブロックになるまで、前記段階（ｃ）〜（ｆ）を
    反復的に実行する段階と、 （ｈ）少なくとも一つの無効ブロックを有するフラッシ
    ュメモリを順次にプログラムする段階を含むことを特徴
    とする方法。
  5. 【請求項５】 前記段階（ｈ）は、 （ｉ）少なくとも一つの無効ブロックを有するメモリ装
    置のうちの一つを選択する段階と、 （ｊ）前記選択されたメモリ装置の前記少なくとも一つ
    の無効ブロックの代わりに第３貯蔵領域の少なくとも一
    つのブロックをプログラムする段階と、 （ｋ）前記選択されたメモリブロックの前記貯蔵された
    ブロック状態情報を前記選択されたメモリブロックの第
    １貯蔵領域にプログラムする段階と、 （ｌ）前記選択されたメモリ装置が最後のメモリ装置で
    はない場合に次のメモリ装置を選択する段階と、 （ｍ）前記選択されたメモリ装置が最後のメモリ装置に
    なるまで、前記段階（ｊ）〜（ｋ）を反復的に実行する
    段階と、 を含むことを特徴とする請求項４に記載の方法。
  6. 【請求項６】 各々が有効なブロックであるか否かを示
    すブロック状態情報を貯蔵し、メモリセルを有する複数
    のブロックに分割されたメモリセルアレーを具備した複
    数個のフラッシュメモリ装置をプログラムする方法にお
    いて、 （ａ）前記の各フラッシュメモリ装置から前記ブロック
    状態情報を読み出してデータ貯蔵ユニトに貯蔵する段階
    と、 （ｂ）前記の各フラッシュメモリ装置の複数のブロック
    を前記貯蔵されたブロック状態情報に基づいて第１、第
    ２及び第３貯蔵領域に分割し、前記の各第２貯蔵領域の
    一番目の位置を指定する段階と、 （ｃ）前記指定された位置にある前記の各フラッシュメ
    モリ装置の第２貯蔵領域のブロックを選択する段階と、 （ｄ）前記選択されたブロックが有効なブロックである
    フラッシュメモリ装置を選択し、選択したフラッシュメ
    モリ装置の有効な選択されたブロックを同時にプログラ
    ムする段階と、 （ｅ）前記選択されたブロックが各々の第２貯蔵領域の
    最後のブロックであるか否かを判断する段階と、 （ｆ）前記選択されたブロックが各々の第２貯蔵領域の
    最後のブロックではない場合に前記の各フラッシュメモ
    リ装置の次の位置を指定する段階と、 （ｇ）前記選択されたブロックの各々の第２貯蔵領域の
    最後のブロックになるまで、前記段階（ｃ）〜（ｆ）を
    反復的に実行する段階と、 （ｈ）少なくとも一つの無効ブロックを有するフラッシ
    ュメモリ装置の一つを選択する段階と、 （ｉ）前記選択されたフラッシュメモリ装置の前記少な
    くとも一つの無効ブロックの代わりに第３貯蔵領域の少
    なくとも一つのブロックをプログラムする段階（ｉ）
    と、 （ｊ）前記選択されたメモリブロックの前記貯蔵された
    ブロック状態情報を前記選択されたメモリブロックの第
    １貯蔵領域にプログラムする段階と、 （ｋ）前記選択されたフラッシュメモリ装置が最後のフ
    ラッシュメモリ装置であるかの否かを判断する段階と、 （ｌ）前記選択されたフラッシュメモリ装置が最後のフ
    ラッシュメモリ装置ではない場合に次のフラッシュメモ
    リ装置を選択する段階と、 （ｍ）前記選択されたフラッシュメモリ装置が最後のフ
    ラッシュメモリ装置になるまで、前記段階（ｉ）〜
    （ｌ）を反復的に実行する段階と、 を含むことを特徴とする方法。
  7. 【請求項７】 前記フラッシュメモリ装置はデータ及び
    アドレスバスを共有することを特徴とする請求項６に記
    載の方法。
  8. 【請求項８】 前記フラッシュメモリ装置をプログラム
    する方法は、コントロールユニット、ＲＡＭユニット、
    ＲＯＭユニット、及びインターフェースユニットを含む
    システムの制御下で実行され、前記ブロック状態情報は
    前記システムのＲＡＭユニットに貯蔵されることを特徴
    にする請求項７に記載の方法。
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