JP2000307419A - Frequency dividing circuit - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、任意の分周比で基
準クロックを分周し、得られた分周クロックの間隔変動
を従来に比べて少なくできる簡単な構成の分周回路に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frequency dividing circuit having a simple structure which can divide a reference clock at an arbitrary frequency dividing ratio and reduce the variation in the interval of the obtained divided clock as compared with the prior art. is there.
【0002】[0002]
【従来の技術】一般に、分周回路としては、レートマル
チプレクサとN分周カウンタが知られている。図3、4
には、従来の2進レートマルチプレクサの構成および分
周動作のタイミングチャートを示してある。2. Description of the Related Art In general, as a frequency dividing circuit, a rate multiplexer and an N frequency dividing counter are known. Figures 3 and 4
2 shows a configuration of a conventional binary rate multiplexer and a timing chart of a frequency dividing operation.
【0003】これらの図に示すように、分周回路(レー
トマルチプレクサ)43は、4つのT−フリップフロッ
プからなる2進カウンタ31を有し、この2進カウンタ
31は、クロック入力端子32に入力される基準クロッ
クをカウントアップする。この2進カウンタ31の出力
及び反転出力をAND−OR回路34に出力する。AN
D−OR回路34の出力信号は、分周比制御入力値に応
じて図4に示す出力となる。この出力信号は、2進カウ
ンタ31の1周期(24 クロック)内に分周比制御入力
値N(Nは16以下の値)と一致する回数だけ出力され
る。この出力信号が分周されたクロックである。As shown in these drawings, a frequency dividing circuit (rate multiplexer) 43 has a binary counter 31 composed of four T-flip-flops. The reference clock to be counted up. The output of the binary counter 31 and the inverted output are output to the AND-OR circuit 34. AN
The output signal of the D-OR circuit 34 becomes the output shown in FIG. 4 according to the frequency division ratio control input value. This output signal, frequency dividing ratio control input value N to 1 cycle (2 4 clocks) of the binary counter 31 (N 16 following values) is output as many times that match. This output signal is a frequency-divided clock.
【0004】[0004]
【発明が解決しようとする課題】このように構成されて
いる分周回路においては、次の問題点が挙げられる。The frequency divider constructed as described above has the following problems.
【0005】すなわち、レートマルチプレクサでは、分
周されたクロック間隔が一定にならないという問題点が
ある。例えば、図4における分周比入力6の場合のクロ
ック間隔が均一でない状態が発生する。That is, the rate multiplexer has a problem that the divided clock interval is not constant. For example, a state occurs in which the clock interval is not uniform in the case of the division ratio input 6 in FIG.
【0006】従来においては、分周されたクロック間隔
を一定にするための各種の方法も提案されているが、い
ずれの方法においても複数のフリップフロップ等の回路
素子を必要とし、構成が複雑化してしまうという問題点
がある。Conventionally, various methods have been proposed for keeping the frequency of the divided clock constant. However, any of these methods requires a plurality of circuit elements such as flip-flops, and the configuration is complicated. There is a problem that.
【0007】本発明の課題は、このような点に鑑みて、
任意の分周比でクロックを分周でき、分周されたクロッ
ク間隔のずれが少なく、且つ、少ない個数の回路素子に
よって構成可能な分周回路を提案することにある。[0007] In view of the above, the object of the present invention is to provide:
An object of the present invention is to propose a frequency dividing circuit which can divide a clock at an arbitrary frequency dividing ratio, has a small deviation of the divided clock interval, and can be constituted by a small number of circuit elements.
【0008】[0008]
【課題を解決するための手段】上記の課題を解決するた
めに、本発明の分周回路は、M進数(M自然数)の加算
器と、この加算器の加算結果を基準クロックの立ち上が
り毎にラッチするレジスタとを有し、前記加算器におけ
る第1の入力端には、所定の値N(N自然数)が入力さ
れ、第2の入力端には前記レジスタのラッチ内容が入力
され、当該加算器の桁上げ信号出力端から、前記基準ク
ロックがN/Mで分周された分周クロックが出力される
ことを特徴としている。In order to solve the above-mentioned problems, a frequency dividing circuit according to the present invention comprises an adder of an M-ary number (M natural number) and an addition result of the adder every rising edge of a reference clock. A register to be latched, a predetermined value N (N natural number) is input to a first input terminal of the adder, and the latch content of the register is input to a second input terminal of the adder. A frequency-divided clock obtained by dividing the reference clock by N / M is output from a carry signal output terminal of the frame.
【0009】このように構成された分周回路は、任意の
分周比でクロックを分周でき、分周されたクロックの間
隔の揺らぎも1クロック以内にできる。また、回路素子
として、加算器およびレジスタのみを用いるだけでよい
ので、構成も簡単になる。The frequency dividing circuit thus configured can divide the clock at an arbitrary dividing ratio, and the fluctuation of the interval between the divided clocks can be made within one clock. Further, since only the adder and the register need be used as the circuit elements, the configuration is simplified.
【0010】[0010]
【発明の実施の形態】以下に、図面を参照して、本発明
を適用した分周回路を説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A frequency divider according to the present invention will be described below with reference to the drawings.
【0011】(全体構成)図1は本例の分周回路を示す
ブロック図であり、図2は分周回路のタイミングチャー
トである。(Overall Configuration) FIG. 1 is a block diagram showing a frequency dividing circuit of this embodiment, and FIG. 2 is a timing chart of the frequency dividing circuit.
【0012】図1に示すように、分周回路1は、M進数
(Mは自然数)、本例では、16進数の加算器2と、レ
ジスタ3から構成されている。加算器2は2つのバス
4、7に接続されている。すなわち、バス4は加算器2
のY端子9に接続され、バス7は加算器2のX端子10
に接続されている。加算器2は、バス4を介してY端子
9に入力された値N(Nは自然数であり、本例では
「6」である。)と、バス7を介し入力された値とを加
算し、加算結果SUMをバス6に出力する。As shown in FIG. 1, the frequency dividing circuit 1 comprises an adder 2 of an M-ary number (M is a natural number), in this example, a hexadecimal number, and a register 3. The adder 2 is connected to two buses 4 and 7. That is, the bus 4 is connected to the adder 2
The bus 7 is connected to the X terminal 10 of the adder 2.
It is connected to the. The adder 2 adds a value N (N is a natural number, which is “6” in this example) input to the Y terminal 9 via the bus 4 and a value input via the bus 7. , And outputs the addition result SUM to the bus 6.
【0013】加算器2は、加算値SUMが「15」(=
M−1)より大きい場合、すなわち桁上がりが生じた場
合に、CRY端子12から出力線8にキャリー信号を出
力する。なお、16進数の加算器の2つの入力バス及び
1つの出力バスはそれぞれ4ビット構成である。The adder 2 determines that the added value SUM is "15" (=
M-1), a carry signal is output from the CRY terminal 12 to the output line 8 when a carry occurs. Each of the two input buses and one output bus of the hexadecimal adder has a 4-bit configuration.
【0014】レジスタ3は、加算器2において得られた
加算値SUMを、クロックの立ち上がり、又は立ち下が
りでラッチする。なお、加算値SUMは、バス6を介
し、レジスタ3のI端子14に入力される。ラッチされ
た値は、レジスタ3のO端子15からバス7を介して加
算器2のX端子10に入力される。The register 3 latches the added value SUM obtained by the adder 2 at the rising or falling edge of the clock. The sum SUM is input to the I terminal 14 of the register 3 via the bus 6. The latched value is input from the O terminal 15 of the register 3 to the X terminal 10 of the adder 2 via the bus 7.
【0015】(分周動作)主に図2を参照して分周器1
の動作を説明する。なお、1クロック目の立ち上がりに
おいて、レジスタ3のO端子15の出力値を「0」とす
る。(Dividing operation) Mainly referring to FIG.
Will be described. At the rise of the first clock, the output value of the O terminal 15 of the register 3 is set to “0”.
【0016】1クロック目の立ち上がりにおいては、加
算器2のY端子9に値「6」が入力され、X端子10に
はレジスタ3の出力値「0」が入力される。この結果、
加算器2は、それぞれの値を加算し、Z端子11からバ
ス6へ値「6」を出力する。At the rising edge of the first clock, the value “6” is input to the Y terminal 9 of the adder 2, and the output value “0” of the register 3 is input to the X terminal 10. As a result,
The adder 2 adds the respective values and outputs a value “6” from the Z terminal 11 to the bus 6.
【0017】2クロックの立ち上がりにおいては、レジ
スタ3がバス6の値「6」をラッチし、バス7を介して
加算器2のX端子10に値「6」が入力され、Y端子9
に1クロック毎に入力される所定の値「6」が入力され
る。これにより、加算器2は、それぞれの値「6」、
「6」を加算し、Z端子11からバス6へ値「12」を
出力する。At the rise of two clocks, the register 3 latches the value “6” of the bus 6, the value “6” is input to the X terminal 10 of the adder 2 via the bus 7,
, A predetermined value “6” that is input every clock. Thereby, the adder 2 calculates the respective values “6”,
"6" is added, and the value "12" is output from the Z terminal 11 to the bus 6.
【0018】3クロックの立ち上がりにおいては、レジ
スタ3がバス6の値「12」をラッチし、バス7を介し
て加算器2のX端子10に値「12」が入力され、Y端
子9に値「6」が入力される。これにより、加算器2
は、それぞれの値を加算し、Z端子11からバス6へ値
「2」を出力し、この出力と同時にCRY端子12から
出力線8へキャリー信号、すなわち、分周されたクロッ
クが出力される。At the rise of three clocks, the register 3 latches the value “12” of the bus 6, the value “12” is input to the X terminal 10 of the adder 2 via the bus 7, and the value is “6” is input. Thereby, the adder 2
Adds the respective values and outputs a value "2" from the Z terminal 11 to the bus 6, and at the same time as this output, a carry signal, that is, a divided clock is output from the CRY terminal 12 to the output line 8. .
【0019】なお、Z端子11からバス6へ値「2」が
出力されるのは、16進数の加算器2であるからであ
り、「12」に「6」を加算すると「18」となるが、
「18」から「16」を引いた値「2」が加算器2の加
算結果となる。又、キャリー信号が出力されるのは、加
算器2のX端子10に入力された値と、Y端子9に入力
された値との加算値が、15以上になったからであり、
すなわち16進数において桁上がりが生じた時にキャリ
ー信号が出力される。The value "2" is output from the Z terminal 11 to the bus 6 because the hexadecimal adder 2 adds "6" to "12" to become "18". But,
A value “2” obtained by subtracting “16” from “18” is the addition result of the adder 2. The carry signal is output because the sum of the value input to the X terminal 10 of the adder 2 and the value input to the Y terminal 9 becomes 15 or more.
That is, a carry signal is output when a carry occurs in a hexadecimal number.
【0020】本例の分周器1は、ある一定の値を1クロ
ック毎に加算していき、一定の値を越えた時にキャリー
信号を出力する。すなわち、このキャリー信号が分周さ
れたクロックである。本例では、N=6、M=16であ
るので、16/6=2.6666・・・となり、2クロ
ック又は3クロック毎にキャリー信号が出力され、平均
すると2.666・・・・クロック毎に、分周されたク
ロックが出力される。このように、本例の分周比は6/
16(=N/M)で表される。The frequency divider 1 of this embodiment adds a certain value every clock, and outputs a carry signal when the value exceeds a certain value. That is, this carry signal is a frequency-divided clock. In this example, since N = 6 and M = 16, 16/6 = 2.6666..., A carry signal is output every two clocks or three clocks, and an average of 2.666. Each time, a frequency-divided clock is output. Thus, the frequency division ratio of this example is 6 /
16 (= N / M).
【0021】(分周精度)前述したとおり、本例の分周
回路1は、値Nを1クロック毎に加算していき、値Mを
越えた時にキャリー信号、すなわち、分周されたクロッ
クを出力する。よって、分周されたクロックが出力され
るタイミングは、除算値(M/N)により決定される。
除算値(M/N)は、自然数または、小数点以下の値を
含む値となる。これら双方の場合について、分周された
クロック間隔のずれが1クロック未満となることを説明
する。(Division accuracy) As described above, the frequency dividing circuit 1 of the present embodiment adds the value N for each clock, and when the value N exceeds the value M, the carry signal, that is, the divided clock is added. Output. Therefore, the timing at which the divided clock is output is determined by the divided value (M / N).
The division value (M / N) is a natural number or a value including a value below the decimal point. In both cases, it will be described that the difference between the divided clock intervals is less than one clock.
【0022】まず、除算値(M/N)が自然数の場合に
は、この値Mは、値Nの倍数(M/Nの値)であり、そ
の倍数の値のクロック後に桁上がりが生じ、分周された
クロックが出力され、次に分周されたクロックが発生す
るタイミングも、値(M/N)クロック後に出力され
る。従って分周されたクロック間隔は常時一定となる。First, when the division value (M / N) is a natural number, this value M is a multiple of the value N (the value of M / N), and a carry occurs after a clock of the multiple value. The divided clock is output, and the timing at which the next divided clock is generated is also output after the value (M / N) clocks. Therefore, the divided clock interval is always constant.
【0023】次に、除算値(M/N)が割り切れず小数
点を含む値である場合について説明する。値(M/N)
は自然数N1と小数点P1との加算値である。よって、
最初に分周されたクロックが出力されるタイミングは、
値(N1+1)クロック後である。なぜならば、値(M
/N)が小数点を含む値なので、値N×値N1の値は値
Mより小さく、値N×値(N1+1)の値が初めて値M
を超えるからである。また、値N×値(N1+1)の値
は、値(M+N)より小さい。これは、値{(M+N)
÷N}の値が(M/N+1)となり、又、値N1は値
(M/N)より小さいので、値N×値(N1+1)の値
は、値N×値(M/N+1)=値(M+N)より小さい
値であるからである。Next, a case where the division value (M / N) is a value that is indivisible and includes a decimal point will be described. Value (M / N)
Is the sum of the natural number N1 and the decimal point P1. Therefore,
The timing at which the first divided clock is output is
After (N1 + 1) clocks. Because the value (M
/ N) is a value including a decimal point, the value of the value N × the value N1 is smaller than the value M, and the value of the value N × the value (N1 + 1) is the value M for the first time.
Because it exceeds. The value of the value N × the value (N1 + 1) is smaller than the value (M + N). This is the value {(M + N)
Since the value of {N} is (M / N + 1) and the value N1 is smaller than the value (M / N), the value of the value N × the value (N1 + 1) is the value N × the value (M / N + 1) = the value This is because the value is smaller than (M + N).
【0024】よって、1回目の桁上がり時における加算
器1からバス6への出力は、1から値(N−1)の間の
値となる。次に分周されたクロックが出力されるタイミ
ングは、値Nを加算していき、加算値が再び加算器1に
おいて値M以上になる時である。Therefore, the output from the adder 1 to the bus 6 at the time of the first carry becomes a value between 1 and the value (N-1). The next divided clock is output when the value N is added, and the added value again becomes equal to or greater than the value M in the adder 1.
【0025】前述したとおり、加算器1の出力は、1か
ら値(N−1)の間の値なので、値Mまでの差は、値
(M−1)から値(M−N+1)となる。値Mまでの差
が値(M−1)である場合においては、値(M−1)/
Nは値(M/N−1/N)となり、値1/Nの小数点を
P2とすると、値(M/N−1/N)=値(N1+P1
−P2)となる。値(N1+P1−P2)の整数部は、
値(N1−1)か値N1となり、次に加算器1の加算値
が値Mを超えるのは、値NをN1回、又は(N1+1)
回加算した時である。As described above, since the output of the adder 1 is a value between 1 and the value (N-1), the difference up to the value M is from the value (M-1) to the value (M-N + 1). . When the difference up to the value M is the value (M-1), the value (M-1) /
N is a value (M / N-1 / N). If the decimal point of the value 1 / N is P2, the value (M / N-1 / N) = value (N1 + P1)
-P2). The integer part of the value (N1 + P1-P2) is
The value (N1-1) or the value N1 and then the addition value of the adder 1 exceeds the value M is that the value N is changed to N1 times or (N1 + 1).
It is the time when it is added twice.
【0026】また、加算器1の値Mまでの差が値(M−
N+1)である場合においては、値(M−N+1)/N
は値(M/N−1+1/N)となり、値1/Nの小数点
をP2とすると、値(M/N−1+1/N)=値(N1
+P1−1+P2)となる。値(N1+P1−1+P
2)の整数部は、値(N1−1)か値N1となり、次に
加算器1の加算値が値Mを超えるのは、値NをN1回、
又は(N1+1)回加算した時である。The difference of the adder 1 up to the value M is the value (M-
N + 1), the value (M−N + 1) / N
Is the value (M / N-1 + 1 / N), and assuming that the decimal point of the value 1 / N is P2, the value (M / N-1 + 1 / N) = the value (N1
+ P1-1 + P2). Value (N1 + P1-1 + P
The integer part of 2) is the value (N1-1) or the value N1, and the next time the addition value of the adder 1 exceeds the value M is that the value N is N1 times.
Or when adding (N1 + 1) times.
【0027】よって、加算器1の加算結果が値Mを超え
るのは、値NをN1回か、又は(N1+1)回加える毎
に超えることとなる。従って、分周されたクロックの間
隔の揺らぎは1クロック以内に抑えることができる。Therefore, the addition result of the adder 1 exceeds the value M every time the value N is added N1 times or (N1 + 1) times. Therefore, the fluctuation of the interval between the divided clocks can be suppressed within one clock.
【0028】(その他の実施の形態)なお、上記の例で
は、M=16、N=6としているが、本発明はこれらの
値に限定されるものではない。これらの値を変更するこ
とにより、任意の分周比の分周回路を実現できる。(Other Embodiments) In the above example, M = 16 and N = 6, but the present invention is not limited to these values. By changing these values, a frequency dividing circuit having an arbitrary frequency dividing ratio can be realized.
【0029】[0029]
【発明の効果】以上説明したように、本発明の分周回路
は、加算器及びレジスタの2つの回路素子で構成され、
加算器は基準クロックの発生毎に入力される一定値Nと
レジスタからの入力値を加算し、レジスタは加算器で得
られた加算値をラッチして、その値を加算器に出力す
る。従って、加算器はある一定値を基準クロック発生毎
に加算していくこととなり、加算結果が、一定の値Mを
越えた時に、桁上げ信号を分周クロックとして出力す
る。As described above, the frequency dividing circuit of the present invention is composed of two circuit elements, an adder and a register.
The adder adds the constant value N input every time the reference clock is generated and the input value from the register. The register latches the added value obtained by the adder and outputs the value to the adder. Accordingly, the adder adds a certain value every time the reference clock is generated. When the addition result exceeds a certain value M, the adder outputs a carry signal as a divided clock.
【0030】本発明によれば、分周比を任意に設定で
き、分周されたクロックの間隔のゆらぎを1クロック以
内にすることの可能な簡単な構成の分周回路を実現でき
る。According to the present invention, it is possible to realize a frequency dividing circuit having a simple configuration in which the frequency dividing ratio can be set arbitrarily and the fluctuation of the interval between the divided clocks can be made within one clock.
【図1】本発明に係る分周回路のブロック図である。FIG. 1 is a block diagram of a frequency dividing circuit according to the present invention.
【図2】本発明に係る分周回路のタイミングチャートで
ある。FIG. 2 is a timing chart of a frequency dividing circuit according to the present invention.
【図3】従来の2進レートマルチプレクサの回路図であ
る。FIG. 3 is a circuit diagram of a conventional binary rate multiplexer.
【図4】従来の2進レートマルチプレクサにより分周さ
れたクロックのタイミングチャートである。FIG. 4 is a timing chart of a clock divided by a conventional binary rate multiplexer.
1 分周回路 2 加算器 3 レジスタ 4 バス(第1の入力端子) 5 入力線 6 バス 7 バス(第2の入力端子) 8 出力線 9 Y端子 10 X端子 11 Z端子 12 CRY端子(分周出力端子) 13 CLK端子 14 I端子 15 O端子 1 frequency divider 2 adder 3 register 4 bus (first input terminal) 5 input line 6 bus 7 bus (second input terminal) 8 output line 9 Y terminal 10 X terminal 11 Z terminal 12 CRY terminal (division) Output terminal) 13 CLK terminal 14 I terminal 15 O terminal
Claims (1)
算器の加算結果を基準クロックの立ち上がり毎にラッチ
するレジスタとを有し、 前記加算器における第1の入力端には、所定の値N(N
自然数)が入力され、第2の入力端には前記レジスタの
ラッチ内容が入力され、当該加算器の桁上げ信号出力端
から、前記基準クロックがN/Mで分周された分周クロ
ックが出力されることを特徴とする分周回路。1. An adder having an M-ary number (M natural number), and a register for latching an addition result of the adder at each rising edge of a reference clock, wherein a first input terminal of the adder has a predetermined input terminal. The value of N (N
A natural number), a latch content of the register is input to a second input terminal, and a divided clock obtained by dividing the reference clock by N / M is output from a carry signal output terminal of the adder. A frequency dividing circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11110275A JP2000307419A (en) | 1999-04-19 | 1999-04-19 | Frequency dividing circuit |
Applications Claiming Priority (1)
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Publications (1)
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---|---|
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1999
- 1999-04-19 JP JP11110275A patent/JP2000307419A/en active Pending
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