JP2000299395A - Nonvolatile semiconductor storage device and manufacture thereof - Google Patents
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Classifications
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、フラッシュメモリ
として使用される不揮発性半導体記憶装置、およびその
製造方法に関する。The present invention relates to a nonvolatile semiconductor memory device used as a flash memory and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】図３（ａ）から図３（ｇ）を用いて、従
来の不揮発性半導体記憶装置（以下「フラッシュメモ
リ」と記す）の製造方法を説明する。図３（ａ）は、ウ
ェル、フィールド酸化膜を形成した後で、犠牲酸化膜を
除去した直後の断面図を模式的に示したもので、図中の
Eで示される断面図が、メモリセルトランジスタの「ト
ランジスタ幅（W）」方向に平行な断面図であり、図中
のFで示される断面図が、メモリセルトランジスタの
「トランジスタ長さ（L）」方向に平行な断面図であ
る。これらの断面位置の表示は、図３（ｂ）から図３
（ｇ）まで共通である。2. Description of the Related Art A method for manufacturing a conventional nonvolatile semiconductor memory device (hereinafter, referred to as "flash memory") will be described with reference to FIGS. FIG. 3A schematically shows a cross-sectional view immediately after removing a sacrificial oxide film after forming a well and a field oxide film.
The cross-sectional view indicated by E is a cross-sectional view parallel to the “transistor width (W)” direction of the memory cell transistor, and the cross-sectional view indicated by F in the figure is the “transistor length (L)” of the memory cell transistor. It is sectional drawing parallel to a "direction. The display of these cross-sectional positions is shown in FIGS.
(G) is common.
【０００３】図中の符号３０１はシリコン基板であり、
この場合にはメモリセルトランジスタのＰウェルを示し
ている。３０２は分離のためのフィールド酸化膜であ
り、その厚さは４５００Å程度である。その後、図３
（ｂ）に示されるようにトンネル酸化膜３０３を熱酸化
法により１００Åもしくはそれ以下程度の厚さ形成し、
その上に浮遊ゲートとなるポリシリコン３０４をＣＶＤ
法により１５００Å程度堆積する。次に図３（ｃ）に示
すようにポリシリコンのドーピングとして、リンイオン
を３０ＫｅＶ、７E１４／ｃｍ2程度注入（３０５）す
る。その後、図３（ｄ）に示すように、ドライエッチン
グ法によりポリシリコンをエッチングし浮遊ゲート３０
６を形成する。その浮遊ゲートの上にポリポリ間の絶縁
膜３０７を堆積する。このポリポリ間絶縁膜はＣＶＤ法
による酸化膜／窒化膜／酸化膜の３層構造であり、酸化
膜に換算した膜厚は約２００Å程度である。[0003] Reference numeral 301 in the figure denotes a silicon substrate.
In this case, the P well of the memory cell transistor is shown. A field oxide film 302 for isolation has a thickness of about 4500 °. Then, FIG.
As shown in (b), a tunnel oxide film 303 is formed to a thickness of about 100 ° or less by a thermal oxidation method,
A polysilicon 304 serving as a floating gate is formed thereon by CVD.
Deposit about 1500 ° by the method. Next, as shown in FIG. 3C, phosphorus ions are implanted (305) at a dose of 30 KeV and about 7E14 / cm 2 as doping of polysilicon. Thereafter, as shown in FIG. 3D, the polysilicon is etched by a dry etching method to
6 is formed. An insulating film 307 between poly and poly is deposited on the floating gate. This poly-poly insulation film has a three-layer structure of an oxide film / nitride film / oxide film formed by a CVD method, and the film thickness in terms of an oxide film is about 200 °.
【０００４】ここで、周辺回路部のトランジスタ形成プ
ロセスが数工程入るが、その説明は省略する。このポリ
ポリ間絶縁膜３０７上に、ポリシリコンとタングステン
シリサイドから構成される制御ゲートとなるポリサイド
膜３０８を形成する。ポリシリコン膜はＣＶＤ法により
１５００Å程度堆積した後、オキシリン酸等の拡散によ
りリンをドープする。また、タングステンシリサイドは
スパッタ法により１５００Å程度堆積させる。この時点
で、図３（ｅ）に示す形状となる。その後図３（ｆ）に
示されるように、ドライエッチング法によりセルトラン
ジスタのゲート３０７を形成する。Here, a process for forming a transistor in a peripheral circuit portion includes several steps, but the description thereof is omitted. A polycide film 308 serving as a control gate composed of polysilicon and tungsten silicide is formed on the poly-poly insulation film 307. The polysilicon film is deposited by CVD at about 1500 ° and then doped with phosphorus by diffusion of oxyphosphoric acid or the like. Tungsten silicide is deposited by sputtering at about 1500 °. At this point, the shape shown in FIG. Thereafter, as shown in FIG. 3F, a gate 307 of the cell transistor is formed by a dry etching method.
【０００５】この後、図３（ｇ）に示すようにヒ素イオ
ンを５０ＫｅＶ、３Ｅ１５／ｃｍ2程度注入することで
トランジスタのソースとドレイン（３１０）を形成す
る。この後は、周辺回路部のトランジスタ形成工程を経
て、通常の層間膜工程、コンタクト工程、配線工程を経
てフラッシュメモリが完成する。Thereafter, as shown in FIG. 3 (g), arsenic ions are implanted at about 50 KeV and 3E15 / cm 2 to form the source and drain (310) of the transistor. Thereafter, a flash memory is completed through a transistor forming process of a peripheral circuit portion, a normal interlayer film process, a contact process, and a wiring process.
【０００６】[0006]
【発明が解決しようとする課題】この従来のフラッシュ
メモリの製造方法の問題点は、浮遊ゲートが均一なＮ型
であるため、データの保持特性に十分な余裕がとれない
点にあった。すなわち、浮遊ゲートの中でトンネル膜と
接する部分がＮ型であるため、その部分に蓄積された電
子が多数存在し、書込／消去動作を繰り返した後の劣化
したトンネル膜を介し、浮遊ゲート中の電子が漏洩しや
すい。A problem with the conventional method of manufacturing a flash memory is that the floating gate is of a uniform N type, so that there is not enough room for data retention characteristics. That is, since the portion of the floating gate that is in contact with the tunnel film is N-type, a large number of electrons are stored in that portion, and the floating gate is degraded after repeated writing / erasing operations. The electrons inside are easy to leak.
【０００７】本発明の目的は、上記の問題点を解決し、
十分な保持特性を備えたフラッシュメモリおよびその製
造方法を提供することである。An object of the present invention is to solve the above problems,
An object of the present invention is to provide a flash memory having sufficient retention characteristics and a method for manufacturing the same.
【０００８】[0008]
【課題を解決するための手段】本発明によるフラッシュ
メモリは、浮遊ゲートの中でトンネル膜と接する部分を
Ｐ型で形成することにより、浮遊ゲートに蓄積した電子
をトンネル膜から遠ざけられたＮ型領域に存在させ、デ
ータ保持時のトンネル膜を介しての電子の漏洩を防ぎ、
保持特性の向上を図るものである。In the flash memory according to the present invention, by forming a portion of the floating gate that is in contact with the tunnel film with a P-type, electrons accumulated in the floating gate are kept away from the tunnel film. In the area to prevent the leakage of electrons through the tunnel film during data retention,
The purpose is to improve the retention characteristics.
【０００９】フラッシュメモリの保持特性の劣化は、そ
の書込／消去動作を繰り返して行うことによるトンネル
膜にかかる電気的なストレスがトンネル膜の劣化を引き
起こし、浮遊ゲートから蓄積された電子が漏洩すること
で起こる。従来のフラッシュメモリの浮遊ゲートは均一
なＮ型で構成されているため（図３（ｄ））、トンネル
膜との界面に電子が多数存在し、データ保持時に電子が
漏洩しやすくなっていた。The deterioration of the holding characteristics of the flash memory is caused by the electrical stress applied to the tunnel film due to the repetition of the write / erase operation, which causes the deterioration of the tunnel film and the leakage of the accumulated electrons from the floating gate. It happens with things. Since the floating gate of the conventional flash memory has a uniform N-type (FIG. 3D), many electrons exist at the interface with the tunnel film, and the electrons are likely to leak during data retention.
【００１０】本発明においては、フラッシュメモリの浮
遊ゲートのトンネル膜と接する部分をＰ型で形成するこ
とにより、蓄積された電子をトンネル膜との界面から遠
ざけられたＮ型領域に存在させ、電気的ストレスによっ
て劣化した膜であっても、電子の漏洩を減らすことがで
き、保持特性を向上させることができる。In the present invention, by forming a portion of the floating gate of the flash memory which is in contact with the tunnel film with a P-type, the accumulated electrons are present in an N-type region which is kept away from the interface with the tunnel film, and the electric field is reduced. Even in the case of a film that has been degraded by a mechanical stress, the leakage of electrons can be reduced, and the retention characteristics can be improved.
【００１１】[0011]
【発明の実施の形態】図１（ａ）から図１（ｈ）を用い
て、本発明第１の実施の形態におけるフラッシュメモリ
の製造方法を説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A method for manufacturing a flash memory according to a first embodiment of the present invention will be described with reference to FIGS.
【００１２】図１（ａ）は、ウェル、フィールド酸化膜
を形成した後で、犠牲酸化膜を除去した直後の断面図を
模式的に示したものである。図中のＡで示される断面図
がメモリセルトランジスタの「トランジスタ幅（W）」
方向に平行な断面図であり、図中のＢで示される断面図
がメモリセルトランジスタの「トランジスタ長さ
（L）」方向に平行な断面図である。これらの断面図
は、図１（ｂ）から図１（ｈ）まで共通である。FIG. 1A is a schematic cross-sectional view showing a state after a sacrificial oxide film is removed after a well and a field oxide film are formed. The cross-sectional view indicated by A in the figure is the “transistor width (W)” of the memory cell transistor.
FIG. 2 is a cross-sectional view parallel to the direction, and a cross-sectional view indicated by B in the drawing is a cross-sectional view parallel to the “transistor length (L)” direction of the memory cell transistor. These sectional views are common to FIGS. 1B to 1H.
【００１３】符号１０１はシリコン基板であり、この場
合にはメモリセルトランジスタのＰウェルを示してい
る。１０２は分離のためのフィールド酸化膜であり、そ
の厚さは４５００Å程度である。その後、図１（ｂ）に
示されるように、トンネル酸化膜１０３を熱酸化法によ
り１００Åもしくはそれ以下程度の厚さ形成する。この
とき、ボロンの突き抜けを防止する意味でＮ2Ｏなどの
ガスを混合し、トンネル膜を窒化酸化膜で形成する。そ
のトンネル酸化膜上に浮遊ゲートとなるポリシリコン１
０４をＣＶＤ法により１５００Å程度堆積する。Reference numeral 101 denotes a silicon substrate, which in this case indicates a P well of a memory cell transistor. Reference numeral 102 denotes a field oxide film for isolation, and its thickness is about 4500 °. Thereafter, as shown in FIG. 1B, a tunnel oxide film 103 is formed to a thickness of about 100 ° or less by a thermal oxidation method. At this time, a gas such as N 2 O is mixed to prevent penetration of boron, and a tunnel film is formed of a nitrided oxide film. Polysilicon 1 serving as a floating gate on the tunnel oxide film
04 is deposited by CVD at about 1500 °.
【００１４】次に図１（ｃ）に示すようにポリシリコン
のドーピングとして、まず、ボロンイオンを１５Ｋｅ
Ｖ、４Ｅ１５／ｃｍ2程度注入（１０５）して、浮遊ゲ
ート全体をＰ型にする。ついで、図１（ｄ）に示すよう
にリンイオンを２０ＫｅＶ、７E１４／ｃｍ2程度注入
（１０６）する。このように構成することにより、浮遊
ゲートとなるポリシリコン膜はトンネル膜と接するＰ型
領域１０８とその上のＮ型領域１０７の２層構造とな
る。Next, as shown in FIG. 1C, as doping of polysilicon, first, boron ions are
V and about 4E15 / cm 2 are implanted (105) to make the entire floating gate P-type. Next, as shown in FIG. 1D, phosphorus ions are implanted (106) at about 20 KeV and about 7E14 / cm 2 . With this configuration, the polysilicon film serving as the floating gate has a two-layer structure of the P-type region 108 in contact with the tunnel film and the N-type region 107 thereon.
【００１５】その後、図１（ｅ）に示すようにドライエ
ッチング法によりポリシリコンをエッチングし浮遊ゲー
ト１０９を形成する。その浮遊ゲートの上にポリポリ間
の絶縁膜１１０を堆積する。このポリポリ間絶縁膜はＣ
ＶＤ法による酸化膜／窒化膜／酸化膜の３層構造であ
り、酸化膜に換算した膜厚は約２００Å程度である。こ
こで、周辺回路部のトランジスタ形成プロセスが数工程
入るが、その説明は省略する。このポリポリ間絶縁膜上
にポリシリコンとタングステンシリサイドから構成され
る制御ゲートとなるポリサイド膜１１１を形成する。Then, as shown in FIG. 1E, the polysilicon is etched by a dry etching method to form a floating gate 109. An insulating film 110 between poly and poly is deposited on the floating gate. This poly-poly insulation film is C
It has a three-layer structure of an oxide film / nitride film / oxide film by a VD method, and the thickness in terms of an oxide film is about 200 °. Here, the process of forming the transistor in the peripheral circuit portion includes several steps, but the description is omitted. A polycide film 111 serving as a control gate composed of polysilicon and tungsten silicide is formed on the poly-poly insulation film.
【００１６】ポリシリコン膜はＣＶＤ法により１５００
Å程度堆積した後、オキシリン酸等の拡散によりリンを
ドープする。また、タングステンシリサイドはスパッタ
法により１５００Å程度堆積させる。この時点で、図１
（ｆ）に示す形状となる。その後図１（ｇ）に示される
ように、ドライエッチング法によりセルトランジスタの
ゲート１１２を形成する。この後、図１（ｈ）に示すよ
うにヒ素イオンを５０ＫｅＶ、３E１５／ｃｍ2程度注入
することでトランジスタのソースとドレイン（１１３）
を形成する。この後は、周辺回路部のトランジスタ形成
工程を経て、通常の層間膜工程、コンタクト工程、配線
工程を経てフラッシュメモリが完成する。The polysilicon film is formed by CVD at 1500
After depositing about Å, phosphorus is doped by diffusion of oxyphosphoric acid or the like. Tungsten silicide is deposited by sputtering at about 1500 °. At this point, FIG.
The shape shown in FIG. Thereafter, as shown in FIG. 1G, a gate 112 of the cell transistor is formed by a dry etching method. Thereafter, as shown in FIG. 1 (h), the source and drain (113) of the transistor are implanted by implanting arsenic ions at 50 KeV and about 3E15 / cm 2.
To form Thereafter, a flash memory is completed through a transistor forming process of a peripheral circuit portion, a normal interlayer film process, a contact process, and a wiring process.
【００１７】以上からわかるように、本発明のフラッシ
ュメモリの製造方法では、浮遊ゲートのトンネル酸化膜
に接している部分はＰ型となっており、蓄積されている
電子はトンネル膜から遠ざけられたＮ型領域に存在して
いる。As can be seen from the above description, in the flash memory manufacturing method of the present invention, the portion of the floating gate that is in contact with the tunnel oxide film is P-type, and the accumulated electrons are kept away from the tunnel film. Present in the N-type region.
【００１８】次に、図２（ａ）から図２（ｈ）を用い
て、本発明のフラッシュメモリの製造方法の第２の実施
の形態を説明する。図２（ａ）は、ウェル、フィールド
酸化膜を形成した後で、犠牲酸化膜を除去した直後の断
面図を模式的に示したものである。図中のＣで示される
断面図がメモリセルトランジスタの「トランジスタ幅
（W）」方向に平行な断面図であり、図中のＤで示され
る断面図がメモリセルトランジスタの「トランジスタ長
さ（L）」方向に平行な断面図である。これらの断面図
は、図２（ｂ）から図２（ｈ）まで共通である。Next, a second embodiment of the method of manufacturing a flash memory according to the present invention will be described with reference to FIGS. 2 (a) to 2 (h). FIG. 2A schematically shows a cross-sectional view immediately after removing a sacrificial oxide film after forming a well and a field oxide film. The cross-sectional view indicated by C in the figure is a cross-sectional view parallel to the “transistor width (W)” direction of the memory cell transistor, and the cross-sectional view indicated by D in the figure is “transistor length (L)” of the memory cell transistor. ) "Is a sectional view parallel to the direction. These sectional views are common from FIG. 2B to FIG. 2H.
【００１９】符号２０１はシリコン基板であり、今の場
合本メモリセルトランジスタのＰウェルを示している。
２０２は分離のためのフィールド酸化膜であり、その厚
さは４５００Å程度である。その後、図２（ｂ）に示さ
れるようにトンネル酸化膜２０３を熱酸化法により１０
０Åもしくはそれ以下程度の厚さ形成する。このとき、
ボロンの突き抜けを防止する意味でＮ2Ｏなどのガスを
混合し、トンネル膜を窒化酸化膜で形成する。そのトン
ネル酸化膜上に浮遊ゲートとなるポリシリコン２０４を
ＣＶＤ法により１５００Å程度堆積する。Reference numeral 201 denotes a silicon substrate, which in this case indicates a P well of the present memory cell transistor.
202 is a field oxide film for isolation, and its thickness is about 4500 °. Thereafter, as shown in FIG. 2B, the tunnel oxide film 203 is
A thickness of about 0 ° or less is formed. At this time,
A gas such as N 2 O is mixed to prevent penetration of boron, and a tunnel film is formed of a nitrided oxide film. Polysilicon 204 serving as a floating gate is deposited on the tunnel oxide film by CVD at about 1500 °.
【００２０】次に図２（ｃ）に示すようにポリシリコン
のドーピングとして、まず、ボロンイオンを１５Ｋｅ
Ｖ、４Ｅ１４／ｃｍ2程度注入（２０５）し、浮遊ゲー
ト全体をＰ型にする。ついで、図２（ｄ）に示されるよ
うに、よく知られたリソグラフィー工程で、トンネル酸
化膜直上をレジストで覆うようにパターニング（２０
６）した後、リンイオンを３０ＫｅＶ、７Ｅ１４／ｃｍ
2程度注入（２０７）する。このように構成することに
より、浮遊ゲートとなるポリシリコン膜はトンネル膜と
接するＰ型領域２０９とその両脇のＮ型領域２０８の２
層構造となる。Next, as shown in FIG. 2C, as doping of polysilicon, first, boron ions are
V, about 4E14 / cm 2 is implanted (205) to make the entire floating gate P-type. Then, as shown in FIG. 2D, patterning is performed by a well-known lithography step so that the resist is formed just above the tunnel oxide film (20).
6) After that, the phosphorous ions are converted to 30 KeV, 7E14 / cm
Inject about 2 (207). With this configuration, the polysilicon film serving as the floating gate has two regions, the P-type region 209 in contact with the tunnel film and the N-type regions 208 on both sides thereof.
It has a layer structure.
【００２１】その後、図２（ｅ）に示すようにドライエ
ッチング法によりポリシリコンをエッチングし浮遊ゲー
ト２１０を形成する。その浮遊ゲートの上にポリポリ間
の絶縁膜２１１を堆積する。このポリポリ間絶縁膜はＣ
ＶＤ法による酸化膜／窒化膜／酸化膜の３層構造であ
り、酸化膜に換算した膜厚は約２００Å程度である。こ
こで、周辺回路部のトランジスタ形成プロセスが数工程
入るが、その説明は省略する。このポリポリ間絶縁膜上
にポリシリコンとタングステンシリサイドから構成され
る制御ゲートとなるポリサイド膜２１２を形成する。Then, as shown in FIG. 2E, the polysilicon is etched by a dry etching method to form a floating gate 210. An insulating film 211 between poly and poly is deposited on the floating gate. This poly-poly insulation film is C
It has a three-layer structure of an oxide film / nitride film / oxide film by a VD method, and the thickness in terms of an oxide film is about 200 °. Here, the process of forming the transistor in the peripheral circuit portion includes several steps, but the description is omitted. A polycide film 212 serving as a control gate composed of polysilicon and tungsten silicide is formed on the poly-poly insulation film.
【００２２】ポリシリコン膜はＣＶＤ法により１５００
Å程度堆積した後、オキシリン酸等の拡散によりリンを
ドープする。また、タングステンシリサイドはスパッタ
法により１５００Å程度堆積させる。この時点で、図２
（ｆ）に示す形状となる。その後図２（ｇ）に示される
ように、ドライエッチング法によりセルトランジスタの
ゲート２１３を形成する。この後、図２（ｈ）に示すよ
うにヒ素イオンを５０ＫｅＶ、３E１５／ｃｍ2程度注入
することでトランジスタのソースとドレイン（２１４）
を形成する。この後は、周辺回路部のトランジスタ形成
工程を経て、通常の層間膜工程、コンタクト工程、配線
工程を経てフラッシュメモリが完成する。The polysilicon film is formed by CVD at 1500
After depositing about Å, phosphorus is doped by diffusion of oxyphosphoric acid or the like. Tungsten silicide is deposited by sputtering at about 1500 °. At this point, FIG.
The shape shown in FIG. Thereafter, as shown in FIG. 2G, a gate 213 of the cell transistor is formed by a dry etching method. Thereafter, as shown in FIG. 2H, arsenic ions are implanted at about 50 KeV and 3E15 / cm 2, so that the source and drain (214) of the transistor are formed.
To form Thereafter, a flash memory is completed through a transistor forming process of a peripheral circuit portion, a normal interlayer film process, a contact process, and a wiring process.
【００２３】以上からわかるように、本発明のフラッシ
ュメモリ製造方法の第２の形態においても、浮遊ゲート
のトンネル酸化膜に接している部分はＰ型となってお
り、蓄積されている電子はトンネル膜から遠ざけられた
Ｎ型領域に存在している。As can be seen from the above description, also in the second embodiment of the flash memory manufacturing method of the present invention, the portion of the floating gate in contact with the tunnel oxide film is P-type, and the accumulated electrons are Located in an N-type region away from the membrane.
【００２４】[0024]
【発明の効果】本発明によれば、浮遊ゲートのトンネル
酸化膜に接する部分をＰ型とし、蓄積されている電子を
トンネル膜から遠ざけられたＮ型領域に存在させている
ため、電気的ストレスによって劣化したトンネル膜であ
っても、電子の漏洩を減らすことができ、フラッシュメ
モリの保持特性が向上するという効果が得られる。According to the present invention, since the portion of the floating gate in contact with the tunnel oxide film is P-type and the accumulated electrons are present in the N-type region away from the tunnel film, the electric stress is reduced. Thus, even if the tunnel film is deteriorated, the leakage of electrons can be reduced, and the effect of improving the retention characteristics of the flash memory can be obtained.
【図１】本発明の第１の実施の形態におけるフラッシュ
メモリの製造方法の工程断面図。FIG. 1 is a process sectional view of a flash memory manufacturing method according to a first embodiment of the present invention.
【図２】本発明の第２の実施の形態におけるフラッシュ
メモリの製造方法の工程断面図。FIG. 2 is a process sectional view of a method for manufacturing a flash memory according to a second embodiment of the present invention.
【図３】従来のフラッシュメモリの製造方法の工程断面
図。FIG. 3 is a process sectional view of a conventional flash memory manufacturing method.
１０４ ポリシリコン １０５ ボロンイオン １０６ リンイオン １０７ Ｎ型領域 １０８ Ｐ型領域 １０９ 浮遊ゲート １１０ 絶縁膜 １１１ ポリサイド膜 １１２ ゲート １１３ ソース，ドレイン ２０１ シリコン基板 ２０２ フィールド酸化膜 ２０３ トンネル酸化膜 ２０４ ポリシリコン ２０５ ボロンイオン ２０６ パターニング ２０７ リンイオン ２０８ Ｎ型領域 ２０９ Ｐ型領域 ２１０ 浮遊ゲート ２１２ ポリサイド膜 ２０３ ゲート ２１４ ソース，ドレイン 104 Polysilicon 105 Boron ion 106 Phosphorus ion 107 N-type region 108 P-type region 109 Floating gate 110 Insulating film 111 Polycide film 112 Gate 113 Source / drain 201 Silicon substrate 202 Field oxide film 203 Tunnel oxide film 204 Polysilicon 205 Boron ion 206 Patterning 207 Phosphorus ion 208 N-type region 209 P-type region 210 Floating gate 212 Polycide film 203 Gate 214 Source, drain
Claims (4)
Ｐ型で形成し、トンネル膜から遠ざけた部分にＮ型を形
成し、そのＮ型部分に蓄積された電子を存在させるよう
にしたことを特徴とする不揮発性半導体記憶装置。1. A structure in which a portion of a floating gate in contact with a tunnel film is formed as a P-type, an N-type is formed in a portion distant from the tunnel film, and electrons accumulated in the N-type portion are present. A nonvolatile semiconductor memory device characterized by the above-mentioned.
ボロンの突き抜けを防止するようにした不揮発性半導体
記憶装置。2. The method according to claim 1, wherein the tunnel film is formed of a nitrided oxide film.
A nonvolatile semiconductor memory device which prevents penetration of boron.
後、犠牲酸化膜を除去したシリコン基板に、トンネル酸
化膜を熱酸化法により形成する工程と、前記トンネル酸
化膜上に浮遊ゲートとなるポリシリコンを堆積する工程
と、ポリシリコンのドーピングとして、まずボロンイオ
ンを注入し、浮遊ゲート全体をＰ型にし、ついでリンイ
オンを注入し、これにより浮遊ゲートとなるポリシリコ
ン膜をトンネル膜と接するＰ型領域とその上のＮ型領域
の２層構造とする工程と、ドライエッチング法によりポ
リシリコンをエッチングして浮遊ゲートを形成する工程
と、前記浮遊ゲートの上に絶縁膜を堆積する工程と、前
記絶縁膜上に制御ゲートとなるポリサイド膜を形成する
工程と、トランジスタのソースとドレインを形成する工
程と、を具備することを特徴とする不揮発性半導体記憶
装置の製造方法。3. A step of forming a tunnel oxide film by thermal oxidation on a silicon substrate from which a sacrificial oxide film has been removed after forming a well and a field oxide film, and forming polysilicon serving as a floating gate on the tunnel oxide film. And, as a doping of polysilicon, first, boron ions are implanted to make the entire floating gate P-type, and then phosphorus ions are implanted, whereby the polysilicon film serving as the floating gate is brought into contact with the tunnel film in a P-type region. Forming a floating gate by etching polysilicon by a dry etching method; depositing an insulating film on the floating gate; A step of forming a polycide film serving as a control gate on the film, and a step of forming a source and a drain of the transistor A method for manufacturing a nonvolatile semiconductor memory device, comprising:
体をＰ型にする工程につづいて、リソグラフィー工程で
トンネル酸化膜直上をレジストで覆うようにパターニン
グし、リンイオンを注入することにより、浮遊ゲートと
なるポリシリコン膜をトンネル膜と接するＰ型領域とそ
の両脇のＮ型領域の２層構造とし、ついで前記浮遊ゲー
トの形成を行う請求項３に記載の方法。4. Following the step of implanting boron ions to make the entire floating gate P-type, patterning is performed in a lithography step so as to cover just above the tunnel oxide film with a resist, and phosphorus ions are implanted to form a floating gate. 4. The method according to claim 3, wherein the polysilicon film has a two-layer structure including a P-type region in contact with the tunnel film and N-type regions on both sides thereof, and then forming the floating gate.
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