JP3183396B2 - Nonvolatile semiconductor memory device and manufacturing method thereof - Google Patents

Nonvolatile semiconductor memory device and manufacturing method thereof

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健一 小山
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日本電気株式会社
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【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、不揮発性半導体記憶装置およびその製造方法に係わり、特にフラッシュメモリのメモリセル、およびその製造方法に好適に用いられる不揮発性半導体記憶装置およびその製造方法に関する。 The present invention relates to relates to a nonvolatile semiconductor memory device and a manufacturing method thereof, in particular the memory cell of the flash memory, and preferably a nonvolatile semiconductor memory device and a manufacturing method thereof used in the method of manufacturing the same.

【0002】 [0002]

【従来の技術】不揮発性シリコン記憶装置としては情報の消去および書き込みが可能なEPROM、フラッシュメモリ等が知られているが、これら不揮発性シリコン記憶装置は、従来、シリコン基板表面にトンネル酸化膜、 BACKGROUND ART erasable and writing of information as non-volatile silicone storage device EPROM, although a flash memory or the like are known, these nonvolatile silicone storage device, conventionally, a tunnel oxide film on a silicon substrate surface,
電荷蓄積を目的とした浮遊ゲート電極層、電極間絶縁膜、各メモリセルのワード線となる制御ゲート電極層を形成し、積層構造のゲート電極に加工した後に、ソース・ドレイン拡散層およびチャネル領域を形成し、その後、各電極への金属配線を形成していた。 Floating gate electrode layer for the purpose of charge storage, the inter-electrode insulating film, a control gate electrode layer serving as a word line of each memory cell is formed, after processing the gate electrode of the laminated structure, the source-drain diffusion layer and the channel region It is formed and then to form a metal wiring to the electrodes.

【0003】この構造を有するフラッシュメモリセルとして例えば、Masataka Kato et.al.“A 0.4-μm Self-A As a flash memory cell having this structure example, Masataka Kato et.al. "A 0.4-μm Self-A
ligned Contactless Memory Cell Technology Suitable ligned Contactless Memory Cell Technology Suitable
for256-Mbit Flash Memories" 1994 IEDM Tech.Digest for256-Mbit Flash Memories "1994 IEDM Tech.Digest
pp.921-923に示されているような、データ書き込み・ pp.921-923, such as shown in, data writing and
データ消去の動作時にファウラー・ノルドハイム(F Fowler-Nordheim during operation of the data erasure (F
N)現象を利用して、トンネル酸化膜中の電子の通過を実現する、いわゆるFN型のフラッシュメモリセルが提案されている。 Utilizing N) phenomenon, to achieve the passage of electrons in the tunnel oxide film, a so-called FN type flash memory cell has been proposed.

【0004】このFN型メモリセルの構造及び製造方法を図6に示す。 [0004] A structure and manufacturing method of the FN type memory cell in FIG. まず、シリコン基板1上にトンネル酸化膜2を形成し、この基板上に第1の浮遊ゲート電極用多結晶シリコン膜3およびシリコン酸化膜4を形成する。 First, a tunnel oxide film 2 on the silicon substrate 1, forming the first floating gate electrode polysilicon film 3 and the silicon oxide film 4 on the substrate.
次に、フォトリソグラフィーとドライエッチング技術を用い、シリコン酸化膜4,シリコン膜3を第1の浮遊ゲート電極形状に加工する。 Next, using photolithography and dry etching techniques, processed silicon oxide film 4, the silicon film 3 on the first floating gate electrode shape. その後、シリコン窒化膜5を堆積し、シリコン窒化膜5をエッチバックすることで、 Then, depositing a silicon nitride film 5, the silicon nitride film 5 is etched back
図6(a)に示す構造を形成する。 To form the structure shown in Figure 6 (a).

【0005】次に、シリコン窒化膜5をマスク材料にして、熱酸化を実施して各メモリセルを電気的に分離するフィールド酸化膜6を形成し、続けてシリコン窒化膜5 [0005] Next, the silicon nitride film 5 as a mask material, a thermally oxidized to form a field oxide film 6 to electrically isolate each memory cell is conducted, the silicon nitride film 5 continues
をホットリン酸を用いたウェットエッチングにより除去し、その後、シリコン膜3,シリコン酸化膜4,フィールド酸化膜6をマスク材料にしてメモリセルのソース・ Was removed by wet etching using hot phosphoric acid, then, the silicon film 3, the source of silicon oxide film 4, and a field oxide film 6 as a mask material memory cell
ドレイン拡散層7を形成するための砒素のイオン注入を実施する(図6(b))。 Implementing the ion implantation of arsenic for forming the drain diffusion layer 7 (Figure 6 (b)).

【0006】さらに、シリコン酸化膜8を堆積して、これをエッチバックすることでシリコン膜3間の溝を埋め込んだ後、第2の浮遊ゲート電極用の多結晶シリコン膜9を堆積し、これをフォトリソグラフィーとドライエッチング技術を用い、シリコン膜9を第2の浮遊ゲート電極形状に加工する。 Furthermore, by depositing a silicon oxide film 8, which was after embedding groove between the silicon film 3 is etched back, a polycrystalline silicon film 9 for second floating gate electrode, which the photolithography and dry etching techniques, to process the silicon film 9 to the second floating gate electrode shape. この時、第1,第2の浮遊ゲート電極用シリコン膜3,9は電気的に接続した状態になるように形成する。 The first, the silicon layer 3, 9 a second floating gate electrode is formed to be in a state of electrically connected. 続けて、絶縁膜10,制御ゲート電極用の多結晶シリコン膜11を堆積し、これをフォトリソグラフィーとドライエッチング技術を用い、シリコン膜1 Subsequently, the insulating film 10, a polycrystalline silicon film 11 for the control gate electrode, using photolithography and dry etching techniques so, the silicon film 1
1を制御ゲート電極形状に加工するとともに、第1,第2の浮遊ゲート電極用シリコン膜3,9のドライエッチングも行い、各メモリセル毎の浮遊ゲート電極の分離を行い、フラッシュメモリセルを作成する(図6 With processing the 1 to the control gate electrode shape, first, be carried out dry etching of the second floating gate electrode silicon film 3, 9, performs separation of the floating gate electrode of each memory cell, creating a flash memory cell to (Fig. 6
(c))。 (C)). このフラッシュメモリセルにおいて、第2の浮遊ゲート電極用シリコン膜9は制御ゲート電極11との対向面積を増大させ、浮遊ゲート電極と制御ゲート電極の容量結合を高める働きをしている。 In this flash memory cell, a second floating gate electrode silicon film 9 is controlled to increase the opposing area between the gate electrode 11, it has a function of increasing the capacitive coupling of the floating gate electrode and the control gate electrode.

【0007】しかしながら、このフラッシュメモリセルにおいては、メモリセル間の素子分離にフィールド酸化膜を用いている。 However, in this flash memory cell uses a field oxide film in the device isolation between memory cells. そのため、メモリセルの高集積化が進んでも、ある程度の素子分離特性を保つために、0.6 Therefore, also high integration of memory cells proceeds, in order to maintain some degree of isolation properties, 0.6
μm程度以上の素子分離幅は求められ、メモリセルの微細化が困難になる。 μm approximately or more isolation width sought, miniaturization of the memory cell becomes difficult.

【0008】このような状況を解決するための一方法として、Masataka Kato et.al.“A Shallow-Trench-Isola [0008] As one method for solving such a situation, Masataka Kato et.al. "A Shallow-Trench-Isola
tion Flash Memory Technology with a Source-bias Pr tion Flash Memory Technology with a Source-bias Pr
ogramming Method" 1996 IEDM Tech.Digest pp.177-180 ogramming Method "1996 IEDM Tech.Digest pp.177-180
に示されているように、素子分離法としてシリコン基板に溝構造を形成し、溝内をシリコン酸化膜で埋め込み、素子分離幅を0.25μmまで低減できるメモリセル構造が提案されている。 As shown in, to form a groove structure in the silicon substrate as an element isolation method, embedded in the groove in the silicon oxide film, the memory cell structure is proposed which can reduce the element isolation width to 0.25 [mu] m.

【0009】以下、図4および図5を用いてメモリセル構造と製造方法を示す。 [0009] Hereinafter, a manufacturing method and a memory cell structure with reference to FIGS. まず、シリコン基板20上にトンネル酸化膜21を形成し、この基板上に第1の浮遊ゲート電極用多結晶シリコン膜22,シリコン酸化膜23 First, a tunnel oxide film 21 on the silicon substrate 20, the first floating gate electrode polysilicon film 22 on the substrate, a silicon oxide film 23
およびシリコン窒化膜24を形成する。 And forming a silicon nitride film 24. 次に、フォトリソグラフィーとドライエッチング技術を用い、シリコン窒化膜24,シリコン酸化膜23およびシリコン膜22 Next, using photolithography and dry etching techniques, the silicon nitride film 24, the silicon oxide film 23 and the silicon film 22
を第1の浮遊ゲート電極形状に加工する。 Processing the to the first floating gate electrode shape. その後、シリコン膜22,シリコン酸化膜23,シリコン窒化膜24 Thereafter, the silicon film 22, a silicon oxide film 23, the silicon nitride film 24
をマスク材料にしてメモリセルのソース・ドレイン拡散層25を形成するための砒素のイオン注入を実施する(図4(a))。 As a mask material to an ion implantation of arsenic for forming the source and drain diffusion layers 25 of the memory cell (Figure 4 (a)).

【0010】その後、シリコン膜22の側壁を熱酸化してシリコン酸化膜33を形成し、続けてシリコン窒化膜26とシリコン酸化膜27を堆積し、シリコン酸化膜2 [0010] Then, the sidewall of the silicon film 22 is thermally oxidized to form a silicon oxide film 33, a silicon nitride film is deposited 26 and the silicon oxide film 27 continues, the silicon oxide film 2
7,シリコン窒化膜26をエッチバックすることで、第1の浮遊ゲート電極側壁にシリコン窒化膜26とシリコン酸化膜27のサイドウォールを形成する。 7, the silicon nitride film 26 is etched back to form a sidewall of the silicon nitride film 26 and the silicon oxide film 27 on the first floating gate electrode side walls. このサイドウォールをマスク材にしてシリコン基板20をドライエッチングして各メモリセル間に溝を掘った後、シリコン基板20の溝表面を熱酸化することでシリコン酸化膜2 After digging a trench between the sidewalls as a mask material to the silicon substrate 20 is dry-etched with the memory cell, the silicon oxide film 2 a groove surface of the silicon substrate 20 by thermal oxidation
8を形成する(図4(b))。 8 to form (Figure 4 (b)).

【0011】次に、シリコン酸化膜29の堆積と、このシリコン酸化膜29のエッチバックにより、サイドウォール27とシリコン酸化膜28表面を被覆するシリコン酸化膜29を形成した後、シリコン膜30の堆積と、このシリコン膜30のエッチバックにより、メモリセル間の溝を埋め込み、素子分離幅0.25μmを実現する(図4(c))。 [0011] Next, the deposition of the silicon oxide film 29 by etching back the silicon oxide film 29, after forming a silicon oxide film 29 covering the sidewall 27 and the silicon oxide film 28 surface, deposition of the silicon film 30 When, by etching back the silicon film 30, embedding the trench between memory cells, to achieve an element isolation width 0.25 [mu] m (FIG. 4 (c)).

【0012】次に、シリコン膜30の表面を熱酸化した後、シリコン窒化膜24を、ホットリン酸を用いたウェットエッチングにより除去する(図5(d))。 [0012] Then, the surface of the silicon film 30 is thermally oxidized, a silicon nitride film 24 is removed by wet etching using hot phosphoric acid (Fig. 5 (d)).

【0013】続けて、シリコン酸化膜23をドライエッチングにより除去した後、第2の浮遊ゲート電極用の多結晶シリコン膜32を堆積し、これをフォトリソグラフィーとドライエッチング技術を用い、シリコン膜32を第2の浮遊ゲート電極形状に加工する。 [0013] Subsequently, after the silicon oxide film 23 is removed by dry etching, the second floating gate polysilicon film 32 for the electrode is deposited, using photolithography and dry etching techniques so, the silicon film 32 processed into the second floating gate electrode shape. この時、第1, At this time, the first,
第2の浮遊ゲート電極用シリコン膜22,32は電気的に接続した状態になる。 The second floating gate electrode silicon film 22, 32 is in a state electrically connected. 続けて、絶縁膜33,制御ゲート電極用の多結晶シリコン膜34を堆積し、これをフォトリソグラフィーとドライエッチング技術を用い、シリコン膜34を制御ゲート電極形状に加工するとともに、 Subsequently, together with the insulating film 33, a polycrystalline silicon film 34 for the control gate electrode, which photolithography and dry etching techniques, to process the silicon film 34 to the control gate electrode shape,
第1,第2の浮遊ゲート電極用シリコン膜22,32のドライエッチングも行い、各メモリセル毎の浮遊ゲート電極の分離を行い、フラッシュメモリセルを作成する(図5(e))。 First, also performed dry etching of the second floating gate electrode silicon film 22 and 32, subjected to separation of the floating gate electrode of each memory cell, creating a flash memory cell (FIG. 5 (e)). このフラッシュメモリセルにおいて、 In this flash memory cell,
第2の浮遊ゲート電極用シリコン膜32は制御ゲート電極34との対向面積を増大させ、浮遊ゲート電極と制御ゲート電極の容量結合を高める働きをしている。 The second floating gate electrode silicon film 32 is controlled to increase the opposing area between the gate electrode 34, it has a function of increasing the capacitive coupling of the floating gate electrode and the control gate electrode.

【0014】 [0014]

【発明が解決しようとする課題】しかしながら、図5 The object of the invention is to be Solved However, Figure 5
(e)に示すように、メモリセルの高集積化のために素子分離幅を0.25μmと狭めた結果、隣接するメモリセルの第2の浮遊ゲート電極用シリコン膜32は、素子分離にフィールド酸化膜を用いた場合に比べ接近する。 (E), the result of narrowing the 0.25μm an isolation width for higher integration memory cell, the second floating gate electrode silicon film 32 of the adjacent memory cells are field isolation We approach compared with the case of using the oxide film.
また、第2の浮遊ゲート電極用シリコン膜32の加工技術が従来と同じ場合には、第2の浮遊ゲート電極用シリコン膜32の分離間隔は従来と同じになるため、素子分離領域に突きだしている部分の第2の浮遊ゲート電極用シリコン膜32の面積が減少することになる。 Also, if the same as the processing technology of the second floating gate electrode silicon film 32 is conventional, the separation distance between the second floating gate electrode silicon film 32 to become the same as conventional, and protrudes into the isolation region area of ​​the second floating gate electrode silicon film 32 of the portion there are decreased. その結果、第2の浮遊ゲート電極用シリコン膜32と制御ゲート電極34の対向面積が減少し、浮遊ゲート電極と制御ゲート電極の容量結合も低減する。 As a result, the facing area of ​​the second floating gate electrode silicon film 32 and the control gate electrode 34 is reduced, also reduces the capacitive coupling of the floating gate electrode and the control gate electrode. このため、制御ゲート電極34に電圧を印加し、浮遊ゲート電極22,32 Therefore, a voltage is applied to the control gate electrode 34, the floating gate electrode 22 and 32
を介してトンネル酸化膜21に電界を加える場合、従来と同じ電界をトンネル酸化膜21に加えるためには、より高い電圧を制御ゲート電極に印加する必要がある。 When applying an electric field to the tunnel oxide film 21 through, in order to make the same field as the conventional tunnel oxide film 21, it is necessary to apply a higher voltage to the control gate electrode. その結果、このフラッシュメモリセルを操作するためには、より高い値の電源電圧が必要になり、素子の低電圧化、低消費電力化が困難になる。 As a result, in order to operate the flash memory cell is required supply voltage of a higher value, the low voltage of the device, power consumption becomes difficult.

【0015】 [0015]

【課題を解決するための手段】本発明の不揮発性半導体記憶装置は、半導体基板にソースおよびドレイン電極用の不純物拡散層を有し、該不純物拡散層により規定されるチャネル領域上にはゲート絶縁膜を介して第1の浮遊ゲート電極を有し、前記不純物拡散層上には前記ゲート絶縁膜よりも薄いトンネル絶縁膜を介してその高さが前 Means for Solving the Problems] nonvolatile semiconductor memory device of the present invention has an impurity diffusion layer for the source and drain electrode on the semiconductor substrate, a gate insulation on a channel region defined by the impurity diffusion layer having a first floating gate electrode through the film, said impurity diffusion layer on the height before through a thin tunnel insulating film than the gate insulating film
記第1の浮遊ゲート電極よりも高い第2の浮遊ゲート電極を有し、前記第1および第2の浮遊ゲート電極と接続する第3の浮遊ゲート電極を有し、該第3の浮遊ゲート電極上に絶縁膜を介して制御ゲート電極を有し、前記第 Has a serial higher than the first floating gate electrode and the second floating gate electrode, a third floating gate electrode connected to said first and second floating gate electrode, the floating gate electrode of the third a control gate electrode via an insulating film on the first
3の浮遊ゲート電極の表面は、前記第1および第2の浮 Surface 3 of the floating gate electrode, said first and second floating
遊ゲート電極の高低差により生じる凹状の窪みに対応し Corresponding to the concave depression caused by the height difference between the Yu gate electrode
て凹状に形成されていることを特徴とする。 Characterized in that it is formed in a concave shape Te.

【0016】また本発明の不揮発性半導体記憶装置の製造方法は、半導体基板に、ゲート絶縁膜、第1の浮遊ゲート電極用半導体膜、 シリコン酸化膜、 シリコン窒化膜を順次形成する工程と、チャネル領域に相当する部分以外の領域の、前記第1の浮遊ゲート電極用半導体膜、前記シリコン酸化膜、前記シリコン窒化膜を除去した後、 [0016] method of manufacturing a nonvolatile semiconductor memory device of the present invention, the semiconductor substrate, a gate insulating film, a first floating gate electrode for a semiconductor film, a silicon oxide film, a step of sequentially forming a silicon nitride film, a channel in a region other than the portion corresponding to the region, the first floating gate electrode for a semiconductor film, the silicon oxide film, after removing the silicon nitride film,
不純物をイオン注入し、ソース/ドレイン拡散層を形成する工程と、該チャネル領域に相当する部分以外の領域の前記ゲート絶縁膜を除去した後、トンネル絶縁膜を形成し、その表面に第2の浮遊ゲート電極用半導体膜を堆積し、前記半導体基板上の該第2の浮遊ゲート電極用半導体膜及び該トンネル絶縁膜を一部除去することで、前記第1の浮遊ゲート電極用半導体膜、シリコン酸化膜、 The impurity ions are implanted, and forming a source / drain diffusion layer, after removing the gate insulating film in a region other than the portion corresponding to the channel region, forming a tunnel insulating film, a second on its surface floating gate electrode for a semiconductor film is deposited, said second floating gate electrode for a semiconductor film and said tunnel insulating film on a semiconductor substrate by partially removing the first floating gate electrode for a semiconductor film, a silicon Oxide film,
シリコン窒化膜の側壁部に前記第2の浮遊ゲート電極用半導体膜を形成する工程と、前記第1の浮遊ゲート電極用半導体膜、シリコン酸化膜、シリコン窒化膜の側壁部に形成された前記第2の浮遊ゲート電極用半導体膜をマスクとして前記半導体基板に溝を形成し、該溝の内壁 And forming the second floating gate electrode for a semiconductor film on the side wall of the silicon nitride film, the first floating gate electrode for a semiconductor film, a silicon oxide film, the first formed in the side wall portion of the silicon nitride film the second floating gate electrode for a semiconductor film to form a trench in the semiconductor substrate as a mask, the inner wall of the groove
第1の絶縁膜を形成した後、該溝を第2の絶縁膜で埋め込む工程と、前記シリコン窒化膜と前記シリコン酸化膜を除去した後、前記第1および第2の浮遊ゲート電極用半導体膜と電気的に接続する第3の浮遊ゲート電極用半導体膜を形成し、さらに該第3の浮遊ゲート電極用半導体膜上に第3の絶縁膜を介して制御ゲート電極を設ける工程と、を有することを特徴とする。 After forming the first insulating film, a step of filling the groove with a second insulating film, after removing the silicon oxide film and the silicon nitride film, the first and second floating gate electrode for a semiconductor film and a step in which the third floating gate electrode for a semiconductor film is formed, provided with the control gate electrode further through a third insulating film on said third floating gate electrode for a semiconductor film for electrically connecting the it is characterized in.

【0017】(作用)本発明においては、1)素子分離法として半導体基板に形成した溝構造の素子分離を用い、かつメモリセルのトンネル領域の面積を低減することで、制御ゲート電極−浮遊ゲート電極間および浮遊ゲート電極−半導体基板間の電気容量結合比を変更し、制御ゲート電極に印加した電圧がトンネル絶縁膜へ電界を加え易くすることで、メモリセルの高集積化と素子の低電圧動作実現を可能にできる。 [0017] In (action) A, 1) using an element isolation of the formed groove structure on a semiconductor substrate as element isolation method, and to reduce the area of ​​the tunnel region of the memory cell, the control gate electrode - the floating gate electrodes and between the floating gate electrode - change the capacitance coupling ratio between a semiconductor substrate, the voltage applied to the control gate electrode that is easily added to the field to the tunnel insulating film, the low voltage of the high integration and element of the memory cell It can enable the operation realized.

【0018】本発明を用いることで向上する特性向上としては、1)素子分離法として半導体基板に形成した溝構造の素子分離を用い、メモリセルの高集積化を実現すると共に、2)メモリセルのチャネル長を変更することなくトンネル絶縁膜で規定されるトンネル領域の面積を低減することで、メモリセルの浮遊ゲート電極と半導体基板間の容量結合を低減し、その結果、制御ゲート電極−浮遊ゲート電極間および浮遊ゲート電極−半導体基板間の電気容量結合比を変更し、制御ゲート電極に印加した電圧がトンネル絶縁膜へ電界を加え易くしたことで素子の低電圧動作を実現し、3)さらに、浮遊ゲート電極と制御ゲート電極の対向面積を増大させ、素子の低電圧動作を実現する。 [0018] Characteristics improvements improved by using the present invention, 1) using an element isolation of the formed groove structure on a semiconductor substrate as element isolation method, it is possible to realize the high integration of the memory cell, 2) the memory cell by reducing the area of ​​the tunnel region defined by the tunnel insulating film without changing the channel length, to reduce the capacitive coupling between the floating gate electrode and the semiconductor substrate of the memory cell, as a result, the control gate electrode - floating the gate electrode and between the floating gate electrode - change the capacitance coupling ratio between a semiconductor substrate, the voltage applied to the control gate electrode is to achieve low voltage operation of the device by which to facilitate addition of an electric field to the tunnel insulating film, 3) further, the facing area of ​​the floating gate electrode and the control gate electrode is increased, to achieve a low-voltage operation of the device.

【0019】 [0019]

【実施例】以下、本発明の実施例について図面を用いて説明する。 EXAMPLES The following will be described with reference to the drawings an embodiment of the present invention. ここでは本発明の不揮発性半導体記憶装置として代表的なフラッシュメモリを取り上げて説明するが、本発明はEPROM等の他の不揮発性半導体記憶装置にも適用することができる。 Here it will be described by taking a typical flash memory as a nonvolatile semiconductor memory device of the present invention, but the present invention can be applied to other nonvolatile semiconductor memory device such as an EPROM. 本実施例において用いたメモリセルでは、半導体膜としてシリコン膜、ゲート絶縁膜としてシリコン酸化膜、絶縁膜としてシリコン酸化膜、半導体基板としてシリコン基板を用いている。 The memory cell used in this embodiment, a silicon film, a silicon oxide film as a gate insulating film as a semiconductor film, a silicon oxide film as an insulating film, a silicon substrate is used as the semiconductor substrate.

【0020】図1(a)〜(c)及び図2(d), FIG. 1 (a) ~ (c) and FIG. 2 (d), the
(e)は本発明の第1の実施例で説明に用いるメモリセル形成工程および構造を示した模式図である。 (E) is a schematic diagram showing a memory cell forming process and structure used for explaining the first embodiment of the present invention. 図3は本発明の第2の実施例で説明に用いるメモリセル構造を示した模式図である。 Figure 3 is a schematic diagram showing a memory cell structure used for explaining the second embodiment of the present invention. 以下、図を用いて順次説明する。 Hereinafter will be sequentially described with reference to FIG. [実施例1]本発明の第1の実施例について図1及び図2を用いて説明する。 It will be described with reference to FIGS. 1 and 2 for the first embodiment of Example 1 the present invention.

【0021】シリコン基板40上に、まず第1のゲート酸化膜41(膜厚150Å)を900℃の熱酸化で形成した後、第1の浮遊ゲート電極用多結晶シリコン膜42 [0021] the silicon substrate 40, first after the first gate oxide film 41 (film thickness 150 Å) was formed by thermal oxidation 900 ° C., for the first floating gate electrode polysilicon film 42
(膜厚1500Å)、シリコン酸化膜43(膜厚100 (Film thickness 1500 Å), the silicon oxide film 43 (film thickness 100
Å)、およびシリコン窒化膜44(膜厚1500Å)をCVD法を用い順次形成する。 Å), and the silicon nitride film 44 (film thickness 1500 Å) are sequentially formed by a CVD method. その後、リソグラフィーとシリコン窒化膜・シリコン酸化膜・シリコン膜のドライエッチング技術により、メモリセルのチャネル領域に相当する部分以外の領域の前記第1の浮遊ゲート電極用多結晶シリコン膜42、第1の半シリコン酸化膜43、 Thereafter, by dry etching lithography and silicon nitride film, a silicon oxide film, a silicon film, the first floating gate electrode polysilicon film 42 in the region other than the portion corresponding to the channel region of the memory cell, the first semi-silicon oxide film 43,
および第1のシリコン窒化膜44を除去する。 And a first silicon nitride film 44 is removed. その後、 after that,
第1の浮遊ゲート電極用多結晶シリコン膜42、第1のシリコン酸化膜43、および第1のシリコン窒化膜44 The first floating gate electrode polysilicon film 42, the first silicon oxide film 43, and the first silicon nitride film 44
をマスクにしてN型不純物(例えば砒素)をイオン注入(イオン注入条件は例えばエネルギー30keV、注入量3×10 15 cm -2 )し、ソース/ドレイン拡散層45 Was N-type impurity in the mask (e.g., arsenic) ion implantation (ion implantation conditions, for example energy 30 keV, implantation dose 3 × 10 15 cm -2), the source / drain diffusion layer 45
を形成する(図1(a))。 To form (Figure 1 (a)).

【0022】この後、第1の浮遊ゲート電極用多結晶シリコン膜42、第1のシリコン酸化膜43、および第1 [0022] Thereafter, the first floating gate electrode polysilicon film 42, the first silicon oxide film 43, and the first
のシリコン窒化膜44をマスクにして、メモリセルのチャネル領域に相当する部分以外の領域の前記第1のゲート酸化膜41を希フッ酸を用いてエッチング除去する。 And the silicon nitride film 44 as a mask, etched and removed with dilute hydrofluoric acid the first gate oxide film 41 in a region other than a portion corresponding to a channel region of the memory cell.
このゲート酸化膜41を除去した領域には、第1のトンネル酸化膜46を形成し(同時に第1の浮遊ゲート電極用多結晶シリコン膜42の側部にも酸化膜が形成される)、その表面に第2の浮遊ゲート電極用多結晶シリコン膜47(膜厚は例えば1000Å)をCVD法で堆積し、このシリコン膜47をエッチバックすることで、前記第1の浮遊ゲート電極の側壁に前記第2の浮遊ゲート電極47を形成し、続けてシリコン酸化膜46もシリコン酸化膜のドライエッチングで露出部分のシリコン酸化膜46を除去する(図1(b))。 The gate oxide film 41 was removed region (oxide film is also formed simultaneously side of the first floating gate electrode polysilicon film 42) first forming a tunnel oxide film 46, the the second floating gate electrode polysilicon film 47 on the surface (thickness, for example 1000 Å) is deposited by CVD method, the silicon film 47 is etched back the side wall of the first floating gate electrode a second floating gate electrode 47 is formed, followed silicon oxide film 46 to remove the silicon oxide film 46 of the exposed portion by dry etching of the silicon oxide film (Figure 1 (b)). 続いて、例えば90 Then, for example, 90
0℃の熱酸化を行いシリコン膜47の表面に、例えば膜厚200Åのシリコン酸化膜48を形成する。 On the surface of the silicon film 47 by thermal oxidation of the 0 ° C., for example to form a silicon oxide film 48 having a thickness of 200 Å.

【0023】さらに、前記第1,第2の浮遊ゲート電極をマスクにしてシリコン基板40の露出部分にシリコン膜のドライエッチングを施し、シリコン基板40露出部分に溝(溝深さは例えば1μm、溝幅は例えば0.25 Furthermore, the first, subjected to dry etching of the silicon film and the second floating gate electrode on the exposed portions of the silicon substrate 40 as a mask, the groove (groove depth a silicon substrate 40 exposed portion, for example 1 [mu] m, a groove width is, for example, 0.25
μm)を形成する。 μm) to form a. その後、例えば900℃の熱酸化を行い、シリコン基板40の溝側壁にシリコン酸化膜49 Then, for example, by thermal oxidation 900 ° C., the silicon oxide film 49 on the trench sidewall of the silicon substrate 40
(膜厚は例えば150Å)を形成する(図1(c))。 (Thickness, for example 150 Å) is formed (FIG. 1 (c)).

【0024】その後、膜厚5000Åのシリコン酸化膜50をCVD法で堆積し、シリコン基板表面の溝を埋め込んだ後、シリコン酸化膜50のエッチングを行い、シリコン窒化膜44の表面を露出させる(図2(d))。 [0024] Thereafter, a silicon oxide film 50 having a thickness of 5000Å is deposited by a CVD method, after filling the grooves of the silicon substrate surface, etched silicon oxide film 50 to expose the surface of the silicon nitride film 44 (FIG. 2 (d)).
続けて、ホットリン酸を用いたシリコン窒化膜44のエッチングを行い、さらにフッ酸を用いて膜厚100Å分のシリコン酸化膜のエッチングを行い、シリコン酸化膜43を除去する。 Subsequently, etching is performed of the silicon nitride film 44 using hot phosphoric acid, further subjected to etching of the silicon oxide film having a thickness of 100Å min with hydrofluoric acid to remove the silicon oxide film 43.

【0025】その後、第3の浮遊ゲート電極用の多結晶シリコン膜51(膜厚5000Å)をCVD法で堆積しシリコン基板40表面を平坦化する。 [0025] Then, flattening the silicon substrate 40 surface polycrystalline silicon for the third floating gate electrode film 51 (film thickness 5000 Å) was deposited by the CVD method. なお、前記第1の浮遊ゲートポリシリコン42と第2の浮遊ゲートポリシリコン47は第3の浮遊ゲートポリシリコン51を介して電気的に接続する。 Incidentally, the first floating gate polysilicon 42 and the second floating gate polysilicon 47 are electrically connected via the third floating gate polysilicon 51. 続けて、第3の浮遊ゲートポリシリコン51をフォトリソグラフィとシリコン膜のドライエッチングにより、浮遊ゲート電極形状に加工する。 Subsequently, a third floating gate polysilicon 51 by dry etching photolithography and the silicon film is processed into the floating gate electrode shape. 続けて900℃の熱酸化を行い、第3の浮遊ゲートポリシリコン51上にシリコン酸化膜52(膜厚は例えば18 Subsequently by thermal oxidation 900 ° C., the silicon oxide film 52 (thickness, for example 18 on the third floating gate polysilicon 51
0Å)を形成し、さらに制御ゲート用ポリシリコン膜5 0 Å) is formed, the polysilicon film 5 for further control gate
3をCVD法で堆積し、その後フォトリソグラフィドライエッチング技術を用い、制御ゲート電極53を加工し、フラッシュメモリセルを形成する(図2(e))。 3 was deposited by CVD, then using a photolithographic dry etching technique, to process the control gate electrode 53, to form a flash memory cell (FIG. 2 (e)).
最後に、これらのパターンを覆うように絶縁膜をシリコン基板40の全面に形成し、メモリセルの各電極へのコンタクトホールおよび、金属配線を形成する。 Finally, the insulating film so as to cover these patterns is formed on the entire surface of the silicon substrate 40, a contact hole to the electrode of the memory cell and forming a metal wiring. [実施例2]本発明の第2の実施例について図1、図2 A second embodiment of Embodiment 2 the present invention FIG. 1, FIG. 2
および図3を用いて説明する。 And it will be described with reference to FIG.

【0026】シリコン基板40上に、まず第1のゲート酸化膜41(膜厚150Å)を900℃の熱酸化で形成した後、第1の浮遊ゲート電極用多結晶シリコン膜42 [0026] the silicon substrate 40, after the first has a first gate oxide film 41 (film thickness 150 Å) was formed by thermal oxidation 900 ° C., the first floating gate electrode polysilicon film 42
(膜厚1500Å)、シリコン酸化膜43(膜厚100 (Film thickness 1500 Å), the silicon oxide film 43 (film thickness 100
Å)、およびシリコン窒化膜44(膜厚1500Å)をCVD法を用い順次形成する。 Å), and the silicon nitride film 44 (film thickness 1500 Å) are sequentially formed by a CVD method. その後、リソグラフィーとシリコン窒化膜・シリコン酸化膜・シリコン膜のドライエッチング技術により、メモリセルのチャネル領域に相当する部分以外の領域の前記第1の浮遊ゲート電極用多結晶シリコン膜42、第1のシリコン酸化膜43、および第1のシリコン窒化膜44を除去する。 Thereafter, by dry etching lithography and silicon nitride film, a silicon oxide film, a silicon film, the first floating gate electrode polysilicon film 42 in the region other than the portion corresponding to the channel region of the memory cell, the first silicon oxide film 43, and the first silicon nitride film 44 is removed. その後、第1の浮遊ゲート電極用多結晶シリコン膜42、第1のシリコン酸化膜43、および第1のシリコン窒化膜44をマスクにしてN型不純物(例えば砒素)をイオン注入(イオン注入条件は例えばエネルギー30keV、注入量3×10 15 cm -2 )し、ソース/ドレイン拡散層45 Thereafter, the first floating gate electrode polysilicon film 42, the first silicon oxide film 43, and the first silicon nitride film 44 as a mask N-type impurity (e.g., arsenic) ion implantation (ion implantation conditions For example energy 30 keV, implantation dose 3 × 10 15 cm -2), and the source / drain diffusion layer 45
を形成する(図1(a))。 To form (Figure 1 (a)).

【0027】この後、第1の浮遊ゲート電極用多結晶シリコン膜42、第1のシリコン酸化膜43、および第1 [0027] Thereafter, the first floating gate electrode polysilicon film 42, the first silicon oxide film 43, and the first
のシリコン窒化膜44をマスクにして、メモリセルのチャネル領域に相当する部分以外の領域の前記第1のゲート酸化膜41を希フッ酸を用いてエッチング除去する。 And the silicon nitride film 44 as a mask, etched and removed with dilute hydrofluoric acid the first gate oxide film 41 in a region other than a portion corresponding to a channel region of the memory cell.
このゲート酸化膜41を除去した領域には、第1のトンネル酸化膜46を形成し(同時に第1の浮遊ゲート電極用多結晶シリコン膜42の側部にも酸化膜が形成される)、その表面に第2の浮遊ゲート電極用多結晶シリコン膜47(膜厚は例えば1000Å)をCVD法で堆積し、このシリコン膜47をエッチバックすることで、前記第1の浮遊ゲート電極の側壁に前記第2の浮遊ゲート電極47を形成し、続けてシリコン酸化膜46もシリコン酸化膜のドライエッチングで露出部分のシリコン酸化膜46を除去する(図1(b))。 The gate oxide film 41 was removed region (oxide film is also formed simultaneously side of the first floating gate electrode polysilicon film 42) first forming a tunnel oxide film 46, the the second floating gate electrode polysilicon film 47 on the surface (thickness, for example 1000 Å) is deposited by CVD method, the silicon film 47 is etched back the side wall of the first floating gate electrode a second floating gate electrode 47 is formed, followed silicon oxide film 46 to remove the silicon oxide film 46 of the exposed portion by dry etching of the silicon oxide film (Figure 1 (b)). 続いて、例えば90 Then, for example, 90
0℃の熱酸化を行いシリコン膜47の表面に、例えば膜厚200Åのシリコン酸化膜48を形成する。 On the surface of the silicon film 47 by thermal oxidation of the 0 ° C., for example to form a silicon oxide film 48 having a thickness of 200 Å.

【0028】さらに、前記第1,第2の浮遊ゲート電極をマスクにしてシリコン基板40の露出部分にシリコン膜のドライエッチングを施し、シリコン基板40露出部分に溝(溝深さは例えば1μm、溝幅は例えば0.25 Furthermore, the first, subjected to dry etching of the silicon film and the second floating gate electrode on the exposed portions of the silicon substrate 40 as a mask, the groove (groove depth a silicon substrate 40 exposed portion, for example 1 [mu] m, a groove width is, for example, 0.25
μm)を形成する。 μm) to form a. その後、例えば900℃の熱酸化を行い、シリコン基板40の溝側壁にシリコン酸化膜49 Then, for example, by thermal oxidation 900 ° C., the silicon oxide film 49 on the trench sidewall of the silicon substrate 40
(膜厚は例えば150Å)を形成する(図1(c))。 (Thickness, for example 150 Å) is formed (FIG. 1 (c)).

【0029】その後、膜厚5000Åのシリコン酸化膜50をCVD法で堆積し、シリコン基板表面の溝を埋め込んだ後、シリコン酸化膜50のエッチングを行い、シリコン窒化膜44の表面を露出させる(図2(d))。 [0029] Thereafter, a silicon oxide film 50 having a thickness of 5000Å is deposited by a CVD method, after filling the grooves of the silicon substrate surface, etched silicon oxide film 50 to expose the surface of the silicon nitride film 44 (FIG. 2 (d)).
続けて、ホットリン酸を用いたシリコン窒化膜44のエッチングを行い、さらにフッ酸を用いて膜厚100Å分のシリコン酸化膜のエッチングを行い、シリコン酸化膜43を除去する。 Subsequently, etching is performed of the silicon nitride film 44 using hot phosphoric acid, further subjected to etching of the silicon oxide film having a thickness of 100Å min with hydrofluoric acid to remove the silicon oxide film 43. その後、第3の浮遊ゲート電極用の多結晶シリコン膜61(膜厚1000Å)をCVD法で堆積する。 Thereafter, the polycrystalline silicon for the third floating gate electrode film 61 (film thickness 1000 Å) is deposited by CVD. この結果、シリコン膜61表面には下地に依存して凹状の窪みが形成される。 As a result, the silicon film 61 surface is concave depression is formed in dependence on the underlying. このようにシリコン膜6 In this way silicon film 6
1表面に凹状の窪みが形成されるのは前述した実施例1 The the concave depression is formed on the first surface previously described in Example 1
と比べシリコン膜61の膜厚を薄くしたからである。 This is because a thinner film thickness of the silicon film 61 compared to. 表面に凹部を形成する場合のシリコン膜61の膜厚は、下地の形状、特に図3に示す第2の浮遊ゲート電極47間の幅t等を考慮して適宜設定される。 The thickness of the silicon film 61 in the case of forming the recesses in the surface, the shape of the underlying, is appropriately set, particularly taking into account the width t like between the second floating gate electrode 47 shown in FIG. なお、前記第1の浮遊ゲートポリシリコン42と第2の浮遊ゲートポリシリコン47は第3の浮遊ゲートポリシリコン61を介して電気的に接続する。 Incidentally, the first floating gate polysilicon 42 and the second floating gate polysilicon 47 are electrically connected via the third floating gate polysilicon 61. 続けて、第3の浮遊ゲートポリシリコン61をフォトリソグラフィとシリコン膜のドライエッチングにより、浮遊ゲート電極形状に加工する。 Subsequently, a third floating gate polysilicon 61 by dry etching photolithography and the silicon film is processed into the floating gate electrode shape. 続けて900℃の熱酸化を行い、第3の浮遊ゲートポリシリコン61上にシリコン酸化膜62(膜厚は例えば18 Subsequently by thermal oxidation 900 ° C., the silicon oxide film 62 (thickness, for example 18 on the third floating gate polysilicon 61
0Å)を形成し、さらに制御ゲート用ポリシリコン膜6 0 Å) is formed, the polysilicon film 6 for further control gate
3をCVD法で堆積し、その後フォトリソグラフィとドライエッチング技術を用い、制御ゲート電極63を加工し、フラッシュメモリセルを形成する(図3)。 3 was deposited by CVD, then using photolithography and dry etching techniques, to process the control gate electrode 63, to form the flash memory cells (Figure 3). 最後に、これらのパターンを覆うように絶縁膜をシリコン基板40の全面に形成し、メモリセルの各電極へのコンタクトホールおよび、金属配線を形成する。 Finally, the insulating film so as to cover these patterns is formed on the entire surface of the silicon substrate 40, a contact hole to the electrode of the memory cell and forming a metal wiring.

【0030】 [0030]

【発明の効果】本発明の効果は、不揮発性半導体メモリの高集積化と素子の低電圧動作実現を可能にする点である。 Effect of the present invention according to the present invention is that it enables low voltage operation realization of high integration and elements of non-volatile semiconductor memory.

【0031】すなわち、本発明を用いれば、 1)素子分離法として半導体基板に形成した溝構造の素子分離を用いるので、メモリセル専有面積の微細化が可能である。 [0031] That is, using the present invention, 1) since using isolation groove structure formed on a semiconductor substrate as element isolation method, it is possible to miniaturization of the memory cell footprint. また、メモリセルのトンネル領域の面積を低減する事で、制御ゲート電極−浮遊ゲート電極間および浮遊ゲート電極−半導体基板間の電気容量結合比を変更し、制御ゲート電極−浮遊ゲート電極の対向面積を増大させることなく、すなわちメモリセルの専有面積を増大させることなく、制御ゲート電極に印加した電圧がトンネル絶縁膜へ電界を加え易くし、 2)その結果、素子動作上制御ゲート電極に印加すべき電圧の低電圧化が可能になる。 Moreover, by reducing the area of ​​the tunnel region of the memory cell, the control gate electrode - the floating gate electrode and between the floating gate electrode - change the capacitance coupling ratio between a semiconductor substrate, a control gate electrode - facing area of ​​the floating gate electrode without increasing, i.e., without increasing the area occupied by the memory cell, the voltage applied to the control gate electrode is the easy added field to the tunnel insulating film, 2) a result, be applied to the device operation on the control gate electrode voltage reduction of voltage is enabled to. さらに第3の浮遊ゲート電極表面に凹状の形状を形成することで、さらにトンネル膜へ電界を加えやすい構造にし、その結果、制御ゲート電極へ印加する電圧を低減し、フラッシュメモリセル等の不揮発性半導体メモリの電源電圧低電圧化の実現を可能にする。 By further forming a concave shape to the third floating gate electrode surface, further to the adding easy-structure field to the tunnel film, resulting in reduced voltage applied to the control gate electrode, a non-volatile, such as a flash memory cell allowing the realization of the power supply voltage lower voltage of the semiconductor memory.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の実施例1の製造工程を示す断面模式図である。 1 is a cross-sectional view schematically showing a production process of Example 1 of the present invention.

【図2】本発明の実施例1の製造工程を示す断面模式図である。 2 is a cross-sectional view schematically showing a production process of Example 1 of the present invention.

【図3】本発明の実施例2の製造工程を示す断面模式図である。 3 is a cross-sectional view schematically showing a production process of Example 2 of the present invention.

【図4】従来例の製造工程を示す断面模式図である。 4 is a schematic sectional view showing a conventional example of a manufacturing process.

【図5】従来例の製造工程を示す断面模式図である。 5 is a cross-sectional view schematically showing a manufacturing process of the prior art.

【図6】従来例の製造工程を示す断面模式図である。 6 is a cross-sectional view schematically showing a manufacturing process of the prior art.

【符号の説明】 DESCRIPTION OF SYMBOLS

1,20,40 シリコン基板 2,4,6,8,10,21,23,27,28,2 1,20,40 silicon substrate 2,4,6,8,10,21,23,27,28,2
9,31,33,41,43,46,48,49,5 9,31,33,41,43,46,48,49,5
0,52 シリコン酸化膜 30 多結晶シリコン膜 3,9,22,32,42,47,51 浮遊ゲート・ 0,52 silicon oxide film 30 polycrystalline silicon film 3,9,22,32,42,47,51 floating gate
シリコン膜 11,34,53 制御ゲート・シリコン膜 7,25,45 ソース・ドレイン拡散層 5,24,26,44 シリコン窒化膜 Silicon film 11,34,53 control gate silicon film 7,25,45 source and drain diffusion layers 5,24,26,44 silicon nitride film

フロントページの続き (56)参考文献 特開 平7−153857(JP,A) 特開 平8−23081(JP,A) 特開 平10−84052(JP,A) 特開 平11−111865(JP,A) 特開 平3−34578(JP,A) Yosiaki S. Following (56) references of the front page Patent flat 7-153857 (JP, A) JP flat 8-23081 (JP, A) JP flat 10-84052 (JP, A) JP flat 11-111865 (JP , A) JP flat 3-34578 (JP, A) Yosiaki S. Hisamun e 他7名,”A High Capa citive−Coupling Ra tio(HiCR)Cell for 3 V−Only 64 Mbit an d Future Flash Mem ories”,Internation al Electron Device s Meeting,1993,p. Hisamun e seven others, "A High Capa citive-Coupling Ra tio (HiCR) Cell for 3 V-Only 64 Mbit an d Future Flash Mem ories", Internation al Electron Device s Meeting, 1993, p. 19−22 (58)調査した分野(Int.Cl. 7 ,DB名) H01L 21/8247 G11C 16/04 H01L 27/115 H01L 29/788 H01L 29/792 19-22 (58) investigated the field (Int.Cl. 7, DB name) H01L 21/8247 G11C 16/04 H01L 27/115 H01L 29/788 H01L 29/792

Claims (4)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 半導体基板にソースおよびドレイン電極用の不純物拡散層を有し、該不純物拡散層により規定されるチャネル領域上にはゲート絶縁膜を介して第1の浮遊ゲート電極を有し、前記不純物拡散層上には前記ゲート絶縁膜よりも薄いトンネル絶縁膜を介してその高さが [Claim 1 further comprising an impurity diffusion layer for the source and drain electrode on the semiconductor substrate, is on a channel region defined by the impurity diffusion layer having a first floating gate electrode through a gate insulating film, the on said impurity diffusion layer is its height through the thin tunnel insulating film than the gate insulating film
    前記第1の浮遊ゲート電極よりも高い第2の浮遊ゲート電極を有し、前記第1および第2の浮遊ゲート電極と接続する第3の浮遊ゲート電極を有し、該第3の浮遊ゲート電極上に絶縁膜を介して制御ゲート電極を有し、前記 Has a high second floating gate electrode than the first floating gate electrode has a third floating gate electrode connected to said first and second floating gate electrode, the floating gate electrode of the third a control gate electrode via an insulating film on the
    第3の浮遊ゲート電極の表面は、前記第1および第2の Surface of the third floating gate electrode, said first and second
    浮遊ゲート電極の高低差により生じる凹状の窪みに対応 Corresponding to the concave depression caused by the height difference between the floating gate electrode
    して凹状に形成されていることを特徴とする不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device characterized by being formed in a concave shape by.
  2. 【請求項2】請求項に記載の不揮発性半導体記憶装置において、前記第3の浮遊ゲート電極の膜厚を、 前記 2. A nonvolatile semiconductor memory device according to claim 1, the thickness of the third floating gate electrode, wherein
    第1および第2の浮遊ゲート電極の高低差により生じる Caused by difference in height between the first and second floating gate electrodes
    凹状の窪みに対応して前記第3の浮遊ゲート電極表面 Is in response to concave depression said third floating gate electrode surface
    凹状に形成されるような厚さとしたことを特徴とする不揮発性半導体記憶装置。 Nonvolatile semiconductor memory device is characterized in that a thickness such that a concave shape.
  3. 【請求項3】半導体基板に、ゲート絶縁膜、第1の浮遊ゲート電極用半導体膜、 シリコン酸化膜、 シリコン窒<br>化膜を順次形成する工程と、 チャネル領域に相当する部分以外の領域の、前記第1の浮遊ゲート電極用半導体膜、前記シリコン酸化膜、前記 To 3. A semiconductor substrate, a gate insulating film, a first floating gate electrode for a semiconductor film, a silicon oxide film, a step of sequentially forming a silicon nitride <br> monolayer, a region other than the portion corresponding to the channel region of the first floating gate electrode for a semiconductor film, the silicon oxide film, wherein
    シリコン窒化膜を除去した後、不純物をイオン注入し、 After removing the silicon nitride film, an impurity is ion-implanted,
    ソース/ドレイン拡散層を形成する工程と、 該チャネル領域に相当する部分以外の領域の前記ゲート Forming a source / drain diffusion layer, said gate region other than the portion corresponding to the channel region
    絶縁膜を除去した後、トンネル絶縁膜を形成し、その表面に第2の浮遊ゲート電極用半導体膜を堆積し、前記半導体基板上の該第2の浮遊ゲート電極用半導体膜及び該トンネル絶縁膜を一部除去することで、前記第1の浮遊ゲート電極用半導体膜、シリコン酸化膜、シリコン窒化 After removal of the insulating film, forming a tunnel insulating film, a second floating gate electrode for a semiconductor film is deposited on the surface, the semiconductor film for the second floating gate electrode on the semiconductor substrate and the tunnel insulating film the by partially removing the first floating gate electrode for a semiconductor film, a silicon oxide film, a silicon nitride
    の側壁部に前記第2の浮遊ゲート電極用半導体膜を形成する工程と、 前記第1の浮遊ゲート電極用半導体膜、シリコン酸化 And forming the second floating gate electrode for a semiconductor film on the side wall of the membrane, the first floating gate electrode for a semiconductor film, a silicon oxide
    膜、シリコン窒化膜の側壁部に形成された前記第2の浮遊ゲート電極用半導体膜をマスクとして前記半導体基板に溝を形成し、該溝の内壁第1の絶縁膜を形成した後、該溝を第2の絶縁膜で埋め込む工程と、 前記シリコン窒化膜と前記シリコン酸化膜を除去した後、前記第1および第2の浮遊ゲート電極用半導体膜と電気的に接続する第3の浮遊ゲート電極用半導体膜を形成し、さらに該第3の浮遊ゲート電極用半導体膜上に第3の絶縁膜を介して制御ゲート電極を設ける工程と、 を有することを特徴とする不揮発性半導体記憶装置の製造方法。 Film, the second floating gate electrode for a semiconductor film formed on the side wall portions of the silicon nitride film to form a trench in the semiconductor substrate as a mask to form a first insulating film on the inner wall of the groove, the burying the trench with a second insulating film, the silicon nitride film and after removing the silicon oxide film, the third floating gate connected first and second semiconductor layer and electrically for floating gate electrode the semiconductor film is formed electrode, further a non-volatile semiconductor memory device characterized by having the steps of via a third insulating film provided a control gate electrode on the semiconductor film for a floating gate electrode of the third, the Production method.
  4. 【請求項4】請求項に記載の不揮発性半導体記憶装置の製造方法において、前記第3の浮遊ゲート電極用半導体膜の膜厚を、 前記第1および第2の浮遊ゲート電極 4. A method of manufacturing a nonvolatile semiconductor memory device according to claim 3, the thickness of the third floating gate electrode for a semiconductor film, said first and second floating gate electrodes
    用半導体膜の高低差により生じる凹状の窪みに対応して Corresponding to the concave depression caused by the height difference between the use semiconductor film
    前記第3の浮遊ゲート電極用半導体膜表面が凹状に形成されるような厚さとしたことを特徴とする不揮発性半導体記憶装置の製造方法。 The third manufacturing method of the nonvolatile semiconductor memory device in which a semiconductor film surface for the floating gate electrode is characterized in that a thickness such that a concave shape of.
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* Cited by examiner, † Cited by third party
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US6624029B2 (en) 2000-11-30 2003-09-23 Atmel Corporation Method of fabricating a self-aligned non-volatile memory cell
US6479351B1 (en) 2000-11-30 2002-11-12 Atmel Corporation Method of fabricating a self-aligned non-volatile memory cell
US6831325B2 (en) 2002-12-20 2004-12-14 Atmel Corporation Multi-level memory cell with lateral floating spacers
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US6919242B2 (en) 2003-04-25 2005-07-19 Atmel Corporation Mirror image memory cell transistor pairs featuring poly floating spacers
KR100546407B1 (en) * 2004-04-30 2006-01-26 삼성전자주식회사 Manufacturing method of EEPROM cell
US7098106B2 (en) 2004-07-01 2006-08-29 Atmel Corporation Method of making mirror image memory cell transistor pairs featuring poly floating spacers

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Yosiaki S.Hisamune 他7名,"A High Capacitive−Coupling Ratio(HiCR)Cell for 3 V−Only 64 Mbit and Future Flash Memories",International Electron Devices Meeting,1993,p.19−22

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