JP2000293487A - 通信回路 - Google Patents

Abstract

(57)【要約】 【課題】 転送クロックと通信データ間に配線長の差に
よる遅延が発生しても、その遅延量を補正して両者間で
変化タイミングを正常化することができ、シリアル通信
を高速化することができる通信回路を提供する。 【解決手段】 遅延判定回路１２は通信データと転送ク
ロックのどちらが遅延しているかを判定して記憶し、第
１の切換回路１３は、遅延判定回路１２の判定結果信号
１４を受け、遅延していない方の信号と遅延している方
の信号をそれぞれ遅延制御線１７と遅延制御線１６に出
力し、遅延制御回路１５は、遅延制御線１７と遅延制御
線１６の遅延量を測定し、遅延制御線１７に測定した遅
延量を付加して遅延制御出力線１９に出力し、第２の切
換回路１８は、判定結果信号１４に従って遅延制御出力
線１９と遅延制御線１６の信号を通信データ線２１とク
ロック信号線１０２に出力し、データレジスタ２０はク
ロック信号線１０２のクロック信号により通信データ線
２１のデータを格納する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サ等に搭載され、データをシリアル形態で転送する機能
を持つ通信回路に関するものである。

【０００２】

【従来の技術】従来から、ＯＡ機器や産業機器等の稼動
を制御管理するコンピュータシステムでは、それらの機
器を稼動させるために、これらコンピュータシステムを
構成するマイクロプロセッサ間で情報交換が行われてお
り、この情報交換のための情報データおよび制御データ
などの通信データを転送経路を通じて転送することによ
り、データ通信が行なわれている。このようなデータ通
信を行なうために、例えばマイクロプロセッサに搭載さ
れ、上記の情報データおよび制御データなどの通信デー
タをシリアル形態で転送する機能を持つ通信回路が広く
使用されている。

【０００３】以上のような従来の通信回路について、そ
の概略を以下に説明する。図８は従来の通信回路の構成
を示すブロック図であり、図９にそのタイミングチャー
トを示す。この通信回路６は、基本的には図８に示すよ
うに、通信データに対して直列に配置されたシフトレジ
スタ構成のデータレジスタ６１と、データ出力レジスタ
６２とで構成され、データバス６５に接続されている。

【０００４】データレジスタ６１は、クロック信号（Ｃ
ＬＫ）６０１の立ち上がりタイミングで、データ入力線
６３からのデータを格納する。データ出力レジスタ６２
は、クロック信号６０１の立ち下がりタイミングで、デ
ータレジスタ６１のデータをデータ出力線６４に出力す
る。ここで、クロック信号６０１は図示されないマイク
ロプロセッサにより出力され、データバス６５は同マイ
クロプロセッサに接続されている。

【０００５】以上のように構成された従来の通信回路に
ついて、データ通信を行う場合の動作を送信と受信に分
けて以下に説明する。まず送信の場合について説明す
る。データバス６５を通じてデータレジスタ６１に送信
するデータをあらかじめセットしておくと、図９に示す
ように、データレジスタ６１にセットしたデータを、ク
ロック信号６０１によって１ビットずつシフトしながら
出力する。データ出力レジスタ６２は、クロック信号６
０１を受けるとデータレジスタ６１のデータをデータ出
力線６４に出力する。

【０００６】受信の場合も、送信の場合と同様に、デー
タレジスタ６１は、クロック信号６０１を受けると、デ
ータ入力線６３から入力された通信データを、１ビット
ずつシフトしながら格納する。データレジスタ６１に所
定ビット数のデータが格納されると、それらのデータ
が、データバス６５を通じて、マイクロプロセッサに取
り込まれる。

【０００７】

【発明が解決しようとする課題】しかしながら上記のよ
うな従来の通信回路では、転送用のクロック信号（転送
クロック）６０１に同期してデータを格納もしくは出力
するように構成されており、転送クロック６０１とデー
タ間で信号変化のタイミングが一致していることが通信
を正常に行う前提条件となっているが、通信相手の他の
通信回路とデータ入力線６３およびデータ出力線６４か
らなるデータ線と転送クロック線とを接続した場合、そ
れらの配線長の差等から生じる配線遅延により、実際に
は転送クロック６０１とデータ間で信号変化のタイミン
グにずれが発生する。

【０００８】このような配線遅延によるタイミングのず
れは通信速度に関わらず一定であるので、特に通信速度
を高速化した場合には転送エラーが生じて正常な受信が
できなくなり、通信の高速化の妨げとなっている。

【０００９】以上のような配線遅延による通信不具合に
ついて、図１０と図１１を用いて以下に説明する。図１
０、図１１は、それぞれ転送クロックに対して通信する
データに一定量の遅延ｔが発生した場合の受信時のタイ
ミングチャートを示す。図１０は正常通信時のタイミン
グチャートであり、図１１は図１０に比べて高速通信す
ることで正常な受信ができなくなった場合のものであ
る。ここで、データの受信タイミングは図中クロック信
号６０１の立ち上がりエッジであるとし、便宜上取り扱
うデータは４ビットデータでありその値は（０１１０）
とする。

【００１０】図１０に示すような場合には、クロック信
号６０１とデータ入力線６３からの受信データ間におけ
る遅延として一定の遅延量ｔが発生しているが、１ビッ
ト目の受信データの立下がりタイミングからのデータ期
間中に、１ビット目のデータ受信タイミングがくるの
で、受信データを正常に格納することができる。

【００１１】一方、図１１に示すような場合には、この
場合にも図１０の場合と同じ遅延量ｔが発生していると
するが、図１０の場合に比べて通信速度が速いために、
１ビット目の受信データの立下がりタイミングからのデ
ータ期間中に、１ビット目のデータ受信タイミングが間
に合わない。この場合、１ビット目の受信データの受信
が正常に行われずエラーとなり異常通信となる。したが
って、図１１のような場合には、通信速度を遅くする必
要がある。

【００１２】以上のように、データと転送クロックとの
間に遅延がなければ、通信速度に依存することなくどの
ような速度でも正常に通信を行なうことが可能である
が、実際にはデータと転送クロックとの間には遅延が存
在するために、通信速度が高速になるに従って転送エラ
ーが増加し、通信速度はある速度以上には高速化できな
いという問題点を有していた。

【００１３】またこれに付随して、従来例に示す通信回
路を用いてシステムを設計する場合には、通信回路間の
各配線の遅延量をできるだけ均一にするように配線長を
同等にする等の制約が発生するという問題点も有してい
た。

【００１４】本発明は、上記従来の問題点を解決するも
ので、通信に際しては、通信データと転送クロックとの
間に存在する遅延に対しても、その遅延量に関係なく両
者間での信号変化のタイミングを一致させて正常化し、
通信速度に制約をなくして通信を高速化することができ
るとともに、このような通信回路を用いることにより、
通信回路を含むシステムを設計する際には、通信データ
と転送クロック間の遅延量を考慮することなく設計する
ことができ、その設計自由度を向上することができる通
信回路を提供する。

【００１５】

【課題を解決するための手段】上記の課題を解決するた
めに本発明の通信回路は、通信を行なう際には、その前
に通信データと転送クロックとの間の遅延量を測定しか
つこの遅延に対する補正のためのダミー通信を行うこと
により、通信データと転送クロック間の遅延量の補正に
ついては、ダミー通信の際に行い通信中での遅延に対す
る補正動作をなくすことを特徴とする。

【００１６】以上により、通信に際しては、通信データ
と転送クロックとの間に存在する遅延に対しても、その
遅延量に関係なく両者間での信号変化のタイミングを一
致させて正常化し、通信速度に制約をなくして通信を高
速化することができるとともに、このような通信回路を
用いることにより、通信回路を含むシステムを設計する
際には、通信データと転送クロック間の遅延量を考慮す
ることなく設計することができ、その設計自由度を向上
することができる。

【００１７】

【発明の実施の形態】本発明の請求項１に記載の通信回
路は、コンピュータシステムにおけるデータ通信の際
に、そのデータ通信のために設けられたデータ転送経路
を通じて、前記データ通信のために生成された転送クロ
ックに基づく転送タイミングにより、前記データ通信の
ための通信データをシリアル形態で転送する機能を有す
る通信回路であって、前記通信データと転送クロックと
の相対的な遅延量を測定し、前記通信データの転送時に
前記遅延量を補正するよう構成する。

【００１８】請求項２に記載の通信回路は、請求項１記
載の通信データおよび転送クロックのそれぞれの第１の
変化タイミングにより、前記通信データおよび転送クロ
ックのどちらが遅延しているかを判定し、その結果を保
持する遅延判定手段と、前記遅延判定手段による判定結
果により、入力された前記通信データと転送クロックを
入れ替える第１の切換手段と、前記通信データと転送ク
ロックとの相対的な遅延量を測定し、その遅延量を補正
して２本の信号線に出力する遅延制御手段と、前記遅延
判定手段による判定結果により、前記遅延制御手段から
前記２本の信号線への出力を入れ替えて、前記通信デー
タおよび転送クロックとして出力する第２の切換手段
と、前記転送クロックの第１の変化タイミングの次の第
２の変化タイミングで、前記通信データを格納し出力す
るシリアルデータ出力手段と、前記遅延判定手段による
判定結果により、出力する前記通信データと転送クロッ
クとを入れ替える第３の切換手段と、前記遅延制御手段
で測定した前記通信データと転送クロックとの相対的な
遅延量の測定結果から、前記シリアルデータ出力手段か
ら出力されたデータと送信用クロックとの相対的な遅延
量を補正する遅延補正手段と、前記遅延判定手段による
判定結果により、前記遅延補正手段から出力されたデー
タおよび前記遅延補正手段を通過しないデータを入れ替
えてデータ入出力線およびクロック信号に出力する第４
の切換手段とを備えた構成とする。

【００１９】請求項３に記載の通信回路は、請求項２記
載の遅延判定手段は、通信データおよび転送クロックの
入力に関係なく、その判定結果を保持するよう構成す
る。請求項４に記載の通信回路は、請求項２または請求
項３記載の遅延判定手段と遅延制御手段は、通信データ
および転送クロックの入力に関係なく、それらの判定結
果を保持するよう構成する。

【００２０】以上の構成によると、通信を行なう際に
は、その前に通信データと転送クロックとの間の遅延量
を測定しかつこの遅延に対する補正のためのダミー通信
を行うことにより、通信データと転送クロック間の遅延
量の補正については、ダミー通信の際に行い通信中での
遅延に対する補正動作をなくす。

【００２１】以下、本発明の実施の形態を示す通信回路
について、図面を参照しながら具体的に説明する。ただ
し、本実施の形態では、通信に用いるデータとして４ビ
ットデータとした場合を例に挙げて、送信と受信に分け
て説明する。

【００２２】まず、受信について説明する。図１は本実
施の形態の通信回路の構成を示すブロック図であり、そ
の受信時のタイミングチャートを図２と図３に示す。図
１に示すように、この通信回路１は、遅延判定回路１２
と第１の切換回路１３と第２の切換回路１８と遅延制御
回路１５とデータレジスタ２０とシリアルデータ出力手
段としてのデータ出力レジスタ２２と転送クロックを選
択するクロックセレクタ２７と第３の切換回路２９と第
４の切換回路３０と遅延補正回路２８とから構成され、
データバス２４に接続されている。

【００２３】遅延判定回路１２は、データ入出力線１１
からのデータとクロック信号１０１のそれぞれの第１の
立ち下がり変化タイミングを比較し、どちらの変化タイ
ミングが遅延しているかを検出し、その結果、クロック
信号１０１が遅延している場合は判定結果信号１４とし
て”０”を出力し、データ入出力線１１のデータが遅延
している場合は判定結果信号１４として”１”を出力す
る。

【００２４】第１の切換回路１３は、判定結果信号１４
が”０”の場合は、データ入出力線１１のデータを遅延
制御線１７に、クロック信号１０１を遅延制御線１６に
出力する。また判定結果信号１４が”１”の場合は、デ
ータ入出力線１１のデータを遅延制御線１６に、クロッ
ク信号１０１を遅延制御線１７に出力する。

【００２５】遅延制御回路１５は、遅延制御線１６と遅
延制御線１７の各データ間の相対的な遅延量を測定し、
その遅延量を遅延制御線１７のデータに付加して遅延制
御出力線１９に出力する。

【００２６】第２の切換回路１８は、第１の切換回路１
３と同様に、判定結果信号１４が”０”の場合は、遅延
制御出力線１９のデータを通信データ線２１に、遅延制
御線１６のデータをクロック信号線１０２に出力する。
また判定結果信号１４が”１”の場合は、遅延制御出力
線１９のデータをクロック信号線１０２に、遅延制御線
１６のデータを通信データ線２１に出力する。

【００２７】データレジスタ２０は、クロック信号線１
０２のクロック信号の立ち上がりの変化タイミングで通
信データ線２１のデータを１ビットづつシフトしながら
格納する。ここで、クロック信号１０１は図示されない
マイクロプロセッサもしくは通信相手により出力され、
データバス２４は同マイクロプロセッサに接続されてい
る。

【００２８】また、遅延判定回路１２と遅延制御回路１
５の一構成例を、図４、図５、図６と図７を用いて説明
する。図４と図５は、それぞれ遅延判定回路１２と遅延
制御回路１５の構成を表わすブロック図であり、図６と
図７は、遅延判定回路１２と遅延制御回路１５を用いて
データ入出力線１１のデータとクロック信号１０１との
相対的な遅延量ｔを測定する場合のタイミングチャート
を示す。ただし、図６はクロック信号１０１に対してデ
ータ入出力線１１のデータに遅延ｔが発生した場合のタ
イミングチャートであり、図７はデータ入出力線１１の
データに対してクロック信号１０１に遅延ｔが発生した
場合のものである。

【００２９】図４に示すように、この遅延判定回路１２
は、ＡＮＤ回路１２３、１２６、１２７とＯＲ回路１２
４、１２５とデータレジスタ１２１、１２２とで構成さ
れ、データバス２４に接続されている。

【００３０】ＡＮＤ回路１２３はデータ入出力線１１の
データとデータレジスタ１２１のデータとの積を出力
し、ＯＲ回路１２４はＡＮＤ回路１２３の出力とデータ
レジスタ１２２のデータとの和を出力する。データレジ
スタ１２１はクロック信号１０１によりＯＲ回路１２４
の出力を格納する。ＯＲ回路１２５はデータ入出力線１
１のデータとデータレジスタ１２２のデータとの和を出
力し、ＡＮＤ回路１２６はＯＲ回路１２５の出力とデー
タレジスタ１２１のデータとの積を出力する。データレ
ジスタ１２２はクロック信号１０１によりＡＮＤ回路１
２６の出力を格納する。ＡＮＤ回路１２７はデータレジ
スタ１２１とデータレジスタ１２２の各データの積を判
定結果信号１４として出力する。ここで、データレジス
タ１２１とデータレジスタ１２２はそれぞれ初期値とし
て”１”と”０”が設定されているものとする。従っ
て、判定結果信号１４の初期値は”０”である。

【００３１】クロック信号１０１に対してデータ入出力
線１１のデータが遅延している場合、最初のクロック信
号１０１が立ち下がる瞬間はデータ入出力線１１のデー
タが”１”であり、ＡＮＤ回路１２３とＯＲ回路１２４
は”１”を出力するので、データレジスタ１２１はクロ
ック信号１０１を受けると初期値”１”を出力する。ま
たこの時、ＯＲ回路１２５とＡＮＤ回路１２６も”１”
を出力するので、データレジスタ１２２の出力はクロッ
ク信号１０１により初期値”０”から”１”に変化す
る。その結果、ＡＮＤ回路１２７は”１”を出力する。
ＯＲ回路１２４とＡＮＤ回路１２６は、データレジスタ
１２１とデータレジスタ１２２の各データが”１”であ
るので、以降は、データ入出力線１１のデータに関わら
ず共に”１”となり、その以降はデータレジスタ１２１
とデータレジスタ１２２は”１”を保持する。

【００３２】データ入出力線１１のデータに対してクロ
ック信号１０１が遅延している場合、最初のクロック信
号１０１が立ち下がる瞬間はデータ入出力線１１のデー
タが”０”であり、ＡＮＤ回路１２３とＯＲ回路１２４
は”０”を出力するので、データレジスタ１２１の出力
はクロック信号１０１により初期値”１”から”０”に
変化する。またこの時、ＯＲ回路１２５とＡＮＤ回路１
２６も”０”を出力するので、データレジスタ１２２は
クロック信号１０１を受けても初期値”０”を出力す
る。その結果、ＡＮＤ回路１２７は”０”を出力する。
ＯＲ回路１２４とＡＮＤ回路１２６は、データレジスタ
１２１とデータレジスタ１２２の各データが”０”であ
るので、以降は、データ入出力線１１のデータに関わら
ず共に”０”となり、その以降はデータレジスタ１２１
とデータレジスタ１２２は”０”を保持する。

【００３３】以上のようにして、最初のクロック信号１
０１が入力されたときのデータ入出力線１１のデータ
が”１”の場合は、遅延判定回路１２は判定結果信号１
４として以降”１”を出力し続ける。逆に、最初のクロ
ック信号１０１が入力されたときのデータ入出力線１１
のデータが”０”の場合は、遅延判定回路１２は判定結
果信号１４として以降”０”を出力し続ける。

【００３４】また、図５に示すように、遅延制御回路１
５は、遅延回路１７１〜１７３とデータレジスタ１５１
〜１５３とレジスタ１６１とＯＲ回路１６２とセレクタ
１７７とで構成され、データレジスタ１５１〜１５３は
データバス２４に接続されている。ここでは、実施の形
態の一構成例として取り扱う遅延回路は３個としたが、
その数量に制限はない。加えて、便宜上、各遅延回路１
７１〜１７３の遅延量はＴ（一定）とする。また、レジ
スタ１６１は初期値”０”が設定されているものとす
る。

【００３５】ＯＲ回路１６２は遅延制御線１６の反転信
号とレジスタ１６１の出力との和を信号線１６３に出力
する。従って、ＯＲ回路１６２は、遅延制御線１６の最
初の立ち下がり変化を受けると信号線１６３に”１”を
出力し、以降は遅延制御線１６のデータに関わらず”
１”を出力し続ける。遅延回路１７１は遅延制御線１７
のデータを遅延量Ｔだけ遅延させて信号線１７４に出力
する。同様に、遅延回路１７２は信号線１７４のデータ
を遅延量Ｔだけ遅延させて信号線１７５に出力する。ま
た同様に、遅延回路１７３は信号線１７５のデータを遅
延量Ｔだけ遅延させて信号線１７６に出力する。

【００３６】データレジスタ１５１〜１５３は、信号線
１６３の立ち上がりエッジにより、それぞれ信号線１７
４〜１７６のデータを１回だけ格納する。セレクタ１７
７は、データレジスタ１５１〜１５３のデータが順に”
１、１、１”の時は遅延制御線１７のデータを、”０、
１、１”の時は信号線１７４のデータを、”０、０、
１”の時は信号線１７５のデータを、”０、０、０”の
時は信号線１７６のデータを遅延制御出力線１９に出力
する。

【００３７】以上のような構成の遅延判定回路１２と遅
延制御回路１５とにおいて、データ入出力線１１のデー
タとクロック信号１０１との間の相対的な遅延量ｔを測
定し、遅延ｔを補正する動作について、図６と図７を用
いて以下に説明する。ただし、データの受信タイミング
はクロック信号１０１の立ち上がりタイミングとし、通
信データの値は”０１１”とする。

【００３８】まず、クロック信号１０１に対してデータ
入出力線１１のデータに遅延ｔが発生している場合につ
いて説明する。図６にタイミングチャートを示す。図６
に示すように、クロック信号１０１に対してデータ入出
力線１１のデータに遅延が発生しているため、１ビット
目の”０”データが１ビット目の受信タイミングより遅
れている。この時、遅延判定回路１２のデータレジスタ
１２１とデータレジスタ１２２は共に”１”となり、判
定結果信号１４には”１”が出力され、データが遅延し
ていることが検出される。第１の切換回路１３は、判定
結果信号１４が”１”の場合は、データ入出力線１１の
データを遅延制御線１６に、クロック信号１０１を遅延
制御線１７に出力する。

【００３９】遅延制御回路１５のデータレジスタ１５１
〜１５３は、信号線１６３の立ち上がりエッジにより、
それぞれ信号線１７４〜１７６のデータを格納するの
で、それぞれのデータは”０、１、１”となる。セレク
タ１７７は、データレジスタ１５１〜１５３のデータ”
０、１、１”を受けて、信号線１７４のデータを遅延制
御出力線１９に出力する。データレジスタ１５１〜１５
３は一度セットされるとそのデータを保持するので、そ
の以降は、セレクタ１７７は信号線１７４のデータを遅
延制御出力線１９に出力する。

【００４０】信号線１７４はクロック信号１０１に遅延
量Ｔを付加した信号であり、これにより相対的遅延量を
ｔ−Ｔ分補正したことになる。次に、データ入出力線１
１のデータに対してクロック信号１０１に遅延ｔが発生
している場合について説明する。

【００４１】図７にタイミングチャートを示す。図７に
示すように、データ入出力線１１のデータに対してクロ
ック信号１０１に遅延が発生しているため、１ビット目
の受信タイミングが１ビット目の”０”データより遅れ
ている。この時、遅延判定回路１２のデータレジスタ１
２１とデータレジスタ１２２は共に”０”となり、判定
結果信号１４には”０”が出力される。第１の切換回路
１３は、判定結果信号１４が”０”の場合は、データ入
出力線１１のデータを遅延制御線１７に、クロック信号
１０１を遅延制御線１６に出力する。

【００４２】遅延制御回路１５のデータレジスタ１５１
〜１５３は、信号線１６３の立ち上がりエッジにより、
それぞれ信号線１７４〜１７６のデータを格納するの
で、それぞれのデータは”０、１、１”となる。セレク
タ１７７は、データレジスタ１５１〜１５３のデータ”
０、１、１”を受けて、信号線１７４のデータを遅延制
御出力線１９に出力する。データレジスタ１５１〜１５
３は一度セットされるとそのデータを保持するので、そ
の以降は、セレクタ１７７は信号線１７４のデータを遅
延制御出力線１９に出力する。

【００４３】信号線１７４は、データ入出力線１１のデ
ータに遅延量Ｔを付加した信号であり、これにより相対
的遅延量をｔ−Ｔ分補正したことになる。このように、
本実施の形態の通信回路を用いてシリアル通信する場
合、まず最初に、通信データである受信データと転送ク
ロック間の相対遅延量を測定するためのダミー通信を行
うことで、両者の変化タイミングの補正を行えば、以降
の通信は更に高速通信が可能となる。

【００４４】以上のようにダミー通信を行った後に、受
信または送信を行う場合の動作について以下に説明す
る。なお、説明を簡単にするために受信、送信の場合と
もに遅延量ｔは同じであるものとする。まず最初に受信
を行う場合の動作について説明する。

【００４５】図２と図３にタイミングチャートを示す。
図２はクロック信号１０１に対してデータ入出力線１１
のデータに遅延ｔが発生している場合、図３はデータ入
出力線１１のデータに対してクロック信号１０１に遅延
ｔが発生している場合のタイミングチャートである。

【００４６】最初に、クロック信号１０１に対してデー
タ入出力線１１のデータに遅延ｔが発生している場合に
ついて説明する。図に示すように、データ入出力線１１
のデータに遅延が発生しているため、１ビット目の”
０”データが１ビット目の受信タイミングより遅れてい
る。しかし、予めダミー通信を行い遅延量を測定してい
るため、クロック信号線１０２のクロック信号は、クロ
ック信号１０１に遅延量Ｔだけ付加されている。従っ
て、内部データレジスタ２０は、クロック信号線１０２
のクロック信号のタイミングにより、通信データ線２１
のデータを正常に格納することができる。

【００４７】次に、データ入出力線１１のデータに対し
てクロック信号１０１に遅延ｔが発生している場合につ
いて説明する。図に示すように、クロック信号１０１に
遅延が発生しているため、１ビット目の受信タイミング
が１ビット目の”０”データより遅れている。しかし、
予めダミー通信を行い遅延量を測定しているため、通信
データ線２１はデータ入出力線１１のデータに遅延量Ｔ
だけ付加されている。従って、内部データレジスタ２０
は、クロック信号線１０２のクロック信号のタイミング
により、データ線２１のデータを正常に格納することが
できる。

【００４８】次に、送信の場合について図１を用いて説
明する。送信の場合は、ダミー通信によって得られた通
信データと転送クロックとの相対的な遅延量ｔを、送信
データと送信クロック間であらかじめ補正することで、
通信相手が正常なデータ受信を行えるようにする。送信
の場合は、クロックセレクタ２７において送信用クロッ
ク１０３を選択する。ここで、送信用クロック１０３は
図示されていないマイクロプロセッサにより出力される
ものとする。

【００４９】次に、第３の切換回路２９で、データ出力
レジスタ２２とクロック信号線１０２を切り替えて遅延
補正制御線３２、３３に出力する。第３の切換回路２９
は、遅延判定回路１２で得られた判定結果信号１４が”
１”の場合は、データ出力レジスタ２２の出力を遅延補
正制御線３３に、クロック信号線１０２のデータを遅延
補正制御線３２に出力する。また判定結果信号１４が”
０”の場合は、データ出力レジスタ２２の出力を遅延補
正制御線３２に、クロック信号線１０２のデータを遅延
補正制御線３３に出力する。

【００５０】次に、遅延補正回路２８について説明す
る。図１４が遅延補正回路２８の構成を表すブロック図
である。遅延回路１７８は遅延補正制御線３２のデータ
を遅延量Ｔだけ遅延させて信号線１８１に出力する。同
様に、遅延回路１７９は信号線１８１のデータを遅延量
Ｔだけ遅延させて信号線１８２に出力する。また同様
に、遅延回路１８０は信号線１８２のデータを遅延量Ｔ
だけ遅延させて信号線１８３に出力する。セレクタ１８
４は、遅延制御回路１５のデータレジスタ１５１〜１５
３が”１、１、１”の時は遅延補正制御線３２のデータ
を、”０、１、１”の時は信号線１８１のデータを、”
０、０、１”の時は信号線１８２のデータを、”０、
０、０”の時は信号線１８３のデータを遅延補正制御出
力線３４に出力する。これにより、ダミー通信で得られ
た相対的な遅延量を補正することができる。

【００５１】最後に、第４の切換回路３０で、データ出
力レジスタ２２とクロック信号線１０２を切り替えて遅
延補正制御線３２、３３に出力する。第４の切換回路３
０は、遅延判定回路１２で得られた判定結果信号１４
が”１”の場合は遅延補正制御線３３のデータをデータ
入出力線１１に、遅延補正制御出力線３４のデータをク
ロック信号１０１に出力する。遅延判定回路１２で得ら
れた判定結果信号１４が”０”の場合は遅延補正制御出
力線３４のデータをクロック信号１０１に、遅延補正制
御線３３のデータをデータ入出力線１１に出力する。

【００５２】以上が送信における通信データと転送クロ
ック間の相対的な遅延補正法である。図１２と図１３に
タイミングチャートを示す。図１２はクロック信号１０
１に対してデータ入出力線１１のデータに遅延ｔが発生
している場合、図１３はデータ入出力線１１のデータに
対してクロック信号１０１に遅延ｔが発生している場合
のタイミングチャートである。

【００５３】最初に、クロック信号１０１に対してデー
タ入出力線１１に遅延ｔが発生している場合について説
明する。図１２のタイミングチャートでは、クロック信
号１０１に対してデータ入出力線１１が遅延しているた
め、遅延判定回路１２の判定結果信号１４が”１”とな
るため、第３の切換回路２９により、データ出力レジス
タ２２の出力が遅延補正制御線３３に、クロック信号線
１０２のデータが遅延補正制御線３２に出力される。遅
延制御回路１５のデータレジスタ１５１〜１５３が”
０、１、１”であるため、信号線１８１のデータが遅延
補正制御出力線３４に出力される。第４の切換回路３０
では、判定結果信号１４が”１”のため、遅延補正制御
線３３がデータ入出力線１１に、遅延補正制御出力線３
４がクロック信号１０１に出力される。

【００５４】ここでは、データ入出力線１１に対してク
ロック信号１０１が遅延しているため、遅延判定回路１
２の判定結果信号１４が”０”となるため、第３の切換
回路２９により、データ出力レジスタ２２の出力が遅延
補正制御線３２に、クロック信号線１０２のデータが遅
延補正制御線３３に出力される。

【００５５】遅延制御回路１５のデータレジスタ１５１
〜１５３が”０、１、１”であるため、信号線１８１の
データが遅延補正制御出力線３４に出力される。第４の
切換回路３０では、判定結果信号１４が”０”のため、
遅延補正制御線３３がクロック信号１０１に、遅延補正
制御出力線３４がデータ入出力線１１に出力される。

【００５６】以上のように本実施の形態によれば、通信
を行なう際には、その前に通信データと転送クロックと
の間の遅延量を測定しかつこの遅延に対する補正のため
のダミー通信を行うことにより、通信データと転送クロ
ック間の遅延量の補正については、ダミー通信の際に行
い通信中での遅延に対する補正動作をなくすことができ
る。

【００５７】そのため、通信に際しては、通信データと
転送クロックとの間に存在する遅延に対しても、その遅
延量に関係なく両者間での信号変化のタイミングを一致
させて正常化し、その以降は、通信速度に制約をなくし
て通信を高速化することができる。

【００５８】また、上記のような通信回路を用いること
により、通信回路を含むシステムを設計する際には、通
信データと転送クロック間の遅延量を考慮することなく
設計することができ、その設計自由度を向上することが
できる。

【００５９】なお、以上の実施の形態では、遅延量を測
定するのにダミー通信を行うが、測定結果をプロセッサ
内のメモリー等に退避しておけば、以後はダミー通信を
行うことなく遅延量を設定することが可能である。ま
た、ここでは４ビットのシリアルデータに対する実施の
形態を示したが、シリアルデータが４ビット以上の場合
であっても同様に実施できる。

【００６０】

【発明の効果】以上のように本発明によれば、通信を行
なう際には、その前に通信データと転送クロックとの間
の遅延量を測定しかつこの遅延に対する補正のためのダ
ミー通信を行うことにより、通信データと転送クロック
間の遅延量の補正については、ダミー通信の際に行い通
信中での遅延に対する補正動作をなくすことができる。

【００６１】そのため、通信に際しては、通信データと
転送クロックとの間に存在する遅延に対しても、その遅
延量に関係なく両者間での信号変化のタイミングを一致
させて正常化し、通信速度に制約をなくして通信を高速
化することができるとともに、このような通信回路を用
いることにより、通信回路を含むシステムを設計する際
には、通信データと転送クロック間の遅延量を考慮する
ことなく設計することができ、その設計自由度を向上す
ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態の通信回路の構成を示すブ
ロック図

【図２】同実施の形態の通信回路の動作を示すタイミン
グチャート図

【図３】同実施の形態の通信回路の別の動作を示すタイ
ミングチャート図

【図４】同実施の形態における遅延判定回路の構成を示
すブロック図

【図５】同実施の形態における遅延制御回路の構成を示
すブロック図

【図６】同実施の形態における遅延判定回路の動作を示
すタイミングチャート図

【図７】同実施の形態における遅延制御回路の動作を示
すタイミングチャート図

【図８】従来の通信回路の構成を示すブロック図

【図９】同従来例の通信回路の動作を示すタイミングチ
ャート図

【図１０】同従来例の通信回路における正常通信時の動
作を示すタイミングチャート図

【図１１】同従来例の通信回路におけるエラー発生時の
動作を示すタイミングチャート図

【図１２】本発明の実施の形態の通信回路の送信時の動
作を示すタイミングチャート図

【図１３】同実施の形態における送信時の別の動作を示
すタイミングチャート図

【図１４】同実施の形態における遅延補正回路の構成を
示すブロック図

【符号の説明】

１１ データ入出力線 １２ 遅延判定回路 １３ 第１の切換回路 １４ 判定結果信号 １５ 遅延制御回路 １６、１７ 遅延制御線 １８ 第２の切換回路 １９ 遅延制御出力線 ２０ データレジスタ ２１ 通信データ線 ２２ データ出力レジスタ ２４ データバス ２６ 通信クロック線 ２７ クロックセレクタ ２８ 遅延補正回路 ２９ 第３の切換回路 ３０ 第４の切換回路 ３２、３３ 遅延補正制御線 ３４ 遅延補正制御出力線 １０１ クロック信号 １０２ クロック信号線 １０３ 送信用クロック

Claims (4)

【特許請求の範囲】
1. 【請求項１】 コンピュータシステムにおけるデータ通
   信の際に、そのデータ通信のために設けられたデータ転
   送経路を通じて、前記データ通信のために生成された転
   送クロックに基づく転送タイミングにより、前記データ
   通信のための通信データをシリアル形態で転送する機能
   を有する通信回路であって、前記通信データと転送クロ
   ックとの相対的な遅延量を測定し、前記通信データの転
   送時に前記遅延量を補正するよう構成したことを特徴と
   する通信回路。
2. 【請求項２】 通信データおよび転送クロックのそれぞ
   れの第１の変化タイミングにより、前記通信データおよ
   び転送クロックのどちらが遅延しているかを判定し、そ
   の結果を保持する遅延判定手段と、前記遅延判定手段に
   よる判定結果により、入力された前記通信データと転送
   クロックを入れ替える第１の切換手段と、前記通信デー
   タと転送クロックとの相対的な遅延量を測定し、その遅
   延量を補正して２本の信号線に出力する遅延制御手段
   と、前記遅延判定手段による判定結果により、前記遅延
   制御手段から前記２本の信号線への出力を入れ替えて、
   前記通信データおよび転送クロックとして出力する第２
   の切換手段と、前記転送クロックの第１の変化タイミン
   グの次の第２の変化タイミングで、前記通信データを格
   納し出力するシリアルデータ出力手段と、前記遅延判定
   手段による判定結果により、出力する前記通信データと
   転送クロックとを入れ替える第３の切換手段と、前記遅
   延制御手段で測定した前記通信データと転送クロックと
   の相対的な遅延量の測定結果から、前記シリアルデータ
   出力手段から出力されたデータと送信用クロックとの相
   対的な遅延量を補正する遅延補正手段と、前記遅延判定
   手段による判定結果により、前記遅延補正手段から出力
   されたデータおよび前記遅延補正手段を通過しないデー
   タを入れ替えてデータ入出力線およびクロック信号に出
   力する第４の切換手段とを備えたことを特徴とする請求
   項１記載の通信回路。
3. 【請求項３】 遅延判定手段は、通信データおよび転送
   クロックの入力に関係なく、その判定結果を保持するよ
   う構成したことを特徴とする請求項２記載の通信回路。
4. 【請求項４】 遅延判定手段と遅延制御手段は、通信デ
   ータおよび転送クロックの入力に関係なく、それらの判
   定結果を保持するよう構成したことを特徴とする請求項
   ２または請求項３記載の通信回路。