JP2000285095A - Connector device - Google Patents
Connector deviceInfo
- Publication number
- JP2000285095A JP2000285095A JP11092768A JP9276899A JP2000285095A JP 2000285095 A JP2000285095 A JP 2000285095A JP 11092768 A JP11092768 A JP 11092768A JP 9276899 A JP9276899 A JP 9276899A JP 2000285095 A JP2000285095 A JP 2000285095A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- program
- terminals
- cpu
- connector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Microcomputers (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、CPUに内蔵さ
れたフラッシュメモリのプログラムを書き換える時に使
用するコネクタ装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a connector device used when rewriting a program in a flash memory incorporated in a CPU.
【0002】[0002]
【従来の技術】CPU1に内蔵されたフラッシュメモリ
2に記憶されるプログラムを書き換える場合に従来用い
られていた回路構成を図2に基づいて説明する。すなわ
ち、このCPU1は、FWE端子(フラッシュメモリ
ライト イネーブル端子)、MODE端子(モード端
子)及び入力端子を少なくとも有し、それらのFWE端
子及びMODE端子のそれぞれは、プルアップ抵抗3
a,3bによって電源ラインに接続された信号ラインを
介してディップスイッチ5の一端側に配列される端子の
うち、対応する端子A1,B1(この端子に対応する他
端側の端子A2,B2は接地されている。)に接続され
ている。2. Description of the Related Art A circuit configuration conventionally used for rewriting a program stored in a flash memory 2 built in a CPU 1 will be described with reference to FIG. That is, the CPU 1 has an FWE terminal (flash memory).
A write enable terminal), a MODE terminal (mode terminal), and an input terminal. Each of the FWE terminal and the MODE terminal has a pull-up resistor 3
Among the terminals arranged at one end of the DIP switch 5 via a signal line connected to the power supply line by a and 3b, corresponding terminals A1 and B1 (terminals A2 and B2 at the other end corresponding to these terminals are Grounded).
【0003】またそのディップスイッチ5の前記一端側
のうちの他の端子C1は、オアゲート7の一方の入力端
子に接続され、更にそのオアゲート7の出力端子は、前
記CPU1のRES端子(リセット端子)が接続され、
またその端子C1に対応する他端側の端子C2にはウオ
ッチドッグタイマ回路6の出力端子が接続されている。
さらに、前記オアゲート7の他方の入力端子にはスイッ
チ8のオフを検出する低電圧検知回路10の出力端子が
接続されている。The other terminal C1 of the one end of the dip switch 5 is connected to one input terminal of an OR gate 7, and the output terminal of the OR gate 7 is connected to a RES terminal (reset terminal) of the CPU 1. Is connected,
The output terminal of the watchdog timer circuit 6 is connected to a terminal C2 on the other end corresponding to the terminal C1.
Further, the other input terminal of the OR gate 7 is connected to an output terminal of a low-voltage detection circuit 10 for detecting that the switch 8 is turned off.
【0004】またCPU1の複数の入力端子のうちの2
つの入力端子(書込端子)にはプログラムが格納された
ユニット12がRS−232Cドライバ11を介して接
続され、このユニット12は、前記スイッチ8のオンに
伴う信号を、図示されない信号ラインを介して入力する
ことによって格納されたプログラムの出力が可能にな
る。Further, two of the plurality of input terminals of the CPU 1
A unit 12 storing a program is connected to one input terminal (write terminal) via an RS-232C driver 11, and this unit 12 transmits a signal accompanying the turning on of the switch 8 via a signal line (not shown). Input enables the output of the stored program.
【0005】すなわち、上記構成によって、ユニット1
2に格納されたプログラムをCPU1のフラッシュメモ
リ2に書き込む場合、スイッチ8をオンにしてCPU1
を作動状態にし、かつウオッチドッグタイマ回路6のリ
セット信号がオアゲート7を介してCPU1のリセット
端子に供給されないようにディップスイッチ5の接点5
cをオフにする。その後、このディップスイッチ5の全
ての接点5a,5bをオフ状態にし、FWE端子及びM
ODE端子をハイレベル状態にすることによって、CP
U1は、ユニット12に格納されたプログラムの書き込
みがなされる。[0005] That is, with the above configuration, the unit 1
When writing the program stored in the flash memory 2 of the CPU 1, the switch 8 is turned on and the CPU 1 is turned on.
And the contact 5 of the DIP switch 5 so that the reset signal of the watchdog timer circuit 6 is not supplied to the reset terminal of the CPU 1 through the OR gate 7.
Turn off c. Thereafter, all the contacts 5a and 5b of the DIP switch 5 are turned off, and the FWE terminal and the M
By setting the ODE terminal to a high level state, CP
In U1, a program stored in the unit 12 is written.
【0006】[0006]
【発明が解決しようとする課題】しかしながら、上述し
た回路構成を有する装置全体を組み立ててしまった後
に、フラッシュメモリ2に書き込まれたプログラムを別
のプログラムに書き換えたい場合には、少なくても部分
的に分解した後にディップスイッチ5をオフ状態からオ
ン状態に切り替える作業を行った後に、書き換える作業
を行うことが必要になり、大変な工数が必要になるとい
う問題点があった。However, if it is desired to rewrite a program written in the flash memory 2 to another program after assembling the entire device having the above-described circuit configuration, at least a partial program is required. After disassembling the DIP switch 5, the DIP switch 5 must be switched from the OFF state to the ON state, and then must be rewritten, requiring a great deal of man-hours.
【0007】この発明は、上記のような問題点を解決す
るためになされたもので、CPU1に内蔵されたプログ
ラムを書き換える場合、装置全体を分解せずに容易にプ
ログラムの書き換えを行えるようにすることを目的とす
る。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems. When rewriting a program incorporated in CPU 1, it is possible to easily rewrite the program without disassembling the entire apparatus. The purpose is to:
【0008】[0008]
【課題を解決するための手段】この発明に係るコネクタ
装置は、プログラムを蓄えたユニットの出力端子に接続
されるプログラム供給用端子と、複数の書き込みモード
切替用端子とを一体的に備え、前記プログラム供給用端
子と書き込みモード切替用端子とをフラッシュメモリを
内蔵するCPUの回路基板のコネクタ部に接続させるこ
とによって該CPUをプログラム書き換えモードに切り
替え、前記プログラム供給用端子から前記フラシュメモ
リに書き換え用プログラムを供給するものである。A connector device according to the present invention integrally includes a program supply terminal connected to an output terminal of a unit storing a program, and a plurality of write mode switching terminals. The CPU is switched to a program rewrite mode by connecting a program supply terminal and a write mode switching terminal to a connector portion of a circuit board of a CPU having a built-in flash memory, and the program supply terminal is rewritten to the flash memory. It supplies the program.
【0009】[0009]
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態1.図1において、20はフラッシュメモリ
21を内蔵したCPUで、FWE端子(フラッシュメモ
リ ライト イネーブル端子)、MODE端子(モード
端子)、RES端子(リセット端子)、PRN端子(プ
ログラムラン端子)、IN1端子(入力端子)及びIN
2端子(入力端子)を少なくとも有する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below. Embodiment 1 FIG. In FIG. 1, reference numeral 20 denotes a CPU having a built-in flash memory 21, which is a FWE terminal (flash memory write enable terminal), a MODE terminal (mode terminal), a RES terminal (reset terminal), a PRN terminal (program run terminal), and an IN1 terminal ( Input terminal) and IN
It has at least two terminals (input terminals).
【0010】それらの端子のうちFWE端子は、プルア
ップ抵抗22によって電源ライン(+V)に接続された
信号ラインを介して回路基板の端末部に形成された外部
接続端子Cに接続されている。なお、この外部接続端子
Cには、コネクタ23が嵌合され、該コネクタ23の一
端側に配列される端子のうち、対応する端子C1(この
端子に対応する他端側の端子C2は接地されている。)
に接続されている。[0010] Among these terminals, the FWE terminal is connected to an external connection terminal C formed on a terminal portion of the circuit board via a signal line connected to a power supply line (+ V) by a pull-up resistor 22. The connector 23 is fitted to the external connection terminal C, and among the terminals arranged at one end of the connector 23, the corresponding terminal C1 (the terminal C2 at the other end corresponding to this terminal is grounded). ing.)
It is connected to the.
【0011】MODE端子は、トランジスタ、抵抗から
構成された反転回路24を介して回路基板の端末部に形
成された外部接続端子Dに接続されている。なお、この
外部接続端子Dにも、コネクタ23が嵌合され、前記コ
ネクタ23の一端側に配列される端子のうち、対応する
端子D1(この端子に対応する他端側の端子D2は接地
されている。)に接続されている。The MODE terminal is connected to an external connection terminal D formed at the terminal of the circuit board via an inverting circuit 24 composed of a transistor and a resistor. The connector 23 is also fitted to the external connection terminal D, and among the terminals arranged at one end of the connector 23, the corresponding terminal D1 (the terminal D2 at the other end corresponding to this terminal is grounded). Connected.)
【0012】入力端子IN1,IN2は、書込端子を構
成し、RS−232Cドライバ25を介して回路基板の
端末部に形成された外部接続端子A,Bに接続されてい
る。なお、この外部接続端子A,Bには、コネクタ23
が嵌合され、前記コネクタ23の一端側に配列される端
子のうち、対応する端子A1,B1に接続されている。
この端子A1,B1に対応する他端側の端子A2,B2
には、書き換え用プログラムが格納されたユニット26
が接続されている。また、このユニット26は、前記ス
イッチ27のオンに伴う信号を、図示されない信号ライ
ンを介して入力することによって格納されたプログラム
の出力が可能になる。The input terminals IN1 and IN2 constitute write terminals, and are connected via the RS-232C driver 25 to external connection terminals A and B formed at the terminal of the circuit board. The external connection terminals A and B have connectors 23
Are fitted and connected to the corresponding terminals A1 and B1 among the terminals arranged on one end side of the connector 23.
Terminals A2, B2 on the other end corresponding to these terminals A1, B1
Includes a unit 26 storing a rewriting program.
Is connected. The unit 26 can output a stored program by inputting a signal accompanying the turning on of the switch 27 via a signal line (not shown).
【0013】RES端子は、オアゲート28の出力端子
に接続され、そのオアゲート28の一方の入力端子は、
バッファ29を介してウオッチドッグタイマ回路30の
出力端子に接続され、また他方の入力端子は、スイッチ
27のオフを検出する低電圧検知回路31の出力端子が
接続されている。なお、バッファ29は、ハイインピー
ダンス切替端子を有して、そのハイインピーダンス切替
端子は、回路基板の端末部に形成された外部接続端子E
に接続され、この外部接続端子Eには、コネクタ23が
嵌合されて、前記コネクタ23の一端側に配列される端
子のうち、対応する端子E1(この端子に対応する他端
側の端子E2は接地されている。)に接続されている。The RES terminal is connected to the output terminal of the OR gate 28, and one input terminal of the OR gate 28 is
The buffer 29 is connected to the output terminal of the watchdog timer circuit 30, and the other input terminal is connected to the output terminal of the low-voltage detection circuit 31 that detects the off state of the switch 27. The buffer 29 has a high-impedance switching terminal, and the high-impedance switching terminal is connected to an external connection terminal E formed at a terminal of the circuit board.
The connector 23 is fitted to the external connection terminal E, and among the terminals arranged at one end of the connector 23, a corresponding terminal E1 (a terminal E2 at the other end corresponding to this terminal) is connected. Is grounded.)
【0014】PRN端子は、CPU20が正常動作を行
っているときに所定周波数のパルスを受け、ローレベル
状態に出力を維持するが、暴走等の異常動作を行ってい
るときにはハイレベル信号を受け、その受けたときから
所定時間後に出力をハイレベルに出力して、リセット信
号を出力する。The PRN terminal receives a pulse of a predetermined frequency when the CPU 20 is performing a normal operation and maintains the output in a low level state, but receives a high level signal when performing an abnormal operation such as runaway, After a predetermined time from the reception, the output is output to a high level and a reset signal is output.
【0015】次に上記構成によるものの作用説明を行
う。 (1)通常時 この時には、回路基板の外部接続端子A〜Eにコネクタ
23が接続されていないので、スイッチ27をオンにす
ると、FWE端子はハイレベルに、MODE端子はロー
レベルに設定されて、CPU20はフラッシュメモリ2
1に記憶されたプログラムに従って通常作動を開始し、
PRN端子から一定周期のパルス信号をウオッチドッグ
タイマ回路30に供給する。Next, the operation of the above configuration will be described. (1) Normal operation At this time, since the connector 23 is not connected to the external connection terminals A to E of the circuit board, when the switch 27 is turned on, the FWE terminal is set to the high level and the MODE terminal is set to the low level. , The CPU 20 is the flash memory 2
Start normal operation according to the program stored in 1,
A pulse signal having a constant period is supplied to the watchdog timer circuit 30 from the PRN terminal.
【0016】仮に、CPU20が暴走を開始しても、P
RN端子がハイレベル状態になるので、ウオッチドッグ
タイマ回路30は、バッファ29、オアゲート28を介
してRES端子にリセット信号を供給してCPU20を
初期化する。また、電源電圧が急激に低下して、それが
低電圧検知回路31によって検出されると、オアゲート
28の出力によってCPU20がリセットされる。[0016] Even if the CPU 20 starts runaway, P
Since the RN terminal is in the high level state, the watchdog timer circuit 30 supplies a reset signal to the RES terminal via the buffer 29 and the OR gate 28 to initialize the CPU 20. Further, when the power supply voltage drops rapidly and is detected by the low voltage detection circuit 31, the CPU 20 is reset by the output of the OR gate 28.
【0017】(2)フラッシュメモリ21のプログラム
書き換えの時 この時は、回路基板の外部接続端子A〜Eにコネクタ2
3を接続し、スイッチ27をオンにすると、FWE端子
はローレベルに、MODE端子はハイレベルに設定され
て、CPU20はフラッシュメモリ21のプログラム書
き換えモードにはいる。その結果、CPU20は、RS
−232Cドライバ25を介してユニット26に新規プ
ログラムを出力するように指示し、それに対してユニッ
ト26は、RS−232Cドライバ25を介してCPU
20の入力端子IN1に新規プログラムを供給し、フラ
ッシュメモリ21内に記憶されていたプログラムを書き
換える。(2) When rewriting the program in the flash memory 21 At this time, the connector 2 is connected to the external connection terminals A to E of the circuit board.
3 and the switch 27 is turned on, the FWE terminal is set to the low level, the MODE terminal is set to the high level, and the CPU 20 enters the program rewriting mode of the flash memory 21. As a result, the CPU 20
The unit 26 is instructed to output a new program to the unit 26 via the RS-232C driver 25, while the unit 26
A new program is supplied to the input terminal IN1 of the flash memory 20, and the program stored in the flash memory 21 is rewritten.
【0018】[0018]
【発明の効果】以上のように、この発明によれば、CP
Uに内蔵されたプログラムを書き換える場合、装置全体
を分解せずに容易に、かつ短時間にプログラムの書き換
えを行えるようにできるという効果が発揮される。As described above, according to the present invention, the CP
In the case of rewriting a program built in U, an effect is exhibited that the program can be easily and quickly rewritten without disassembling the entire device.
【図1】本発明による実施の形態1を示す説明図であ
る。FIG. 1 is an explanatory diagram showing a first embodiment according to the present invention.
【図2】従来の装置の説明図である。FIG. 2 is an explanatory diagram of a conventional device.
20 CPU 21 フラッシュメモリ 22 プルアップ抵抗 23 コネクタ 24 反転回路 25 RS−232Cドライバ 26 ユニット 27 スイッチ 28 オアゲート 29 バッファ 30 ウオッチドッグタイマ回路 31 低電圧検知回路 Reference Signs List 20 CPU 21 Flash memory 22 Pull-up resistor 23 Connector 24 Inverting circuit 25 RS-232C driver 26 Unit 27 Switch 28 OR gate 29 Buffer 30 Watchdog timer circuit 31 Low voltage detection circuit
Claims (1)
に接続されるプログラム供給用端子と、複数の書き込み
モード切替用端子とを一体的に備え、前記プログラム供
給用端子と書き込みモード切替用端子とを、フラッシュ
メモリを内蔵するCPUの回路基板のコネクタ部に接続
させることによって該CPUをプログラム書き換えモー
ドに切り替え、前記プログラム供給用端子から前記フラ
シュメモリに書き換え用プログラムを供給するコネクタ
装置。1. A program supply terminal connected to an output terminal of a unit storing a program, and a plurality of write mode switching terminals are integrally provided, and the program supply terminal and the write mode switching terminal are provided. A connector device for switching the CPU to a program rewriting mode by connecting the CPU to a connector portion of a circuit board of a CPU having a built-in flash memory and supplying a rewriting program to the flash memory from the program supply terminal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11092768A JP2000285095A (en) | 1999-03-31 | 1999-03-31 | Connector device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11092768A JP2000285095A (en) | 1999-03-31 | 1999-03-31 | Connector device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000285095A true JP2000285095A (en) | 2000-10-13 |
Family
ID=14063613
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11092768A Pending JP2000285095A (en) | 1999-03-31 | 1999-03-31 | Connector device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000285095A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005078618A (en) * | 2003-08-29 | 2005-03-24 | Tietech Co Ltd | Cpu rewrite mode setting system |
-
1999
- 1999-03-31 JP JP11092768A patent/JP2000285095A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005078618A (en) * | 2003-08-29 | 2005-03-24 | Tietech Co Ltd | Cpu rewrite mode setting system |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6625738B1 (en) | USB apparatus that turns on computer power supply using signals substantially longer than information conveying pulse widths when predetermined operation is performed on input device | |
US20080151452A1 (en) | Circuit for protecting computer | |
US6922794B2 (en) | Microcomputer with debug supporting function | |
EP0825530A2 (en) | Computer apparatus having electrically rewritable nonvolatile memory, and nonvolatile semiconductor memory | |
JP2003241730A (en) | Display device | |
US20050262398A1 (en) | Recovery apparatus for BIOS chip in a computer system | |
US5832194A (en) | Electronic apparatus, process for its duplication, and arrangement for data transfer between two similarly constructed electronic apparatus | |
JP2000285095A (en) | Connector device | |
US10013383B2 (en) | Method for power control handshaking of hot swappable components using programmable logic devices | |
KR100264893B1 (en) | Device and method for initializing liquid crystal display state when static electricity flows in | |
JP2001142839A (en) | Information processor | |
JPS63240615A (en) | Interface circuit | |
JP4079553B2 (en) | Nonvolatile memory device and image forming apparatus | |
JP2007259582A (en) | Power source control circuit | |
US11614931B2 (en) | Online software upgrade device and method for maintaining operation uninterrupted | |
JP2006209876A (en) | Electronic control device | |
JP2001228936A (en) | Microcomputer provided with internal reset signal generation circuit | |
EP4099566A1 (en) | Integrated circuit, and control method and system | |
CN110633227B (en) | Memory resetting circuit and mainboard applying same | |
JPH0527875A (en) | Electronic equipment | |
JP2000020498A (en) | Microcomputer and its restoring method | |
JPH09274798A (en) | Writing method for electrically reloadable rom | |
KR100335643B1 (en) | Computer system for setting value through software and method for controlling the same | |
JP3066063U (en) | Flash memory with recovery capability | |
WO2014068760A1 (en) | Electronic apparatus and device control method |