JP2000278133A - Ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】 【課題】 高分解能の逐次比較型Ａ／Ｄ変換器の特性試
験・評価に費やされるテスト時間を大幅に短縮でき、且
つ回路規模の縮小・小型化が可能な高分解能のＡ／Ｄ変
換器を提供すること。 【解決手段】 外部アナログ信号電圧と期待値によって
設定された上位参照電圧との直接比較を可能にすること
により、Ａ／Ｄ変換器のＤＣ特性試験評価における１−
Ａ／Ｄ変換に必要な比較回数を最小限に止め、上位参照
電圧値に加算／減算の演算が可能な電圧加算回路を構成
することで、低分解能の内蔵基準電圧発生手段で高分解
能の電圧比較・検出回路を実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ信号を所
定の分解能のデジタル信号に変換する逐次比較型Ａ／Ｄ
変換器に係るもので、特に、Ａ／Ｄ変換回路のＤ．Ｃ特
性試験・評価（直線性・オフセット誤差・微分直線性誤
差、等）に費やされる試験時間の短縮を可能とし、更に
回路規模の縮小・小型化を可能とする高分解能のＡ／Ｄ
変換器に関する。

【０００２】

【従来の技術】逐次比較型Ａ／Ｄ変換器は、アナログ入
力電圧と内蔵基準電圧発生回路（ＤＡＣ）の出力を比
較、つまりアナログレベルで比較しながら、デジタル値
を決めていく方式である。

【０００３】逐次比較型Ａ／Ｄ変換器の比較動作は、ま
ず逐次比較レジスタのＭＳＢに「１」を立て、内蔵基準
電圧発生回路（ＤＡＣ）の出力を最大基準電圧の１／２
にする。内蔵基準電圧発生回路（ＤＡＣ）の出力電圧が
アナログ入力電圧より大きければＭＳＢを「０」にし、
逆にアナログ入力電圧より小さければＭＳＢを立てたま
ま、次のビットを「１」にして比較する。この動作をＬ
ＳＢまで行って変換を終了する。

【０００４】Ｎビットの分解能を有する逐次比較型Ａ／
Ｄ変換器の精度・特性試験（特にＤ．Ｃ特性項目である
直線性・オフセット誤差・微分直線性誤差）では、Ａ／
Ｄ変換器の各変換コードの切り替わりで遷移点電圧を調
べるために、高精度の外部基準電源より出力される基準
電圧（期待値電圧）を内蔵サンプル／ホールド回路でサ
ンプリングを行い、そのホールド電圧と内蔵基準電圧発
生回路（ＤＡＣ）より出力される内蔵比較基準電圧（Ｖ
ＤＡ）との電圧比較をＮ−ビット分解能分逐次比較を実
施し１−Ａ／Ｄ変換結果としてデジタル値を出力する。

【０００５】

【発明が解決しようとする課題】従って、Ａ／Ｄ変換器
の遷移点電圧を測定することで非直線性の評価を実施し
た場合、Ｎ−ビット分解能のＡ／Ｄ変換器では最小でも
２^N回のサンプリング動作とＮ×２^N回の逐次比較動作が
必要であり、２^N×（Ｔｓａｍｐ＋Ｎ×Ｔ）（秒）（Ｔ
ｓａｍｐはサンプリング時間、Ｔは１ビットの比較時
間）の測定時間を必要とするという問題がある。

【０００６】加えて、Ａ／Ｄ変換器の分解能Ｎがｍビッ
ト分高くなると１−Ａ／Ｄ変換に費やす逐次比較動作は
（Ｎ＋ｍ）回必要となり、更に非直線性を評価するのに
必要な遷移点の測定点電圧点は２^m倍となる。よって、
（Ｎ＋ｍ）のビット分解能を有するＡ／Ｄ変換器のフル
スケール電圧までの遷移点電圧の測定を実施した場合、
Ａ／Ｄ変換動作に２^N+m×（Ｔｓａｍｐ＋（Ｎ＋ｍ）×
Ｔ）（秒）（但し、Ｔｓａｍｐはサンプリング時間、Ｔ
は１ビットの比較時間）の比較動作時間が必要とされ、
Ｎ−ビット分解能を有するＡＤＣの測定に対し、比較動
作時間が２^m倍増加する結果となる。

【０００７】従って、Ａ／Ｄ変換器が高分解能になるに
伴い、Ａ／Ｄ変換器の精度・特性試験に費やされる比較
時間・テスト時間が極大化するという問題がある。

【０００８】また、Ａ／Ｄ変換器の分解能と回路構成の
関係は、例えば、Ｎ−ビット分解能のＡ／Ｄ変換器では
２^N個の分圧抵抗が必要であり、分解能Ｎがｍビット分
高くなると分圧抵抗の個数は２^m倍となる。よって、
（Ｎ＋ｍ）のビット分解能を有するＡ／Ｄ変換器の場
合、２^N+m個の分圧抵抗が必要であり、Ｎビット分解能
を有するＡ／Ｄ変換器の分圧抵抗に対し、その個数が２
^m倍増加し、Ａ／Ｄ変換器が高分解能になるに伴い、Ａ
／Ｄ変換器の分圧抵抗や判定回路等の回路規模が極大化
するという問題がある。

【０００９】更にまた、回路規模が増大するという問題
は、基板におけるＡ／Ｄ変換器のチップ面積が増大する
という問題のみならず、１ＬＳＢあたりの電圧が小さく
なるなど、Ａ／Ｄ変換器の精度が劣化するという問題も
含む。

【００１０】本発明は、このような技術的問題に鑑みて
なされたものであり、その目的は、高分解能の逐次比較
型Ａ／Ｄ変換器の特性試験・評価に費やされるテスト時
間を大幅に短縮できるＡ／Ｄ変換器を提供することにあ
る。

【００１１】さらに、本発明の他の目的は、従来の逐次
比較型Ａ／Ｄ変換器に比べて回路規模の縮小・小型化が
可能な高分解能のＡ／Ｄ変換器を提供することにある。

【００１２】

【課題を解決するための手段】本発明者は上記課題につ
いて鋭意研究を重ねた結果、外部アナログ信号電圧と期
待値によって設定された上位参照電圧との直接比較を可
能にすることにより、Ａ／Ｄ変換器のＤＣ特性試験評価
における１−Ａ／Ｄ変換に必要な比較回数を最小限にと
どめることができ、高分解能のＡ／Ｄコンバータの特性
試験・評価に費やされるテスト時間を大幅に短縮するこ
とができることを見出し、更に、上位参照電圧値に加算
／減算の演算が可能な電圧加算回路を構成することで、
低分解能の内蔵基準電圧発生手段で高分解能の電圧比較
・検出回路が実現可能となり、回路規模の縮小・小型化
が実現可能であるということを見出し、これらの知見に
基づいて本発明を成すに至った。

【００１３】すなわち、本発明の第１の特徴は、外部よ
り入力されるアナログ信号を予め設定された所定分解能
のデジタル信号に変換する逐次比較型Ａ／Ｄ変換器であ
って、内蔵基準電圧発生手段と、比較測定手段と、逐次
比較手段とを有し、内蔵基準電圧発生手段は、外部より
入力される高電位基準電圧と低電位基準電圧を基準抵抗
で分圧する分圧手段と、逐次比較手段の制御に基づき上
位参照電圧と下位参照電圧とを独立に前記比較測定手段
へ選択出力する選択出力手段とを有し、比較測定手段
は、アナログ信号を周期的な間隔でサンプリングし、サ
ンプルされた当該アナログ信号を変換中保持しておく第
１の保持手段と、下位参照電圧と動作点電圧との電位差
を保持しておく第２の保持手段とからなる容量アレー回
路と、第１の保持手段で保持したアナログ信号と上位参
照電圧との電位差を増幅する増幅手段からなる比較手段
とを有し、逐次比較手段は、外部システムより供給され
る期待値を一時記憶する記憶手段と、内蔵基準電圧発生
手段に設定する上位期待値コードと下位期待値コードを
比較測定手段の測定結果に基づいて操作し一時記憶する
逐次制御手段とを有する、ことである。

【００１４】また、本発明の第２の特徴は、内蔵基準電
圧発生手段の下位参照電圧生成手段と比較測定手段の容
量アレー回路とから構成される電圧加減算手段によっ
て、上位参照電圧値に下位参照電圧生成手段より生成出
力される差電圧値を加減算する、ことである。

【００１５】

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。

【００１６】（第１実施例）図１は、本発明に係る逐次
型Ａ／Ｄ変換器の一実施例のシステム回路構成を示すブ
ロック図である。

【００１７】このＡ／Ｄ変換回路１００は半導体集積回
路装置において、外部より入力されるアナログ信号電圧
をデジタル値に変換する装置として使用され、マイクロ
コンピュータシステムなどの外部システムとのデータの
共有を図るためのシステム・バス９０、システム・バス
を介してやり取りされるデータの読み込み／書き込み制
御及び初期設定を行うシステム制御回路７０と、期待値
データ設定用の期待値レジスタ回路６０と、Ａ／Ｄ変換
結果データを保持する変換結果レジスタ回路４０と、変
換結果レジスタ回路４０より送出されるＡ／Ｄ変換結果
データと期待値データとのデータ比較・判定を実施する
比較判定回路５０と、逐次比較動作を行う逐次比較レジ
スタ回路３０と、逐次比較レジスタ回路３０の逐次比較
動作によりビット比較毎に遷移する上位／下位制御コー
ド（ＤＨ０／ＤＨ１／ＤＨ２／ＤＬ０／ＤＬ１）を基に
個々に上位参照電圧（ＶＤＡ）と下位参照電圧（ＶＬＳ
Ｂ１）の出力が制御可能な内蔵基準電圧発生回路（ＤＡ
Ｃ）１０と、内蔵基準電圧発生回路（ＤＡＣ）１０より
生成出力される上位参照電圧（ＶＤＡ）と下位参照電圧
（ＶＬＳＢ１）及び外部より入力される外部アナログ信
号（ＶＡＩＮ）とを入力とする１ビットコンパレータ回
路２０とを具備した構成となっている。

【００１８】また、１ビットコンパレータ回路２０より
出力されるコンパレータ出力信号（Ｖｏｕｔ）を基に逐
次比較レジスタ値を変化させることで内蔵基準電圧発生
回路（ＤＡＣ）１０より個々に生成出力される上位参照
電圧（ＶＤＡ）と下位参照電圧（ＶＬＳＢ１）の出力電
圧を独立に制御する。更に、前記の１ビットコンパレー
タ回路２０には上位参照電圧（ＶＤＡ）と下位参照電圧
（ＶＬＳＢ１）が個々に帰還接続する回路構成となって
いる。

【００１９】逐次比較レジスタ回路３０は期待値レジス
タ回路６０より出力される期待値データが入力され、期
待値レジスタ回路６０は外部システムより任意の期待値
データを初期値として設定可能な構成となっている。更
に、逐次比較回路３０の出力である上位（ＤＨ０／ＤＨ
１／ＤＨ２）と下位制御コード（ＤＬ０／ＤＬ１）を、
逐次比較動作の結果得られるＡ／Ｄ変換結果として出力
しており、Ａ／Ｄ変換の終了と同時にその結果を変換結
果レジスタ回路４０に一時記憶する構造となっている。

【００２０】また、期待値レジスタ回路６０の出力であ
る期待値データと変換結果レジスタ回路４０の出力であ
る変換結果データとを入力とする比較判定回路５０で
は、期待値データと変換結果データとのビット毎の比較
を行い、その一致・不一致を判定結果として出力する構
造となっている。

【００２１】次に、本実施例の具体的な回路構成につい
て図２乃至図５を用いて説明する。

【００２２】図２（ａ）は図１の内蔵基準電圧発生回路
（ＤＡＣ）１０の詳細回路構成図であり、図２（ｂ）は
内蔵基準電圧発生回路（ＤＡＣ）１０の入出力特性図で
ある。

【００２３】内蔵基準電圧発生回路（ＤＡＣ）１０は、
デジタル値をアナログ値に変換するＤ／Ａコンバータ回
路として使用され、本実施例では３ビット分解能のＤ／
Ａコンバータを仮定している。

【００２４】外部より高電位基準電圧（ＶＲＥＦＨ）、
低電位基準電圧（ＶＲＥＦＬ）が基準電圧として入力さ
れ、ＶＲＥＦＨ電位とＶＲＥＦＬ電位間に接続される単
位抵抗Ｒと１／２Ｒによる直列抵抗回路によって分圧基
準電位（Ｖ１〜Ｖ８）を生成出力する分圧回路１１を構
成している。また、分圧基準電位出力（Ｖ１〜Ｖ８）は
ＶＲＥＦＨ／ＶＲＥＦＬ側にそれぞれＲ／２抵抗が使用
される構成となっているため、ＶＲＥＦＨ側に１／１６
・ＶＤ電圧（１／２ＬＳＢ。但し、ＶＤ＝ＶＲＥＦＨ−
ＶＲＥＦＬ電圧）だけ電位変化をもたせる回路構造とな
っている。よって、各分圧基準電位出力（Ｖ１〜Ｖ８）
は図２（ｂ）の特性となる。

【００２５】分圧回路１１より出力される分圧基準電圧
（Ｖ１〜Ｖ８）を逐次比較回路３０より出力される上位
制御コード（ＤＨ０／ＤＨ１／ＤＨ２）と下位制御コー
ド（ＤＬ０／ＤＬ１）に基づき上位参照電圧（ＶＤ
Ａ）、下位参照電圧（ＶＬＳＢ１）として個々に選択出
力するために、上位アナログスイッチ回路１２、下位ア
ナログスイッチ回路１３及び、上位制御コード（ＤＨ０
／ＤＨ１／ＤＨ２）を入力とする上位デコーダ回路１４
と下位制御コード（ＤＬ０／ＤＬ１）を入力とする下位
デコーダ回路１５とで上位／下位独立に回路が構成され
ている。

【００２６】ここで、下位アナログスイッチ回路１３を
介して選択出力されるＶ１／Ｖ２／Ｖ３／Ｖ４分圧基準
電圧は、隣接するタップ間電位の相対差が等しい条件で
あれば、分圧回路１１にて生成される分圧基準電位（Ｖ
１〜Ｖ８）の任意のタップから下位参照電圧（ＶＬＳＢ
１）として取り出すことが可能である。

【００２７】次に、図３は図１の１ビットコンパレータ
回路２０の詳細回路構成図である。

【００２８】図３に示される１ビットコンパレータ回路
２０は入力される外部アナログ信号（ＶＡＩＮ）のサン
プリングを行い、サンプリング電圧と内蔵基準電圧発生
回路（ＤＡＣ）１０より出力される上位参照電圧（ＶＤ
Ａ）と下位参照電圧（ＶＬＳＢ１）との電圧比較を逐次
実行する比較回路として使用され、入力電圧選択回路２
１はサンプリング制御信号（ＳＶＡＩＮ）とコンパレー
ト制御信号（ＳＶＤＡ）によってそれぞれｏｎ／ｏｆｆ
制御が可能な外部アナログ信号（ＶＡＩＮ）を入力とす
るアナログスイッチ回路（ＳＷ１）と、内蔵基準電圧発
生回路（ＤＡＣ）１０より出力される上位参照電圧（Ｖ
ＤＡ）を入力とするアナログスイッチ回路（ＳＷ２）と
から構成される。

【００２９】前記の各アナログスイッチ回路（ＳＷ１／
ＳＷ２）の片端の出力端子はノードＮ１に相互に接続さ
れ、そのノードＮ１より出力されるＶｉｎ電圧はノード
Ｎ１とノードＮ２間に接続されるサンプル／ホールド容
量（Ｃｓｈ）を介してノードＮ２にＡ．Ｃ的にカップリ
ング接続された回路となっている。

【００３０】また、分圧容量（Ｃｏｓ１）は内蔵基準電
圧発生回路(ＤＡＣ）１０より出力される下位参照電圧
（ＶＬＳＢ１）を片端の入力とし、その他端はノードＮ
２に接続される構造となっているため、サンプル／ホー
ルド容量（Ｃｓｈ）と同様に分圧容量（Ｃｏｓ１）を介
してノードＮ２にＡ．Ｃ的にカップリングされた回路接
続となっている。

【００３１】よって、サンプル／ホールド容量（Ｃｓ
ｈ）と分圧容量（Ｃｏｓ１）の片端双方が共通ノードＮ
２に並列接続される容量アレー回路２２を構成してい
る。

【００３２】比較器２３中の増幅器（Ａ）は反転入力端
子に前記の容量アレー回路２２の共通ノードＮ２が接続
され、非反転端子には動作点電圧（ＶＢＩＡＳ）が接続
されており、自己出力である出力信号（Ｖｏ）をサンプ
リング制御信号（ＳＶＩＡＮ）の状態でｏｎ／ｏｆｆ制
御されるアナログスイッチ回路（ＳＷ３）を介して反転
入力端子ノードＮ２に帰還接続する帰還増幅器（Ｖｏｌ
ｔａｇｅ ｆｏｌｌｏｗｅｒ回路）を構成している。ま
た、更に増幅器（Ａ）の出力信号（Ｖｏ）をデジタル値
出力（Ｖｏｕｔ）に増幅せしめるために、増幅器（Ａ）
の出力信号（Ｖｏ）とコンパレート制御信号（ＳＶＤ
Ａ）を入力とする増幅器（Ｂ）から構成される。

【００３３】ここで、１ビットコンパレータ回路２０の
動作について説明する。

【００３４】１ビットコンパレータ回路２０はサンプリ
ング制御信号（ＳＶＩＡＮ）とコンパレート制御信号
（ＳＶＤＡ）によって動作状態が制御され、ＳＶＡＩＮ
＝１の状態でサンプリング期間、ＳＶＡＩＮ＝０の状態
でホールド期間（非サンプリング期間）となり、ＳＶＤ
Ａ＝１の状態で比較動作期間となる。前記の増幅器
（Ａ）はサンプリング期間（ＳＶＡＩＮ＝１）中に自己
の出力信号Ｖｏをアナログスイッチ回路（ＳＷ３）を介
して反転入力端子に自己帰還する帰還回路を形成する。
よって、この状態では反転入力端子と非反転入力端子は
仮想接地（イマジナリーショート）状態となるので、出
力信号（Ｖｏ）を帰還接続するノード（Ｎ２）は動作点
電圧であるＶＢＩＡＳ電位となる（但し、理想演算増幅
器（Ａ）を仮定）。よって、前記の入力電圧選択回路２
１より選択出力される外部アナログ信号電圧（ＶＡＩ
Ｎ）と増幅器（Ａ）の動作点電圧（ＶＢＩＡＳ）との電
位差分の電荷量Ｑｓｐ＝Ｃｓｈ×（ＶＢＩＡＳ−ＶＡＩ
Ｎ）を容量アレー回路２２のサンプル／ホールド容量
（Ｃｓｈ）に充電するサンプリング回路を構成する。

【００３５】また、非サンプリング期間（ＳＶＡＩＮ＝
０期間）ではアナログスイッチ回路ＳＷ３及び入力電圧
選択回路２１のアナログスイッチ回路ＳＷ１はカットオ
フ状態とし、先のサンプリング期間中に分圧容量（Ｃｓ
ｈ）へ充電した電荷量Ｑｓｐを保持した状態とすること
で、比較器２３は比較動作状態となる。

【００３６】次いでコンパレート制御信号（ＳＶＤＡ＝
０）がＳＶＤＡ＝１の状態へと遷移し、入力電圧選択回
路２１のアナログスイッチ回路（ＳＷ２）をオン状態と
する事で内蔵基準電圧発生回路（ＤＡＣ）１０より送出
される上位参照電圧（ＶＤＡ）との電圧比較を逐次実施
する。

【００３７】次いで、容量アレー回路２２の分圧容量
（Ｃｏｓ１）の機能について説明する。

【００３８】容量アレー回路２２の分圧容量（Ｃｏｓ
１）の片端は回路構成上、サンプルホールド容量（Ｃｓ
ｈ）の片端とノードＮ２で並列に接続されている。

【００３９】ここで、１ビットコンパレータ回路２０の
サンプリング期間（ＳＶＡＩＮ＝１）と比較動作期間
（ＳＶＤＡ＝１）でのノードＮ２の電荷平衡方程式を求
める。

【００４０】先ず、サンプリング期間（ＳＶＡＩＮ＝１
／ＳＶＤＡ＝０）では外部アナログ信号電圧（ＶＡＩ
Ｎ）と増幅器（Ａ）の動作点電圧（ＶＢＩＡＳ）との電
位差分の電荷量Ｑｓｐ＝Ｃｓｈ×（ＶＢＩＡＳ−ＶＡＩ
Ｎ）をサンプルホールド容量（Ｃｓｈ）に充電する。他
方、分圧容量（Ｃｏｓ１）はこの期間に増幅器（Ａ）の
動作点電圧（ＶＢＩＡＳ）と下位参照電圧（ＶＬＳＢ１
０）との電位差分の電荷量Ｑｏｓ＝Ｃｏｓ１×（ＶＢＩ
ＡＳ−ＶＬＳＢ１）を容量Ｃｏｓ１に充電するので、電
荷平衡式は（１）式のように表現される（但し、下位参
照電圧（ＶＬＳＢ１）の初期値をＶＬＳＢ１０とす
る）。

【００４１】 Qain=Qsp+Qos、 Qain=(VBIAS-VAIN)・Csh+(VBIAS-VLSB1)・Cos1 ・・・・式（１） 比較動作期間（ＳＶＡＩＮ＝０／ＳＶＤＡ＝１）はアナ
ログスイッチ回路（ＳＷ３）及び入力選択回路２１のア
ナログスイッチ回路（ＳＷ１）をカットオフ状態とし、
先のサンプリング期間中に容量Ｃｓｈ／Ｃｏｓ１へ充電
した電荷Ｑｓｐ／Ｑｏｓを保持した状態で、入力選択回
路２１のアナログスイッチ回路（ＳＷ２）をオン状態と
する。この状態では増幅器（Ａ）の反転入力端子に接続
されるノードＮ２は電圧源等の信号源が接続されないフ
ローティング状態（浮遊状態）であり、アナログスイッ
チ回路（ＳＷ２）の出力ノードＮ１は左記の外部アナロ
グ入力電圧（ＶＡＩＮ）から上位参照電圧（ＶＤＡ）へ
と遷移した状態となる。よって、浮遊状態のノードＮ２
の電位は増幅器（Ａ）の動作点電圧（ＶＢＩＡＳ）から
Ｖｃｐ電位へ変化したと仮定し、更に容量Ｃｏｓ１の片
端の入力である下位参照電圧（ＶＬＳＢ１）＝ＶＬＳＢ
１０電位がＶＬＳＢ１１電位へ変化したと仮定すると、
電荷平衡式は（２）式のように表現される。

【００４２】 Qcp=(Vcp-VDA)・Csh+(Vcp-VLSB11)・Cos1 ・・・・式（２） 電荷保存則に従い、比較の前後で電荷量の総和は等しい
ので、 （１）式＝（２）式 となる。よって、比較動作の結果ノード（Ｎ２）の電位
（Ｖｃｐ）は（３）式で表現される（但し、サンプリン
グ動作終了時点の下位参照電圧（ＶＬＳＢ１）出力＝Ｖ
ＬＳＢ１０、比較動作期間における下位参照電圧（ＶＬ
ＳＢ１）出力＝ＶＬＳＢ１１である）。

【００４３】 Vcp=VBIAS-[Csh/(Csh+Cos1)]・[(VAIN-VDA)+Cos1/Csh・(VLSB10-VLSB11)] ・・・・式（３） （３）式を差電圧Ｖｄｆ１＝（ＶＡＩＮ−ＶＤＡ）、Ｖ
ｄｆ２＝（ＶＬＳＢ１０−ＶＬＳＢ１１）とおきかえる
と（４）式となる。

【００４４】 Vcp=VBIAS-Csh/(Csh+Cos1)・[Vdf1+Cos1/Csh・Vdf2] ・・・・式（４） ここで重要なことは、サンプリング直後に確定した増幅
器（Ａ）の動作点電圧（ＶＢＩＡＳ）にＣｓｈ／（Ｃｓ
ｈ＋Ｃｏｓ１）・Ｖｄｆ１電圧を加減算可能であること
と、内蔵基準電圧（ＶＤＡ）出力にＣｏｓ１／Ｃｓｈ・
Ｖｄｆ２電圧を加減算可能であることである。更に、前
記のＶＤＡ電圧と差電圧Ｖｄｆ２電圧は内蔵基準電圧発
生回路(ＤＡＣ）１０より個々に生成可能であり、差電
電圧（Ｖｄｆ２）は係数であるＣｏｓ１／Ｃｓｈの容量
比を任意の比率に設定することで微少な差電圧を生成可
能である。

【００４５】また、差電圧Ｖｄｆ１＝（ＶＡＩＮ−ＶＤ
Ａ）、Ｖｄｆ２＝（ＶＬＳＢ１０−ＶＬＳＢ１１）に電
位変化が発生しない状態では、動作点電圧（ＶＢＩＡ
Ｓ）に何ら影響を与えない。従って、逐次比較動作は内
蔵基準電圧発生回路（ＤＡＣ）１０内部の分圧回路１１
より選択出力される上位参照電圧（ＶＤＡ）との直接比
較を実施することで図６の３ビット分解能のＡ／Ｄ変換
特性が得られ、更に下位参照電圧（ＶＬＳＢ１）出力を
用いた差電圧（Ｖｄｆ２）の生成及び、容量アレー回路
２２の容量Ｃｓｈと容量Ｃｏｓ１（容量比＝Ｃｏｓ１／
Ｃｓｈ）を使用することで、ビット分解能を上げられ
る。また、前記の内蔵基準電圧発生回路（ＤＡＣ）１０
内部の分圧回路１１より独立に選択出力される下位参照
電圧（ＶＬＳＢ１）生成回路と容量アレー回路２２内の
容量Ｃｓｈと容量Ｃｏｓ１（容量比＝Ｃｏｓ１／Ｃｓ
ｈ）とで電圧加減算回路を構成する構造となっている。

【００４６】図４は図１の逐次比較回路３０の詳細回路
構成図である。

【００４７】図４に示される逐次比較回路３０は、Ａ／
Ｄ変換スタート信号（ＡＤＳＴ）によってクリアされる
フリップフロップ回路（ＦＦ７）とシフトレジスタ回路
（ＳＲ１〜ＳＲ８）で構成されるタイミング発生回路３
１と、ビット比較モード制御信号（ＣＰＭＯＤＥ）にて
シフトレジスタ回路出力信号（Ｐ３／Ｐ４／Ｐ５／Ｐ６
／Ｐ７）の任意の出力を選択出力するセレクター回路３
２（ＳＬ１／ＳＬ２／ＳＬ３／ＳＬ４／ＳＬ５）と、サ
ンプリング制御信号（ＳＶＡＩＮ）とコンパレート制御
信号（ＳＶＤＡ）を生成出力するフリップフロップ回路
（ＦＦ７／ＦＦ８）と期待値レジスタ回路６０より出力
される期待値データ（ＢＬ０／ＢＬ１／ＢＨ０／ＢＨ１
／ＢＨ２）を入力とするフリップフロップ回路（ＦＦ１
／ＦＦ２／ＦＦ３／ＦＦ４／ＦＦ５／ＦＦ６）とからな
る逐次レジスタ回路３３とから構成されている。また、
サンプリング制御信号（ＳＶＡＩＮ）と、コンパレート
制御信号（ＳＶＤＡ）と、Ａ／Ｄ変換結果を変換結果レ
ジスタ回路４０に格納する変換結果ロード制御信号（Ｌ
ＤＤ）とを生成する機能を有する。

【００４８】図５は、図１の変換結果レジスタ回路４０
と比較判定回路５０及び期待値レジスタ回路６０とで構
成される期待値比較回路８０の詳細回路構成図である。

【００４９】図５に示される期待値比較回路８０は、Ａ
／Ｄ変換の初期値として期待値レジスタ回路６０に設定
される期待値データと、Ａ／Ｄ変換結果として得られる
逐次比較レジスタ回路３０から出力されるＡ／Ｄ変換結
果データ出力との一致・不一致を判定する期待値比較回
路８０として使用される。

【００５０】期待値比較回路８０は、変換結果レジスタ
回路４０と期待値レジスタ回路６０と比較判定回路５０
とから構成される。

【００５１】変換結果レジスタ回路４０は、逐次比較レ
ジスタ回路３０より生成出力される変換結果ロード制御
信号（ＬＤＤ）により上位変換結果（ＤＨ０／ＤＨ１／
ＤＨ２）・下位変換結果（ＤＬ０／ＤＬ１）データの一
時記憶・待避動作を制御するシフトレジスタ回路（ＳＲ
ｌ／ＳＲ２／ＳＲ３／ＳＲ４／ＳＲ５）で構成される。

【００５２】期待値レジスタ回路６０は、外部システム
・バスより供給される期待値データ及び、逐次比較レジ
スタ回路の初期値データを入力とし比較モード制御信号
（ＣＰＭＯＤＥ）の状態により前記入力の選択が可能な
選択機能付きシフトレジスタ回路（ＳＲｌ／ＳＲ２／Ｓ
Ｒ３／ＳＲ４／ＳＲ５）で構成される。

【００５３】比較判定回路５０は、変換結果レジスタ回
路４０より出力される変換結果データ（ＲＳＴ０／ＲＳ
Ｔ１／ＲＳＴ２／ＲＳＴ３／ＲＳＴ４）と期待値レジス
タ回路６０より出力される期待値データ（ＢＨ２／ＢＨ
１／ＢＨ０／ＢＬ１／ＢＬ０）とを入力とし、変換結果
データと期待値データのビット毎の一致・不一致の比較
が可能な構成となっている。

【００５４】従って、期待値設定レジスタ回路６０出力
の期待値データを逐次比較回路３０に設定可能としたこ
とと、変換結果データと期待値データとの一致、不一致
判定を比較判定回路５０で実施可能としたことで、サン
プル／ホールド容量（Ｃｓｈ）にホールドした外部アナ
ログ信号電圧（ＶＡＩＮ）と上位参照電圧（ＶＤＡ電
圧）との直接比較が可能となり、更に変換結果データと
期待値データとのビット毎の一致・不一致判定が可能な
高精度の電圧比較・検出回路が実現される。

【００５５】ここで、図１乃至図５に示される本実施例
のＡ／Ｄ変換器の動作について、図７を用いて説明す
る。

【００５６】Ａ／Ｄ変換に先立ち、外部システムより初
期設定動作のためのＲｅｓｅｔ信号が与えられ、初期設
定状態にあるものとする。また、比較動作は、あらかじ
め設定されるビット比較モード（ＣＰＭＯＤＥ）によっ
て制御され、ビット比較モード（ＣＰＭＯＤＥ）の設定
内容により、本発明の特徴である逐次変換動作モード
（ＣＰＭＯＤＥ＝０）と従来型の逐次変換動作モード
（ＣＰＭＯＤＥ＝１）のいずれか選択できる。その他、
外部システムから与えられる読み込み／書き込み制御信
号及び制御コード／アドレスデータ等の外部システムに
関わる詳細な説明は省略する。

【００５７】外部システムのデータバスを経由し、期待
値データ（Ｎ）を期待値レジスタ回路６０の入力選択シ
フトレジスタ回路（ＳＲＳ１〜ＳＲＳ５）に格納後、Ａ
／Ｄ変換開始命令（ＡＤＳＴ＝１）によりＡ／Ｄ変換を
開始する。ビット比較モード制御信号（ＣＰＭＯＤＥ）
がＣＯＭＯＤＥ＝１の状態であるため、Ａ／Ｄ変換開始
と同時に逐次比較レジスタ回路３３のフリップフロップ
回路（ＦＦ１〜ＦＦ６）に内蔵基準電圧発生回路（ＤＡ
Ｃ）１０の上位参照電圧に対する初期値を設定する。更
に、変換開始と同時に逐次比較回路３０のタイミング発
生回路にＣｌｏｃｋ信号が供給され、サンプリング制御
信号（ＳＶＡＩＮ＝１）パルスが１ビットコンパレータ
回路２０に送出されると同時に、１ビットコンパレータ
回路２０は外部アナログ信号電圧（ここでは、ＶＡＩＮ
＝６／１６・ＶＤ電位を仮定する。但し、ＶＤ＝ＶＲＥ
ＦＨ−ＶＲＥＦＬ電圧である）のサンプリングを実施す
る。

【００５８】ここで、期待値データとして（０１１１１
Ｂ）のデータを設定したと仮定した場合、上位コード
（ＤＨ２／ＤＨ１／ＤＨ０）＝０１１Ｂが期待値である
が、比較の際には上位３ビットの最下位（以下ＬＳＢ）
ビットであるＤＨ０出力ビットのみの比較操作を行う。
更に、内蔵基準電圧発生回路（ＤＡＣ）１０の分圧回路
１１より出力されるＶｌ〜Ｖ８電圧はＶＲＥＦＨ基準電
圧側に１／１６・（ＶＲＥＦＨ−ＶＲＥＦＬ）電圧だけ
シフトした電圧（１／２ＬＳＢ、但し３ビット分解能）
となっているため、比較ビットである逐次比較レジスタ
回路３３のフリップフロップ回路（ＦＦ４）出力（ＤＨ
０）をリセット（ＤＨ０＝０）し、上位コード（ＤＨ２
／ＤＨ１／ＤＨ０）＝０１０Ｂとすることで、期待値デ
ータ＝（０１１Ｂ）に対して１ＬＳＢ電圧分（２／１６
・ＶＤ）低位の上位参照電圧（ＶＤＡ）＝５／１６・Ｖ
Ｄ電圧を出力し、下位コードは（ＤＬ１／ＤＬ０）＝１
１Ｂであるので下位参照電圧（ＶＬＳＢ１）＝７／１６
・ＶＤ電圧が各々出力される。

【００５９】各部の初期値が確定し、サンプリング期間
（ＳＶＡＩＮ＝１である期間）が終了すると同時に、第
１回目の比較動作として、１ビットコンパレータ回路２
０でサンプル／ホールドされた外部アナログ電圧（ＶＡ
ＩＮ）と前記の上位参照電圧（ＶＤＡ）＝５／１６・Ｖ
Ｄ電圧との比較動作を行う。

【００６０】第１回目の比較の結果、ＶＡＩＮ＞ＶＤＡ
であれば１ビットコンパレータ回路出力（Ｖｏｕｔ）は
Ｖｏｕｔ＝１であり、ＶＡＩＮ＜ＶＤＡではＶｏｕｔ＝
０である。ここでは、外部アナログ信号電圧（ＶＡＩ
Ｎ）＝６／１６・ＶＤ電圧を仮定しているので、１ビッ
トコンパレータ回路出力（Ｖｏｕｔ）はＶｏｕｔ＝１を
出力し、現在比較対象となっているＤＨ０−ビットのフ
リップフロップ回路（ＦＦ４）にＶｏｕｔ＝１の比較結
果をセットすると同時に、下位コード（ＤＬ１／ＤＬ
０）＝１１Ｂの最上位（ＭＳＢ）ビット出力であるＤＬ
１出力（ＤＬ１＝１）をリセットし、下位コード（ＤＬ
１／ＤＬ０）＝０１Ｂへと変化させることで第２回目の
逐次比較動作を行う。

【００６１】第１回目の比較の結果、上位コード（ＤＨ
２／ＤＨ１／ＤＨ０）＝０１１Ｂに決定され上位参照電
圧（ＶＤＡ）＝７／１６・ＶＤ電圧を出力し、逐次動作
により下位コード（ＤＬ１／ＤＬ０）は（ＤＬ１／ＤＬ
０）＝１１Ｂから（ＤＬ１／ＤＬ０）＝０１Ｂへ（−２
ＬＳＢ分の変化）変化せしめているので、下位参照電圧
（ＶＩＳＢｌ）＝３／１６・ＶＤ電圧を出力する。従っ
て、下位参照電圧（ＶＬＳＢ１）の逐次比較動作によっ
て差電圧（Ｖｄｆ２）＝（３／１６−７／１６）・ＶＤ
＝−４／１６・ＶＤ電圧が生成されることになる。

【００６２】ここで、１ビットコンパレータ回路２０内
のサンプリング容量（Ｃｓｈ）と分圧容量（Ｃｏｓｌ）
との容量比率を（Ｃｏｓ／Ｃｓｈ）＝１／４とすると、
上位基準等圧（ＶＤＡ）＝７／１６・ＶＤ電圧に（Ｃｏ
ｓ１／Ｃｓｈ）・Ｖｆｄ２＝−１／１６・ＶＤ電圧（−
１／２ＬＳＢ分の電圧）を加算することで、内蔵基準電
圧発生回路（ＤＡＣ）内の分圧回路１１の分解能（ここ
では３ビット）以上の比較基準電圧を生成し、高分解能
化を実現している。

【００６３】従って、内蔵基準電圧発生回路（ＤＡＣ）
１０内の分圧抵抗１１の持つ分解能以上の比較を実施す
る場合には、容量アレー回路２２のサンプリング容量
（Ｃｓｈ）と分圧容量（ｃｏｓｌ）とで形成される容量
比を任意に設定することで高精度・高分解能の差電圧＝
Ｃｏｓ１／Ｃｓｈ・（ＶＬＳＢ１０−ＶＬＳＢ１１）を
生成出力することが可能である。

【００６４】また、抵抗の比精度よりも容量の比精度の
ほうが高精度であるので、高精度の差電圧を生成するこ
とが可能である。

【００６５】第２回目の比較の結果、１ビットコンパレ
ータ回路２０の出力信号（Ｖｏｕｔ）がＶｏｕｔ＝１で
あった場合、上位コード（ＤＨ２／ＤＨ１／ＤＨ０）＝
０１１Ｂは既に決定されており、上位参照電圧（ＶＤ
Ａ）＝７／１６・ＶＤ出力に変化はなく、逐次動作によ
り下位コード（ＤＬ１／ＤＬ０）は（ＤＬ１／ＤＬ０）
＝０１Ｂから（ＤＬ１／ＤＬ０）＝１０Ｂへ（＋１ＬＳ
Ｂ分のコード変化）変化せしめられ、下位参照電圧（Ｖ
ＬＳＢ１）＝５／１６・ＶＤ電圧を出力する。従って、
下位参照電圧（ＶＬＳＢ１）の電位変化によって差電圧
（Ｖｄｆ２）＝（５／１６−７／１６）・ＶＤが生成さ
れることになる。

【００６６】また、Ｖｏｕｔ＝０であった場合、比較対
象ビット（ＤＬ１）に変化はなく下位コード（ＤＬ１／
ＤＬ０）は（ＤＬ１／ＤＬ０）＝０１Ｂから逐次比較動
作により（ＤＬ１／ＤＬ０）＝００Ｂへ変化せしめら
れ、下位参照電圧（ＶＬＳＢ１）＝１／１６・ＶＤ電圧
を出力する。従って、下位参照電圧（ＶＬＳＢ１）の電
位変化によって差電圧（Ｖｄｆ２）＝（１／１６−７／
１６）・ＶＤ＝−６／１６・ＶＤ電圧が生成されること
になる。更に、上位参照電圧（ＶＤＡ）＝７／１６・Ｖ
Ｄ電圧に容量比＝Ｃｏｓ１／Ｃｓｈ倍された電圧（１／
４）・Ｖｄｆ２＝−１／３２・ＶＤ電圧（−１／４ＬＳ
Ｂ）、或いは（１／４）・Ｖｄｆ２＝−３／３２・ＶＤ
電圧（−３／４ＬＳＢ分の電圧）を加減算する事で最終
の下位ビット（ＤＬ０）の比較を実施する。

【００６７】前記の第１回目の比較で上位ＬＳＢビット
（ＤＨ０）が決定され、第２回目の下位（ＤＬ１）ビッ
ト比較実行後は、前述の第１回日の比較と第２回目のビ
ット操作間に行われる逐次比較の操作を最終の下位（Ｄ
Ｌ０）ビットの比較動作が終了するまで順次ビットの決
定を行い、期待値データ設定による電圧比較・検出動作
を終了する。また、ビット比較モード制御信号（ＣＰＭ
ＯＤＥ）がＣＰＭＯＤＥ＝０の状態では、期待値データ
を逐次比較回路の初期値として逐次比較動作を最上位
（ＭＳＢ）ビットから開始するが、前記の比較手順・操
作と何ら変わりはない。

【００６８】第３回目の下位（ＤＬ０）ビットの最終比
較が終了した時点で、変換結果レジスタ回路４０に格納
するＡ／Ｄ変換結果ロード制御信号（ＬＤＤ＝１）パル
スが変換結果レジスタ回路４０に送出され、Ａ／Ｄ変換
結果（ＤＨ２／ＤＨ１／ＤＨ０／ＤＬ１／ＤＬ０）デー
タをシフトレジスタ回路（ＳＲ１〜ＳＲ５）へ退避し、
Ａ／Ｄ変換を終了する。

【００６９】次に、Ａ／Ｄ変換が終了した時点で、期待
値レジスタ回路６０と変換結果レジスタ回路４０より出
力される変換結果データ（ＲＳＴ４／ＲＳＴ３／ＲＳＴ
２／ＲＳＴ１／ＲＳＴ０）と期待値データ（ＢＨ２／Ｂ
Ｈ１／ＢＨ０／ＢＬ１／ＢＬ０）を入力とする排他的論
理和（ＥＸＯＲ）回路で構成される期待値比較回路５０
で各ビット毎の一致・不一致の結果を出力する。

【００７０】このビット判定モード（ＣＰＭＯＤＥ＝
０）の状態では未知の外部アナログ信号（ＶＡＩＮ）が
設定期待値の±１／２ＬＳＢ、±１／４ＬＳＢ精度以内
の電圧範囲にあるかどうかを比較判定可能である。ま
た、逆に外部アナログ信号（ＶＡＩＮ）に高精度の外部
基準電源を使用し、期待値比較回路８０の期待値と同様
のデータを外部基準電源こ設定することで、内蔵基準電
圧発生回路（ＤＡＣ）１０の基準電位出力（ＶＤＡ）の
精度及び遷移点電圧を３回のビット比較動作で求めるこ
とが可能となる。

【００７１】前記の説明でも理解できるように本実施例
の内蔵基準電圧発生回路（ＤＡＣ）１０の分解能は３ビ
ット（１ＬＳＢ＝１／８・ＶＤ電圧）であるにも関わら
ず、１ビットコンパレータ回路２０内部の容量アレー回
路及び内蔵基準電圧発生回路（ＤＡＣ）１０内部の下位
参照電圧（ＶＬＳＢ１）生成回路である下位アナログス
イッチ回路１３を使用することで、±１／２ＬＳＢ、±
１／４ＬＳＢの比較・判定が可能となり、高分解能のＡ
／Ｄ変換回路が実現できる。

【００７２】Ｎ−ビットの分解能を有する逐次比較型Ａ
／Ｄコンバータ（以下ＡＤＣ）の精度・特性試験（特に
Ｄ．Ｃ特性項目である直線性・オフセット誤差・微分直
線性誤差）では、ＡＤＣの各変換コードの切り替わりで
ある遷移点電圧を調べるために、高精変の外部基準電源
を使用しＡ／Ｄ変換回路内部の内部基準電圧回路より出
力される内蔵比較基準電圧（以下ＶＤＡ電圧）との電圧
比較をＮ−ビット分解能分逐次比較を実施し１−Ａ／Ｄ
変換結果としてデジタル値を出力する。よって、外部基
準電源に設定した期待値データと特性試験されるべきＡ
／Ｄ変換器が出力する変換結果とのビット比較を実施し
有効ビットを求めることで、そのＡ／Ｄ変換器の特性を
取得する。

【００７３】本発明のＡ／Ｄ変換器を使用することで、
外部基準電圧源に対する要求精度・特性は、試験される
Ａ／Ｄ変換器内部に内蔵される内蔵基準電圧発生回路の
持つ精度・分解能と同等の基準電圧源を準備すればよ
く、高精度の外部基準電源回路を必要としない。更に、
特性試験されるＡ／Ｄ変換器の有効分解能・精度を求め
る際には、前述の電圧加減算回路より±１／２ＬＳＢ電
圧、±１／４ＬＳＢ電圧を発生させることで、期待値デ
ータとの絶対誤差を求める事が可能となる。加えて、特
性試験の際、試験されるＮ−ビット分解能Ａ／Ｄ変換器
には±１ＬＳＢ電圧範囲と±１／２ＬＳＢ電圧範囲と±
１／４ＬＳＢ電圧範囲の３回の逐次比較動作とサンプリ
ング動作のみで良く、特性試験に費やされるテスト時間
を２^N+1×（Ｔｓａｍｐ＋３＊Ｔ）（秒）から２^N×（Ｔ
ｓａｍｐ＋３＊Ｔ）（秒）（但し、Ｔｓａｍｐはサンプ
リング時間、Ｔは１ビットの比較時間）へ短縮する事が
可能であり、Ａ／Ｄ変換器の高分解能化に伴うテスト時
間を最小限に止めることが可能である。

【００７４】また、容量アレー回路２２のサンプリング
容量（Ｃｓｈ）と分圧容量（ｃｏｓｌ）とで形成される
容量比を任意に設定することで、内蔵基準電圧発生回路
（ＤＡＣ）１０内の分圧抵抗１１の持つ分解能以上の比
較が可能となり、回路規模を増大させることなく高精度
・高分解能のＡ／Ｄ変換器が実現可能である。

【００７５】（第２実施例）次に、図８を用いて本発明
の第２の実施例のシステム構成を説明する。

【００７６】第２実施例は先の第１実施例と同様の機能
を実現でき、内蔵基準電圧発生回路（ＤＡＣ）１０Ａと
１ビットコンパレータ回路２０Ａの内部回路構造の最小
変更で、Ａ／Ｄ変換器の高分解能化・高精度化に加え、
高速化を実現するものである。

【００７７】図８は本実施例のＡ／Ｄ変換回路１００Ａ
のシステム回路構成を示すブロック図である。

【００７８】このＡ／Ｄ変換回路１００Ａは半導体集積
回路装置において、外部より入力されるアナログ信号電
圧をデジタル値に変換する装置として使用され、マイク
ロコンピュータシステムとのデータ共有を図るためのシ
ステム・バス９０と、システム・バスを介してやり取り
されるデータの読み込み／書き込み制御及び初期設定を
行うシステム制御回路７０と、期待値データ設定用の期
待値レジスタ回路６０と、Ａ／Ｄ変換結果データを保持
する変換結果レジスタ回路４０と、変換結果レジスタ回
路４０より送出されるＡ／Ｄ変換結果データと設定期待
値データとのデータ比較・判定を実施する比較判定回路
５０と、逐次比較動作を行う逐次比較レジスタ回路３０
と、逐次比較レジスタ回路３０の逐次比較動によりビッ
ト比較毎に遷移する上位制御コード（ＤＨ０／ＤＨ１／
ＤＨ２）と下位制御コード（１）（ＤＬ０）及び新たに
設けた下位制御コード（２）（ＤＬ１）を基に、個々に
上位参照電圧（ＶＤＡ）と下位参照電圧（ＶＬＳＢ１）
及び新設の下位参照電圧（ＶＬＳＢ２）の出力電圧が制
御可能な構造を有する内蔵基準電圧発生回路（ＤＡＣ）
１０Ａと、内蔵基準電圧発生回路（ＤＡＣ）１０Ａより
生成出力される上位参照電圧（ＶＤＡ）と下位参照電圧
（ＶＬＳＢ１）と下位参照電圧（ＶＬＳＢ２）及び外部
より入力される外部アナログ信号（ＶＡＩＮ）とを入力
とする１ビットコンパレータ回路２０Ａとを具備した構
成となっている。

【００７９】また、１ビットコンパレータ回路２０Ａよ
り出力されるコンパレータ出力信号（Ｖｏｕｔ）は、逐
次比較回路３０に接続されており、逐次比較動作毎にコ
ンパレータ出力信号（Ｖｏｕｔ）を基に逐次比較レジス
タ値を変化させることで内蔵基準電圧発生回路（ＤＡ
Ｃ）１０Ａより個々に生成出力される上位参照電圧（Ｖ
ＤＡ）と下位参照電圧（ＶＬＳＢ１）と下位参照電圧
（ＶＬＳＢ２）の出力電圧を独立に制御する。更に、前
記の１ビットコンパレータ回路２０Ａには上位参照電圧
（ＶＤＡ）と下位参照電圧（ＶＬＳＢ１）及び新設した
下位参照電圧（ＶＬＳＢ２）が個々に帰還接続される回
路構成となっている。

【００８０】逐次比較レジスタ回路３０は期待値レジス
タ回路６０より出力される期待値データが入力され外部
システムより任意の期待値データを初期値として設定可
能な構成となっている。更に、逐次比較レジスタ回路３
０の出力である上位制御コード（ＤＨ０／ＤＨ１／ＤＨ
２）と下位制御コード（１）（ＤＬ０）及び下位制御コ
ード（２）（ＤＬ１）を、逐次比較動作の結果得られる
Ａ／Ｄ変換結果として出力しており、Ａ／Ｄ変換の終了
と同時にその結果を変換結果レジスタ回路４０に一時記
憶する構造となっている。

【００８１】また、期待値レジスタ回賂６０の出力であ
る期待値データと変換結果レジスタ回路４０の出力であ
る変換結果データとを入力とする比較判定回路５０で
は、期待値データと変換結果データとのビット毎の比較
を行い、その一致・不一致の判定結果を出力する構造と
なっている。

【００８２】次に、本実施例の具体的な回路構成につい
て図９乃至図１０を用いて説明する。ここでは、第１実
施例との相違の部分について説明する。第１実施例と共
通する構成要素については、同一の符号を付すととも
に、その説明を省略する。

【００８３】図９（ａ）は図８の内蔵基準電圧発生回路
（ＤＡＣ）１０Ａの詳細回路構成図であり、図９（ｂ）
は図９（ａ）内蔵基準電圧発生回路（ＤＡＣ）１０Ａの
入出力特性図である。

【００８４】内蔵基準電圧発生回路（ＤＡＣ）１０Ａ
は、デジタル値をアナログ値に変換するＤ／Ａコンバー
タ回路として使用され、本実施例では３ビット分解能の
Ｄ／Ａコンバータを仮定している。

【００８５】外部より高電位基準電圧（ＶＲＥＦＨ）、
低電位基準電圧（ＶＲＥＦＬ）が基準篭圧として入力さ
れ、ＶＲＥＦＨ電位とＶＲＥＦＬ電位間に接続される単
位抵抗Ｒと１／２Ｒによる直列抵抗回賂によって分圧基
準電位（Ｖ１〜Ｖ８）を生成出力する分圧回路１１Ａを
構成している。また、分圧基準電位出力（Ｖ１〜Ｖ８）
はＶＲＥＦＨ／ＶＲＥＦＬ基準電圧側にそれぞれＲ／２
抵抗が使用される構成となっているため、ＶＲＥＦＨ基
準電圧側に１／１６・ＶＤ電圧（１／２ＬＳＢ。但し、
ＶＤ＝ＶＲＥＦＨ−ＶＲＥＦＬ電圧）だけ電位変化を持
たせる回路構造となっている。よって、各分圧基準電位
出力（Ｖ１〜Ｖ８）は図９（ｂ）の特性となる。

【００８６】分圧回路１１Ａより出力される分圧基準電
位（Ｖ１〜Ｖ８）を逐次比較回路３０より出力される上
位制御コード（ＤＨ０／ＤＨ１／ＤＨ２）と下位制御コ
ード（１）（ＤＬ０）及び下位制御コード（２）（ＤＬ
１）に基づき上位参照電圧（ＶＤＡ）、下位参照電圧
（ＶＬＳＢ１）及び下位参照電圧（ＶＬＳＢ２）として
個々に選択出力するために、上位アナログスイッチ回路
１２、下位アナログスイッチ回路（１）１３Ａ、下位ア
ナログスイッチ回路（２）１３Ｂ、及び、上位制御コー
ドを入力とする上位デコーダ回路１４と下位制御コード
を入力とする下位デコーダ回路（１）１５Ａ、下位デコ
ーダ回路（２）１５Ｂとで上位／下位（１）／下位
（２）独立に回路が構成されている。ここで、下位アナ
ログスイッチ回路１３Ａ及び下位アナログスイッチ回路
１３Ｂを介して選択出力される各々のＶ１／Ｖ２分圧基
準電圧は、隣接するタップ間電位の相対差が等しい条件
であれば、分圧回路１１Ａにて生成される分圧基準電位
（Ｖ１〜Ｖ８）の任意のタップから下位参照電圧（ＶＬ
ＳＢ１）及び下位参照電圧（ＶＬＳＢ２）として取り出
すことが可能である。

【００８７】次に、図１０は図８の１ビットコンパレー
タ回路２０Ａの詳細回路構成図である。

【００８８】図１０に示される１ビットコンパレータ回
路２０Ａは外部より入力される外部アナログ信号（ＶＡ
ＩＮ）のサンプリングを行い、サンプリング電圧と内蔵
基準電圧発生回路（ＤＡＣ）（以下ＤＡＣ）１０Ａより
出力される上位参照電圧（ＶＤＡ）と下位参照電圧（Ｖ
ＬＳＢ１）及び下位参照電圧（ＶＬＳＢ２）との電圧比
較を逐次実施する比較回路として使用され、入力電圧選
択回路２１はサンプリング制御信号（ＳＶＡＩＮ）とコ
ンパレート制御信号（ＳＶＤＡ）によってそれぞれｏｎ
／ｏｆｆ制御が可能な外部アナログ信号（ＶＡＩＮ）を
入力とするアナログスイッチ回路（ＳＷ１）と、内蔵基
準電圧発生回路（ＤＡＣ）１０Ａより出力される上位参
照電圧（ＶＤＡ）を入力とするアナログスイッチ回路
（ＳＷ２）とから構成される。

【００８９】前記の各アナログスイッチ回路（ＳＷ１／
ＳＷ２）の片端の出力端子はノードＮ１に相互に接続さ
れ、そのノードＮ１より出力されるＶｉｎ電圧はノード
Ｎ１とノードＮ２間に接続されるサンプル／ホールド容
量（Ｃｓｈ）を介してノードＮ２にＡ．Ｃ的にカップリ
ング接続された回路となっている。

【００９０】また、分圧容量（Ｃｏｓ１）は内蔵基準電
圧発生回路（ＤＡＣ）１０Ａより出力される下位参照電
圧（１）（ＶＬＳＢ１）を片端の入力とし、その他端は
ノードＮ２に接続される構造となっているため、サンプ
ル／ホールド容量（Ｃｓｈ）と同様に分圧容量（Ｃｏｓ
１）を介してノードＮ２とＡ．Ｃ的にカップリングされ
た回路接続となっている。

【００９１】更に、分庄容量（Ｃｏｓ２）は内蔵基準電
圧発生回路（ＤＡＣ）１０Ａより出力される下位参照電
圧（２）（ＶＬＳＢ２）を片端の入力とし、その他端は
ノードＮ２に接続される構造となているため、容量（Ｃ
ｏｓ２）を介してノードＮ２とＡ．Ｃ的にカップリング
された回路接続となっている。よって、サンプリング／
ホールド容量（Ｃｓｈ）と分圧容量（Ｃｏｓ１，Ｃｏｓ
２）の片端双方が共通ノードＮ２に並列接続される容量
アレー回路２２Ａを構成している。

【００９２】比較器２３中の増幅器（Ａ）は反転入力端
子に前記の容量アレー回路２２の共通ノードＮ２が接続
され、非反転入力端子には動作点電圧（ＶＢＩＡＳ）が
接続されており、自己出力である出力信号（Ｖｏ）をサ
ンプリング制御信号（ＳＶＡＩＮ）の状態でｏｎ／ｏｆ
ｆ制御されるアナログスイッチ回路ＳＷ３を介して反転
入力端子ノードＮ２に帰還接続する帰還増幅器（Ｖｏｌ
ｔａｇｅ ｆｏｌｌｏｗｅｒ回路）を構成している。更
に、増幅器（Ａ）の出力信号（Ｖｏ）をデジタル値出力
（Ｖｏｕｔ）に増幅せしめるために、増幅器（Ａ）の出
力信号（Ｖｏ）とコンパレート制御信号（ＳＶＤＡ）を
入力とする増幅器（Ｂ）から構成される。

【００９３】ここで、１ビットコンパレータ回路２０Ａ
の動作について説明する。

【００９４】１ビットコンパレータ回路２０Ａはサンプ
リング制御信号（ＳＶＡＩＮ）とコンパレート制御信号
（ＳＶＤＡ）によって動作状態が制御され、ＳＶＡＩＮ
＝１の状態でサンプリング期間、ＳＶＡＩＮ＝０の状態
でホールド期間（非サンプリング期間）となり、ＳＶＤ
Ａ＝１の状態で比較動作期間となる。前記の増幅器
（Ａ）はサンプリング期間（ＳＶＡＩＮ＝１）中に自己
の出力信号Ｖｏをアナログスイッチ回路ＳＷ３を介して
反転入力端子に自己帰還する帰還回路を形成する。よっ
て、この状態では反転入力端子と非反転入力端子は仮想
接地（イマジナリーショート）状態となるので、出力信
号（Ｖｏ）を帰還接続するノードＮ２は動作点電圧であ
るＶＢＩＡＳ電位となる（但し、理想演算増幅器（Ａ）
を仮定）。よって、前記の入力電圧選択回路２１より選
択出力される外部アナログ信号電圧（ＶＡＩＮ）と増幅
器（Ａ）の動作点電圧（ＶＢＡＩＳ）との電位差分の電
荷量Ｑｓｐ＝Ｃｓｈ×（ＶＢＩＡＳ−ＶＡＩＮ）を容量
アレー回路２２のサンプル／ホールド容量（Ｃｓｈ）に
充電するサンプリング回路を構成する。

【００９５】また、非サンプリング期間（ＳＶＡＩＮ＝
０期間）ではアナログスイッチ回路ＳＷ３及び入力選択
回路２１のアナログスイッチ回路ＳＷ１はカットオフ状
態とし、先のサンプリング期間中に分圧容量（Ｃｓｈ）
へ充電した電荷量Ｑｓｐを保持した状態とすることで、
比較器２３は比較動作状態となる。

【００９６】次いでコンパレート制御信号（ＳＶＤＡ＝
０）がＳＶＤＡ＝１の状態へと遷移し、入力電圧選択回
路２１のアナログスイッチ回路ＳＷ２をオン状態とする
ことで内蔵基準電圧発生回路（ＤＡＣ）１０Ａより送出
される上位参照電圧（ＶＤＡ）との電圧比較を逐次実施
する。

【００９７】次いで、容量アレー回路２２Ａの分庄容量
（Ｃｏｓ１）及び分圧容量（Ｃｏｓ２）の機能について
説明する。容量アレー回路２２Ａの分圧容量（Ｃｏｓ
１）及び分庄容量（Ｃｏｓ２）の片端は回路構成上、サ
ンプル／ホールド容量（Ｃｓｈ）の片端とノードＮ２で
並列に接続されている。

【００９８】ここで、１ビットコンパレータ回路２０Ａ
のサンプリンク期間（ＳＶＡＩＮ＝１）と比較動作期間
（ＳＶＤＡ＝１）でのノードＮ２の電荷平衡方程式を求
める。

【００９９】先ず、サンプリング期間（ＳＶＡＩＮ＝１
／ＳＶＤＡ＝０）では外部アナログ信号電圧（ＶＡＩ
Ｎ）と増幅器（Ａ）の動作点電圧（ＶＢＩＡＳ）との電
位差分の電荷量Ｑｓｐ＝Ｃｓｈ×（ＶＢＩＡＳ−ＶＡＩ
Ｎ）をサンプルホールド容量（Ｃｓｈ）に充電する。他
方、分圧容量（Ｃｏｓ１）と分圧容量（Ｃｏｓ２）はこ
の期間に増幅器（Ａ）の動作点電圧（ＶＢＩＡＳ）と下
位参照電圧（１）（ＶＬＳＢ１０）及び下位参照電圧
（２）（ＶＬＳＢ２０）の電位差分の電荷量Ｑｏｓ１＝
Ｃｏｓ１×（ＶＢＩＡＳ−ＶＬＳＢ１０）を容量Ｃｏｓ
１に、Ｑｏｓ２＝Ｃｏｓ２×（ＶＢＩＡＳ−ＶＬＳＢ２
０）を容量Ｃｏｓ２に各々充電するので、電荷平衡式は
（１Ａ）式のように表現される（但し、下位参照電圧
（１）（ＶＬＳＢ１）の初期値をＶＬＳＢ１０、下位参
照電圧（２）（ＶＬＳＢ２）の初期値をＶＬＳＢ２０と
する）。

【０１００】 Qain=Qsp+Qos1+Qos2、 Qain=(VBIAS-VAIN)・Csh+(VBIAS-VLSB10)・Cos1+(VBIAS-VLSB20)・Cos2 ・・・・式（１Ａ） 比較動作期間（ＳＶＡＩＮ＝０／ＳＶＤＡ＝１）はアナ
ログスイッチ回路（ＳＷ３）及び入力選択回路２１のア
ナログスイッチ回路（ＳＷ１）をカットオフ状態とし、
先のサンプリング期間中に容量Ｃｓｈ／Ｃｏｓ１／Ｃｏ
ｓ２へ充電した電荷Ｑｓｐ／Ｑｏｓ１／Ｑｏｓ２を保持
した状態で、入力選択回路２１のアナログスイッチ回路
ＳＷ２をｏｎ状態とする。この状態では増幅器（Ａ）の
反転入力端子に接続されるノードＮ２は電圧源等の信号
源が接続されないフローティング状態（浮遊状態）であ
り、アナログスイッチ回路ＳＷ２の出力ノードＮ１は左
記の外部アナログ入力電圧ＶＡＩＮ電圧から上位参照電
圧ＶＤＡ電位へと遷移した状態となる。よって、浮遊状
態のノードＮ２の電位は増幅器（Ａ）の動作点電圧（Ｖ
ＢＩＡＳ）からＶｃｐ電位変化したと仮定し、更に容量
分圧容量（Ｃｏｓ１）の片端の入力である下位参照電圧
（１）（ＶＬＳＢ１）＝ＶＬＳＢ１０電位がＶＬＳＢ１
１電位へ変化し、分圧容量（Ｃｏｓ２）の片端の入力で
ある下位参照電圧（２）（ＶＬＳＢ２）＝ＶＬＳＢ２０
電位がＶＬＳＢ２１電位へ変化したと仮定すると、電荷
平衡式は（２Ａ）式のように表現される。

【０１０１】 Qcp=(Vcp-VDA)・Csh + (Vcp-VLSB11)・Cos1 + (Vcp-VLSB21)・Cos2 ・・・・式（２Ａ） 電荷保存則に従い、比較の前後で電荷量の総和は等しい
ので、 （１Ａ）式＝（２Ａ）式 となる。よって、比較動作の結果ノードＮ２の電位（Ｖ
ｃｐ）は（３Ａ）式で表現される（但し、サンプリング
動作終了時点の下位参照電圧（１）（ＶＬＳＢ１）出力
＝ＶＬＳＢ１０、下位参照電圧（２）（ＶＬＳＢ２）出
力＝ＶＬＳＢ２０、比較動作期間における下位参照電圧
（１）（ＶＬＳＢ１）出力＝ＶＬＳＢ１１、下位参照電
圧（２）（ＶＬＳＢ２）出力＝ＶＬＳＢ２１である）。

【０１０２】 Vcp=VBIAS-[Csh・(Csh+Cos1+Cos2)]・[(VAIN-VDA)+Cos1/Csh・(VLSB10-VLSB11) +Cos2/Csh・(VLSB20-VLSB21)] ・・・・式（３Ａ） （３）式を差電圧Ｖｄｆ１＝（ＶＡＩＮ−ＶＤＡ）、Ｖ
ｄｆ２＝（ＶＬＳＢ１０−ＶＬＳＢ１１）、Ｖｄｆ３＝
（ＶＬＳＢ２０−ＶＬＳＢ２１）とおきかえると（４
Ａ）式となる。

【０１０３】 Vcp=VBIAS-Csh/(Csh+Cos1+Cos2)・[Vdf1+Cos1/Csh・Vdf2+Cos2/Csh・Vdf3] ・・・・式（４Ａ） ここで重要なことは、サンプリング直後に確定した増幅
器（Ａ）の動作点電圧（ＶＢＩＡＳ）にＣｓｈ／（Ｃｓ
ｈ＋Ｃｏｓ１＋Ｃｏｓ２）・Ｖｄｆ１電圧を加減算可能
であることと、内蔵基準電圧（ＶＤＡ）出力にＣｏｓ１
／（Ｃｓｈ＋Ｃｏｓ１＋Ｃｏｓ２）・Ｖｄｆ２電圧とＣ
ｏｓ２／（Ｃｓｈ＋Ｃｏｓ１＋Ｃｏｓ２）・Ｖｄｆ３電
圧を加減算可能であることである。更に、前記の差電圧
Ｖｄｆ１電圧と差電圧Ｖｄｆ２／Ｖｄｆ３は内蔵基準電
圧発生回路（ＤＡＣ）１０Ａより個々に生成可能であ
り、差電電圧（Ｖｄｆ２）の係数であるＣｏｓ１／Ｃｓ
ｈの容量比と差電電圧（Ｖｄｆ３）の係数であるＣｏｓ
２／Ｃｓｈの容量比を任意の比率に設定することで微少
な差電圧を生成可能である。

【０１０４】また、差電圧Ｖｄｆ１＝（ＶＡＩＮ−ＶＤ
Ａ）、Ｖｄｆ２＝（ＶＬＳＢ１０−ＶＬＳＢ１１）、Ｖ
ｄｆ３＝（ＶＬＳＢ２０−ＶＬＳＢ２１）に電位変化が
発生しない状態では、動作点電圧（ＶＢＩＡＳ）に何ら
影響を与えない。従って、逐次比較動作は内蔵基準電圧
発生回路（ＤＡＣ）１０Ａ内部の分圧回路１１Ａより選
択出力される上位参照電圧（ＶＤＡ）との直接比較を実
施することで図６の３ビット分解能のＡ／Ｄ変換特性が
得られ、更に下位参照電圧（１）（ＶＬＳＢ１）出力を
用いた差電圧（Ｖｄｆ２）と下位参照電圧（２）（ＶＬ
ＳＢ２）出力を用いた差電圧（Ｖｄｆ３）の生成及び、
容量アレー回路２２Ａのサンプル／ホールド容量（Ｃｓ
ｈ）と分圧容量（Ｃｏｓ１）（容量比＝Ｃｏｓ１／Ｃｓ
ｈ）を使用することで、ビット分解能を上げられる。

【０１０５】また、前記の内蔵基準電圧発生回路（ＤＡ
Ｃ）１０内部の分圧回路１１より独立に選択出力される
下位参照電圧（１）（ＶＬＳＢ１）と下位参照電圧
（２）（ＶＬＳＢ２）生成回路と容量アレー回路２２内
のサンプル／ホールド容量（Ｃｓｈ）と分圧容量（Ｃｏ
ｓ１）、サンプル／ホールド容量（Ｃｓｈ）と分圧容量
（Ｃｏｓ２）（容量比＝Ｃｏｓ１／Ｃｓｈ、Ｃｏｓ２／
Ｃｓｈ）とで電圧加減算回路を構成する構造となってい
る。

【０１０６】次に、本実施例の逐次比較動作に関して説
明するが、第１実施例と共通する部分は詳細な説明を省
略する。

【０１０７】ここで、１ビットコンパレータ回路２０Ａ
内のサンプル／ホールド容量（Ｃｓｈ）と分圧容量（Ｃ
ｏｓ１）／（Ｃｏｓ２）との容量比率を（Ｃｏｓ１／Ｃ
ｓｈ）＝２／４、（Ｃｏｓ２／Ｃｓｈ）＝１／４、とす
ると、上位参照電圧（ＶＤＡ）に（Ｃｏｓ１／Ｃｓｈ）
・Ｖｄｆ２＝２／４×（−１ＬＳＢ）電圧＝２／４×−
１／８・ＶＤ電圧＝−１／１６・ＶＤ電圧（−１／２Ｌ
ＳＢ分の電圧）を１ビットコンパレータ回路２０Ａ内部
のノードＮ２電位（Ｖｃｐ）に分圧容量（Ｃｏｓ１）を
介して加算することが可能であり、更に、（Ｃｏｓ２／
Ｃｓｈ）・Ｖｄｆ３＝１／４×（−１ＬＳＢ）電圧＝１
／４×−１／８・ＶＤ電圧＝−１／３２・ＶＤ電圧（−
１／４ＬＳＢ分の電圧）を１ビットコンパレータ回路２
０Ａ内部のノードＮ２電位（Ｖｃｐ）に分圧容量Ｃｏｓ
２を介して同様に加算することが可能である。よって、
内蔵基準電圧発生回路（ＤＡＣ）１０Ａ内の分圧回路１
１Ａの分解能（３ビット）以上の比較基準電圧を生成可
能であり、回路規模を増大させることなく高分解能化、
高精度化が実現可能である。

【０１０８】更に、新たに、内蔵基準電圧発生回路（Ｄ
ＡＣ）１０Ａの下位参照電圧をＶＬＳＢ１電圧出力、Ｖ
ＬＳＢ２電圧出力として独立に構成することで、下位
（ＤＬ１）ビット比較の差電圧振幅を１／２にすること
が可能となり、実施例１に比べ、比較動作の高速化が実
現可能である。

【０１０９】（第３実施例）次に、図１１と図１２を用
いて本発明による第３実施例のシステム構成を説明す
る。

【０１１０】図１１は本発明に係るＡ／Ｄ変換器１００
Ｂを他のシステムと混載した、マイクロコンピュータ・
システム回路２００のシステム回路構成を示すブロック
図である。

【０１１１】このマイクロコンピュータ・システム回路
２００はマイクロコンピュータと本発明に係るＡ／Ｄ変
換器１００Ｂを半導体集積回路装置に混載した場合のシ
ステム構成を示しており、外部に位置する複数のセンサ
ーより出力されるアナログ信号をデジタル値に変換する
データの収集／処理システムに使用され、マイクロコン
ピュータ・システムを構築する上で必要とされる主記憶
装置ＲＯＭ（ＲｅａｄＯｎｌｙ Ｍｅｍｏｒｙ）２２０
と、一時記憶が可能なＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）２３０と、中央演算処理装置（ＣＰ
Ｕ）２１０及び内蔵の周辺Ｉ／Ｏとのデータ共有を図る
ために使用される内部アドレスバス／データバス２８０
と、外部システム及び外部メモリと本システム２００と
のデータの授受を行う外部インターフェース回路２６０
と、外部機器の制御及びデータの入出力を制御する入出
力装置Ｐ０回路２４０及びＰ１回路２５０と、本システ
ム２００の基本クロック（システム・クロック）を生成
出力するクロックジェネレータ回路２７０と、外部より
印加されるアナログ信号をＡ／Ｄ変換器１００Ｂへの入
力信号ＶＡＩＮとして選択出力するマルチプレクサー回
路１１０と、から構成されている。

【０１１２】本システム２００は内蔵のＲＯＭ（Ｒｅａ
ｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）２２０に予め設定された
制御プログラムを基に、中央演算処理装置（ＣＰＵ）２
１０の一連のシーケンス動作によりＲＯＭ２２０に記憶
された命令をフェッチ・解読し、周辺回路群の制御を当
該制御プログラムの命令に従って実行するマイクロコン
ピュータシステム回路２００を形成する。

【０１１３】図１２はマイクロコンピュータ・システム
回路２００に内蔵されるＡ／Ｄ変換器１００Ｂの精度試
験を実施するための精度テストシステム回路を示すブロ
ック図である。

【０１１４】従来のアナログ信号のデータ収集／処理シ
ステム（マイクロコンピュータ・システム回路２００）
に加え、内蔵のＲＯＭ２２０に本システム２００に混載
したＡ／Ｄ変換器１００Ｂの精度をテストするプログラ
ムを記憶し、外部に設けられたロジック・テスタ（或い
はコンピュ−タ）によって、基準Ｄ／Ａ変換器３００
（本実施例では、６ビット精度のＤ／Ａ変換器を仮定）
に対し、任意の基準電圧（コードデータ）の設定と内蔵
Ａ／Ｄ変換器１００Ｂに対する期待値データの設定を実
施し、高速にＡ／Ｄ変換器１００Ｂの精度試験を実現す
るものである。

【０１１５】本実施例に基づき マイクロコンピュータ
・システム回路２００に内蔵されるＡ／Ｄ変換器１００
ＢのＡ／Ｄ精度測定の手順について図１３乃至図１７を
用いて説明する。

【０１１６】図１５は本実施例におけるＡ／Ｄ変換器１
００Ｂの回路構成を示すブロック図であり、図１６はＡ
／Ｄ変換器１００Ｂにおける逐次比較回路３０Ｂの回路
構成を示すブロック図でる。

【０１１７】ここで、第１実施例に記載のＡ／Ｄ変換器
１００と共通する構成要素については、同一の符号を付
すとともに、その説明を省略する。

【０１１８】図１６に示す通り、Ａ／Ｄ変換器１００Ｂ
内の逐次比較回路３０Ｂは、Ａ／Ｄ変換スタート信号
（ＡＤＳＴ）によって活性化されるシフトレジスタ回路
３１Ｂ出力のＰ１〜Ｐ７信号が入力接続されるセレクタ
回路（ＳＬ１／ＳＬ２／ＳＬ３／ＳＬ４）３２Ｂの回路
接続を変更をした構成となっている。

【０１１９】又、図１７は前記の逐次比較回路３０Ｂで
の回路接続変更の結果得られるＡ／Ｄ変換精度試験のシ
ステムタイミングを示したものであり、図１７から判る
ように、Ａ／Ｄ変換精度試験方法における比較回数を２
回に低減させ、精度試験時間の低減及び高速化を実施し
たものとなっている。

【０１２０】図１３は基準Ｄ／Ａ変換器３００（６ビッ
ト分解能）とＡ／Ｄ変換器１００Ｂに内蔵される内蔵基
準電圧発生回路（ＤＡＣ）１０（３ビット分解能）の入
出力特性を示し、図１４は図１２に示されるマイクロコ
ンピュータ・システム回路２００に内蔵されるＡ／Ｄ変
換器１００Ｂの精度を試験する精度テストの処理フロー
を示している。

【０１２１】Ａ／Ｄ精度の試験方法は、ロジック・テス
タ（或いはコンピュ−タ）５００にて外部アドレス・バ
ス／データ・バス６００を使用し、マイクロコンピュー
タ・システム回路２００内部の外部インタフェース回路
２６０を介して評価開始の初期設定モードに設定する。

【０１２２】ロジック・テスタ５００は基準となる６ビ
ット基準Ｄ／Ａ変換器３００より被試験対象であるマイ
クロコンピュータ・システム回路２００内マルチプレク
サー回路１１０の入力ピンにアナログ基準電圧（ＶＡＩ
Ｎ０）を供給し、その後ＣＰＵ回路２１０の命令実行に
従いマイクロコンピュータ・システム回路２００上のＡ
／Ｄ変換器１００Ｂ内の期待値レジスタ回路６０に外部
機器制御用ポートＰ０回路２４０及びＰ１回路２５０を
通して任意の期待値データを設定し、Ａ／Ｄ変換開始の
命令を実行する。

【０１２３】Ａ／Ｄ変換器１００Ｂは変換スタート命令
に従いＡ／Ｄ変換を始動し、ビット比較動作終了と同時
に変換結果をＡ／Ｄ変換器１００Ｂ内の変換結果レジス
タ回路３０に格納し、期待値レジスタ回路６０の内容と
前記変換結果との比較を比較判定回路５０で実施し、Ａ
／Ｄ変換の動作を終了する。

【０１２４】Ａ／Ｄ変換器１００Ｂは、変換動作中は変
換状態状態を示すＢＵＳＹ信号＝“１”を保持し、変換
終了と同時にＢＵＳＹ＝“０”となる。

【０１２５】中央演算処理装置（ＣＰＵ）２１０は、Ａ
／Ｄ変換器１００Ｂが変換開始命令後にＢＵＳＹ＝
“１”を出力したことを確認し、ＢＵＳＹ＝“０”とな
るまでＢＵＳＹ信号をモニターし、Ａ／Ｄ変換終了まで
待機する。

【０１２６】中央演算処理装置（ＣＰＵ）２１０はＢＵ
ＳＹ信号がＢＵＳＹ＝”０“へ遷移したことを読み取
り、Ａ／Ｄ変換結果と期待値比較結果をＣＰＵ２１０内
部のレジスタに読み込み、内蔵基準電圧発生回路（ＤＡ
Ｃ）１０の精度が規定範囲内にあるかどうかのＧＯ／Ｎ
ＯＧＯの判定を実施した後、外部インターフェース回路
２６０にその結果を出力し、外部ロジック・テスタ５０
０に外部アドレスバス／データバス６００を介してＧＯ
／ＮＯＧＯ結果を送出する。

【０１２７】外部ロジック・テスタ５００は上記ＧＯ／
ＮＯＧＯの結果を基に、ＧＯならば６ビット基準Ｄ／Ａ
変換器３００と期待値レジスタ回路６０に対する次コー
ドデータを準備し、評価開始の初期設定モードを実行す
る。又、上記ＧＯ／ＮＯＧＯの結果がＮＯＧＯの場合に
はＡ／Ｄ精度測定を中断し、Ａ／Ｄ精度試験を終了す
る。

【０１２８】ここで、マイクロコンピュータ・システム
回路２００内蔵のＡ／Ｄ変換器１００Ｂの比較動作に関
する方法について具体的に説明する。

【０１２９】ロジック・テスタ５００は基準となる６ビ
ット基準Ｄ／Ａ変換器３００に対してコードデータ（０
０１００Ｂを仮定）をセットすることで、被試験対象で
あるＡ／Ｄ変換器１００Ｂに対して比較基準電圧ＶＡＩ
Ｎ０を印可する。

【０１３０】同様に被測定対象であるＡ／Ｄ変換器１０
０Ｂ内部の期待値レジスタ回路６０に、初期条件として
同値コードデータ（００１００Ｂ）を設定する。

【０１３１】その後、中央演算処理装置（ＣＰＵ）２１
０は、比較基準電圧ＶＡＩＮ０信号を内蔵するＡ／Ｄ変
換器１００ＢのＶＡＩＮ信号として印加するために、マ
ルチプレクサ１１０に比較基準電圧ＶＡＩＮ０が入力さ
れるチャンネルを選択する。

【０１３２】その後、内部Ａ／Ｄ変換器１００Ｂに対し
て中央演算処理装置（ＣＰＵ）２１０よりＡ／Ｄ変換開
始命令が実行され、内部Ａ／Ｄ変換器１００Ｂは比較基
準電圧ＶＡＩＮのサンプリングを開始する。前記サンプ
リング期間に、Ａ／Ｄ変換器１００Ｂ内部の内蔵基準電
圧発生回路（ＤＡＣ）１０は、期待値レジスタ回路６０
に設定された期待値コードデータに基づき、分圧回路１
１よりＶＤＡ電圧としてＶ２電位を選択出力する。

【０１３３】又、期待値レジスタ回路６０に設定された
期待値コードデータは”００１００Ｂ”であるが、本実
施例の内蔵基準電圧発生回路（ＤＡＣ）１０は図２に示
すように、３ビット分解能を仮定しているために、有効
ビットは３ビット（上位ビットであるＤＨ２／ＨＤ１／
ＤＨ０が有効）である。下位２ビットのＤＬ１／ＤＬ０
については、上位基準電圧出力ＶＤＡ電圧に対し容量ア
レー回路２２内部のＣｏｓ１容量を介して接続ノードＮ
２に電圧の加算／減算の演算動作を目的に、下位基準電
圧ＶＬＳＢ１を操作可能とするために設けられている。

【０１３４】内蔵の分圧回路１１の各タップ電位は図２
に示すように、高電位側に＋１／２ＬＳＢ電圧分シフト
した電位を出力する構造となっているため、上記のＶＤ
Ａ＝Ｖ２電位出力状態では６ビットＤ／Ａ変換器３００
が出力する基準電圧ＶＡＩＮ０を比較基準として比較し
た場合、内蔵基準電圧発生回路（ＤＡＣ）１０の検査さ
れるべき出力電圧ＶＤＡに対して、±１／２ＬＳＢ範囲
の精度試験が必要であり、内蔵基準電圧発生回路（ＤＡ
Ｃ）１０（３ビット分解能）に対する比較回数は１６回
になる。

【０１３５】本発明では、内蔵基準電圧発生回路（ＤＡ
Ｃ）１０の＋１／２ＬＳＢ電位のオフセット電圧分を補
正するために、下位２ビットのＤＬ１／ＤＬ０の初期値
をＤＬ１／ＤＬ０＝“１１Ｂ”に設定しており（ＶＬＳ
Ｂ１＝Ｖ４電圧を選択出力）、下位コードＤＬ１／ＤＬ
０＝“１１Ｂ”のＤＬ＝”１”に対し、ＤＬ＝”０”の
逐次比較操作を実施し、下位ＤＬ１／ＤＬ２＝“０１
Ｂ”へ遷移（−２ＬＳＢ電圧）させることで、内蔵基準
電圧発生回路（ＤＡＣ）１０の出力電位ＶＤＡに対して
（−１／４×２ＬＳＢ）の電圧加算を実施している。

【０１３６】この操作で本来のＶＤＡ電圧＝２／１６×
（ＶｒｅｆＨ−ＶｒｅｆＬ）を生成し、基準Ｄ／Ａ変換
器３００が出力する基準電圧ＶＡＩＮ０との直接比較が
実施でき、基準Ｄ／Ａ変換器３００に比較基準電圧コー
ドデータを設定する本システムでの一連の試験回数を８
回に低減させることが可能となる。

【０１３７】更に、１精度測定（±１／２ＬＳＢ範囲の
測定）に対し、前記の直接比較に加え、逐次比較動作に
より下位ＤＬ１／ＤＬ０＝“０１Ｂ”（ＤＬ１−＊ビッ
ト比較の結果”１／０”がセットされる）が、“１０
Ｂ”（＝Ｖ２−１／４ＬＳＢ比較）或いは“００Ｂ”
（＝Ｖ２−１／２ＬＳＢ−１／４ＬＳＢ比較）へと、逐
次比較動作によりコードを遷移させることで、±１／４
ＬＳＢ電位を内蔵基準電圧発生回路（ＤＡＣ）１０の出
力電圧に加減算が可能となり、比較基準電圧コードに対
し１回の測定試験で±１／４ＬＳＢ範囲の測定を被測定
Ａ／Ｄ変換器１００Ｂ内部で実施可能となる。

【０１３８】よって、上記の３ビット分解能Ａ／Ｄ変換
器１００Ｂの精度測定試験を実施した場合、各コードに
対する測定回数は８回で終了する。

【０１３９】又、本システムをｎビット分解能のＡ／Ｄ
変換器に拡張した場合、±１／４ＬＳＢの分解能でテス
トする正味の時間Ｔｔｅｓｔ（Ａ）は（ａ）式で表現さ
れる。

【０１４０】 Ｔtest（Ａ）＝２ⁿ×（Ｔs＋Ｔcv） ・・・・式（ａ） （但し，Ｔｓ＝比較基準電圧の設定時間＋電圧制定時
間，Ｔｃｖ＝（Ｔｓａｍｐ＋２×Ｔｃ）：Ｔｃ＝比較時
間、Ｔｓｐ＝サンプリング時間である）又、上記の定義
に従い、従来技術による精度測定試験に費やされるＴＥ
ＳＴ時間Ｔｔｅｓｔ（Ｂ）を表現すると（ｂ）式とな
る。

【０１４１】 Ｔtest（Ｂ）＝２×２ⁿ×（Ｔs＋ｎ×Ｔcv） ・・・・式（ｂ） （ａ）式と（ｂ）式との比率を求めると、 Ｔtest（Ａ）／Ｔtest（Ｂ）＝（Ｔs＋Ｔcv）／［２×
（Ｔs＋ｎ×Ｔcv）］ と表され、Ａ／Ｄ変換器の精度試験・特性試験を高速化
できることが判る。

【０１４２】更にＡ／Ｄ変換器のｎビット分解能が上が
る程、精度試験に費やされる時間を大幅に低減させるこ
とが可能となり、テストに費やされるコストを大幅に低
減することが可能となる。

【０１４３】以上、本発明のＡ／Ｄ変換器について、第
１実施例乃至第３実施例を用いて詳細に説明したが、本
発明は前記実施例に限定されず、本発明の主旨を逸脱し
ない範囲において、種々の改良や変更を成し得るであろ
う。第１実施例乃至第３実施例はあくまでも一例であ
り、外部基準電源の精度、ＤＡＣの分解能、容量Ｃｓｈ
と容量Ｃｏｓ１及び容量Ｃｏｓ２の容量比、等々、要求
されるシステムの条件に合わせて、様々な実施の形態が
考えられる。従って、本発明はこの開示から妥当な特許
請求の範囲に係わる発明特定事項によってのみ限定され
るものでなければならない。

【０１４４】

【発明の効果】以上述べてきたように、本発明のＡ／Ｄ
変換器によれば、逐次比較型Ａ／Ｄ変換器の特性試験・
評価における１−Ａ／Ｄ変換に必要な比較回数を最小限
にとどめることが可能となり、高分解能のＡ／Ｄ変換器
の特性試験・評価に費やされる比較時間・テスト時間を
大幅に短縮可能である。

【０１４５】さらに、複数の出力電圧を独立に制御可能
な低分解能の内蔵基準電圧発生回路とサンプル／ホール
ド容量と複数の分圧容量とで構成される容量アレー回路
とで、高精度・高分解能の電圧加減算回路が実現可能で
ある。

【０１４６】従って、テスト時間を大幅に短縮できるこ
と、高分解能の内蔵基準電圧発生回路を必要としないこ
とから、製造コストを低減が可能である。

【図面の簡単な説明】

【図１】本発明の第１実施例に係わるＡ／Ｄ変換器のシ
ステム回路構成を示すブロック図である。

【図２】（ａ）は図１に示すＡ／Ｄ変換器中の内蔵基準
電圧発生回路（ＤＡＣ）の詳細回路構成図であり、
（ｂ）は図２（ａ）の内蔵基準電圧発生回路（ＤＡＣ）
の入出力特性図である。

【図３】図１に示すＡ／Ｄ変換器中の１ビットコンパレ
ータ回路の詳細回路構成図である。

【図４】図１に示すＡ／Ｄ変換器中の逐次比較回路の詳
細回路構成図である。

【図５】図１に示すＡ／Ｄ変換器中の期待値比較回路の
詳細回路構成図である。

【図６】本発明の第１実施例に係わる３ビット分解能の
Ａ／Ｄ変換器の入出力特性図である。

【図７】本発明の第１実施例に係わるＡ／Ｄ変換器のＣ
Ｐモード＝０（ビット比較モード）の場合の変換タイミ
ングを表した図である。

【図８】本発明の第２実施例に係わるＡ／Ｄ変換器のシ
ステム回路構成を示すブロック図である。

【図９】（ａ）は図８に示すＡ／Ｄ変換器中の内蔵基準
電圧発生回路（ＤＡＣ）の詳細回路構成図であり、
（ｂ）は図９（ａ）の内蔵基準電圧発生回路（ＤＡＣ）
の入出力特性図である。

【図１０】図８に示すＡ／Ｄ変換器中の１ビットコンパ
レータ回路の詳細回路構成図である。

【図１１】本発明のＡ／Ｄ変換器を他システムと混載し
た第３実施例のシステム回路構成を示すブロック図であ
る。

【図１２】図１１に示すマイクロコンピュータ・システ
ム回路に内蔵されるＡ／Ｄ変換器の精度試験を実施する
ための制度テストシステム回路を示すブロック図であ
る。

【図１３】図１２に示す基準Ｄ／Ａ変換器と内蔵基準電
圧発生回路（ＤＡＣ）の入出力特性を示した図である。

【図１４】図１２に示すマイクロコンピュータ・システ
ム回路に内蔵されるＡ／Ｄ変換器の精度を試験する精度
テストの処理フローである。

【図１５】図１１乃至図１２に示すマイクロコンピュー
タ・システム回路に内蔵されるＡ／Ｄ変換器のシステム
回路構成を示すブロック図である。

【図１６】図１１乃至図１２に示すマイクロコンピュー
タ・システム回路に内蔵されるＡ／Ｄ変換器中の逐次比
較回路の詳細回路構成図である。

【図１７】本発明の第３実施例に係わるＡ／Ｄ変換器の
ＣＰモード＝０（ビット比較モード）の場合の変換タイ
ミングを表した図である。

【符号の説明】

１０、１０Ａ....内蔵基準電圧発生回路（ＤＡＣ） １１、１１Ａ....分圧回路 １２....上位アナログスイッチ回路 １３....下位アナログスイッチ回路 １３Ａ....下位アナログスイッチ回路（１） １３Ｂ....下位アナログスイッチ回路（２） １４....上位デコーダ回路 １５....下位デコーダ回路 １５Ａ....下位デコーダ回路（１） １５Ｂ....下位デコーダ回路（２） ２０、２０Ａ、２０Ｃ....１ビットコンパレータ回路 ２１....入力電圧選択回路 ２２、２２Ａ....容量アレー回路 ２３....比較器 ３０、３０Ｂ....逐次比較レジスタ回路 ３１、３１Ｂ....タイミング発生回路 ３２、３２Ｂ....セレクター回路 ３３、３３Ｂ....逐次比較レジスタ回路 ４０、４０Ｃ....変換結果レジスタ回路 ５０....比較判定回路 ６０、６０Ｃ....期待値レジスタ回路 ７０、７０Ｃ....システム制御回路 ８０....期待値比較回路 ９０....システム・バス １００、１００Ａ....Ａ／Ｄ変換器 １１０....ＭＰＸ ２００....マイクロコンピュータ・システム回路 ２１０....中央演算処理装置（ＣＰＵ） ２２０....ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒ
ｙ） ２３０....ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ） ２４０....Ｐ０回路 ２５０....Ｐ１回路 ２６０....外部インタフェース ２７０....クロック・ジェネレータ ２８０....内部アドレスバス／データバス ３００....基準Ｄ／Ａ変換器 ４００....デコーダ回路 ５００....ロジックテスタ又はコンピュータ ６００....外部アドレスバス／データバス Ａ....増幅器 Ｂ....増幅器 Ｃｓｈ....サンプル／ホールド容量 Ｃｏｓ１、Ｃｏｓ２....分圧容量 ＦＦ１〜ＦＦ６....フリップフロップ回路 ＳＬ１〜Ｓｌ５....セレクタ回路 ＳＲ１〜ＳＲ８....シフトレジスタ回路 ＳＲＳ１〜ＳＲＳ５....入力選択付きシフトレジスタ回
路 ＳＷ１〜ＳＷ３....アナログスイッチ Ｖ１〜Ｖ８....分圧基準電圧

Claims (5)

【特許請求の範囲】
1. 【請求項１】 外部より入力されるアナログ信号を予め
   設定された所定分解能のデジタル信号に変換する逐次比
   較型Ａ／Ｄ変換器であって、 内蔵基準電圧発生手段と、 比較測定手段と、 逐次比較手段とを有し、 前記内蔵基準電圧発生手段は、外部より入力される高電
   位基準電圧と低電位基準電圧を基準抵抗で分圧する分圧
   手段と、前記逐次比較手段の制御に基づき上位参照電圧
   と下位参照電圧とを独立に前記比較測定手段へ選択出力
   する選択出力手段とを有し、 前記比較測定手段は、前記アナログ信号を周期的な間隔
   でサンプリングし、サンプルされた当該アナログ信号を
   変換中保持しておく第１の保持手段と、前記下位参照電
   圧と動作点電圧との電位差を保持しておく第２の保持手
   段とからなる容量アレー回路と、前記第１の保持手段で
   保持した前記アナログ信号と前記上位参照電圧との電位
   差を増幅する増幅手段からなる比較手段とを有し、 前記逐次比較手段は、外部システムより供給される期待
   値を一時記憶する記憶手段と、内蔵基準電圧発生手段に
   設定する上位期待値コードと下位期待値コードを前記比
   較測定手段の測定結果に基づいて操作し一時記憶する逐
   次制御手段とを有する、 ことを特徴とするＡ／Ｄ変換器。
2. 【請求項２】 前記内蔵基準電圧発生手段の下位参照電
   圧生成手段と前記比較測定手段の容量アレー回路とから
   構成される電圧加減算手段によって、前記上位参照電圧
   値に前記下位参照電圧生成手段より生成出力される差電
   圧値を加減算する、 ことを特徴とする請求項１に記載のＡ／Ｄ変換器。
3. 【請求項３】 請求項１に記載のＡ／Ｄ変換器に、Ａ／
   Ｄ変換結果と期待値とを比較し、ビット毎の一致・不一
   致を判定する比較判定手段を付加した、ことを特徴とす
   るＡ／Ｄ変換器。
4. 【請求項４】 請求項１乃至３記載のＡ／Ｄ変換器の精
   度試験を実施する精度試験システムであって、 前記Ａ／Ｄ変換器の精度を試験するテスト手順を記憶し
   た記憶手段と、 前記テスト手順に従って前記Ａ／Ｄ変換器の精度試験を
   実行する演算処理手段と、 精度試験にあたってＡ／Ｄ変換器に対する期待値を設定
   する期待値設定手段と、を有することを特徴とするＡ／
   Ｄ変換器精度試験システム。
5. 【請求項５】 請求項１乃至３記載のＡ／Ｄ変換器の精
   度試験を実施する精度試験方法であって、 被測定Ａ／Ｄ変換器に対する期待値を設定するステップ
   と、 外部アナログ信号をサンプリングするステップと、 外部アナログ信号と上位参照電圧を直接比較するステッ
   プと、 前記上位参照電圧値に下位参照電圧より生成出力される
   差電圧を値を加減算することで、基準電圧の分解能以上
   の比較基準電圧を生成するステップと、 前記基準電圧の分解能以上の比較基準電圧と外部アナロ
   グ信号を比較するステップと、 Ａ／Ｄ変換終了後に変換結果と期待値とのビット毎の一
   致・不一致を比較判定するステップと、を有することを
   特徴とするＡ／Ｄ変換器精度試験方法。