JP2000275331A

JP2000275331A - パルス圧縮処理装置

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Publication number: JP2000275331A
Application number: JP11077840A
Authority: JP
Inventors: Takashi Goto; 孝後藤; Shinichi Fujikawa; 信一藤川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-03-23
Filing date: 1999-03-23
Publication date: 2000-10-06
Anticipated expiration: 2019-03-23
Also published as: JP3556512B2

Abstract

(57)【要約】【課題】回路規模を小さくすると共に、波形劣化を抑
制するパルス圧縮処理装置を提供する。【解決手段】周波数変調された一定時間の第１複素デ
ジタルデータ列の振幅の最大値と上限値とからレベル拡
張量を算出し、各第１複素デジタルデータとレベル拡張
量とを乗算して、第２複素デジタルデータ列を出力する
入力レベル拡張手段と、一定時間の第２複素デジタルデ
ータ列に対してＦＦＴ演算をして、第１周波数データ列
に変換するＦＦＴ演算手段と、ウェイト関数に基いて前
記第１周波数データの周波数に応じたウェイト係数を第
１周波数データに乗算してパルス圧縮演算をして、第２
周波数データ列を出力するパルス圧縮演算手段と、第２
周波数データ列に対してＩＦＦＴ演算をして、一定時間
の第３複素デジタルデータ列に変換するＩＦＦＴ演算手
段と、各第３複素デジタルデータをレベル拡張量で除算
する出力レベル制御手段とを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、レーダ装置におけ
るパルス圧縮処理装置に関する。

【０００２】

【従来の技術】レーダ装置では、送信側で一定の周波数
の範囲で周波数変調をしたチャープパルス信号を送信
し、受信側で、ターゲット物体に当たって、反射して戻
ってきた受信波を受信する。そして、受信した時間領域
テータをＦＦＴ演算して周波数領域データに変換してか
ら、ウェイト係数を周波数領域データに掛けて、パルス
圧縮演算をする。パルス圧縮演算データをＩＦＦＴ演算
して時間領域データに戻して、パルス圧縮し、レーダと
ターゲット物体との距離を求めている。

【０００３】図２０は、従来のパルス圧縮処理装置の構
成図である。図２０に示すように、従来のパルス圧縮処
理装置は、ＦＦＴ演算部２、パルス圧縮演算部６及びＩ
ＦＦＴ演算部８から成る。ＦＦＴ演算部２及びＩＦＦＴ
演算部８は、独立に構成される。ＦＦＴ演算部２は、Ｎ
個のＩステージバタフライ演算部４＃Ｉ（Ｉ＝１〜Ｎ）
を有する。ＩＦＦＴ演算部８は、Ｎ個のＩステージバタ
フライ演算部１０＃Ｉ（Ｉ＝１〜Ｎ）を有する。

【０００４】レーダ装置の受信部で受信された複素デジ
タルデータは、パルス圧縮処理装置内の処理ビット数に
応じて、その値に関係なく、単純に固定ビット数だけ０
が左詰めされ、レベル拡張される。例えば、入力データ
を８ビット、パルス圧縮処理装置内の処理ビット数を１
６ビットとしたとき、全ての入力データに対して、下位
８ビットに入力ビットが設定されて、上位８ビットに０
が挿入される。

【０００５】ＦＦＴ演算部２は、パイプライ結合したＩ
ステージバタフライ演算部４＃Ｉ（Ｉ＝１〜Ｎ）によ
り、ＦＦＴ演算を行って、周波数領域データに変換す
る。パルス圧縮処理装置６は、周波数軸上でパルス圧縮
係数との乗算処理を行う。その後、ＩＦＦＴ演算部８
は、パイプライン結合したＩステージバタフライ演算部
１０＃Ｉ（Ｉ＝１〜Ｎ）により、ＦＦＴ演算部２のＩス
テージバタフライ演算部１０＃Ｉ（Ｉ＝１〜Ｎ）と同じ
アルゴリズムを用いて、ＩＦＦＴ演算をして、時間領域
データに再変換する。これにより、パルス圧縮処理が行
われていた。

【０００６】

【発明が解決しようとする課題】従来のパルス圧縮処理
装置では、以下の問題点があった。

【０００７】（１）図２１は、２¹⁶個の複素デジタル
データ列に対して単純に入力データをレベル拡張してパ
ルス圧縮処理を８回、位相をずらして実施して、各波形
を重ね合わせて出力したときの出力波形図である。横軸
にポイント番号（Ｐｏｉｎｔ［ｎ］）、他軸に最大出力
レベルとレベル比（ｌｅｖｅｌ［ｄＢ］）を示してい
る。

【０００８】従来のパルス圧縮処理装置では、パルス圧
縮処理装置の内部処理ビットに合わせて単純にレベル拡
張して、固定少数点演算によりパルス圧縮処理を行って
いる。そのために、固定少数点演算による丸め誤差によ
り、パルス圧縮波形の劣化が生じていた。

【０００９】特に、最大振幅レベルが比較的小さい入力
データ列が入力された図２１のような場合では、微小な
振幅のデータについては、ＦＦＴ演算部２、パルス圧縮
演算部６及びＩＦＦＴ演算部８における丸め誤差によ
り、パルス圧縮後の時間データ値に誤差を生じ、パルス
圧縮波形の劣化が顕著である。

【００１０】そのため、ピーク値付近において、波形に
切り込みが入ったような結果になってしまうため、ピー
ク値の位置検出に誤差を生じ、ターゲット物体の位置の
検出に誤差が生じる。

【００１１】これを回避する手法として、ブロック浮動
少数点演算を使用する手段も考えられるが、内部の演算
回路において、常に演算データの振幅を比較判定し、演
算結果のオーバフローを監視する機能が必要となるた
め、回路規模が大きくなる。

【００１２】（２）従来のＦＦＴ演算部２及びＩＦＦ
Ｔ演算部８は、それぞれ独立したＮ段パイプライン構成
のバタフライ演算器で構成していたため、パルス圧縮処
理装置の回路規模が大きくなるという問題点があった。

【００１３】（３）従来のＦＦＴ演算部２とＩＦＦＴ
演算部８では、同じアルゴリズムを使用していた。図２
２は、Ｎ＝３の場合の従来のＦＦＴ演算アルゴリズムと
ＩＦＦＴ演算アルゴリズムを示す図である。図２２の白
丸は、加減算器を示す。

【００１４】図２２に示すように、従来のパルス圧縮処
理装置では、ＦＦＴ演算とＩＦＦＴ演算とも同じアルゴ
リズム、例えば、入力データ整列型アルゴリズムを使用
していた。入力整列型アルゴリズムを使用してＦＦＴ演
算を行うと、Ｘ（０），Ｘ（４），Ｘ（２），Ｘ
（６），Ｘ（１），Ｘ（５），Ｘ（３），Ｘ（７）の順
に、ＦＦＴ演算データが出力される。

【００１５】このＦＦＴ演算データに対して、入力整列
型アルゴリズムを使用してＩＦＦＴ演算を行うと、１ス
テージバタフライ演算部では、Ｘ（０）とＸ（４），Ｘ
（１）とＸ（５），Ｘ（２）とＸ（６），…を用いて、
バタフライ演算が行われる。しかし、ＦＦＴ演算データ
の出力順とＩＦＦＴ演算データの処理順とが異なるた
め、ＩＦＦＴ演算データの処理順に合わせるために、Ｆ
ＦＴ演算データの並べ替えが必要であった。その並べ替
えのために制御回路を必要としており、それだけ回路規
模が大きくなっていた。

【００１６】本発明は、このような点に鑑みてなされた
ものであり、簡単な回路構成によりパルス圧縮波形の劣
化を防止し、且つＦＦＴ演算部及びＩＦＦＴ演算部の簡
単な回路構成を実現することのできるパルス圧縮処理装
置を提供することを目的とする。

【００１７】

【課題を解決するための手段】図１は、本発明の原理図
である。図１に示すように、パルス圧縮処理装置は、周
波数変調された一定時間の第１複素デジタルデータ列の
振幅の最大値と上限値とからレベル拡張量を算出し、前
記各第１複素デジタルデータと前記レベル拡張量とを乗
算して、第２複素デジタルデータ列を出力する入力レベ
ル拡張手段１２と、一定時間の第２複素デジタルデータ
列に対してＦＦＴ演算をして、第１周波数データ列に変
換するＦＦＴ演算手段１４とを具備する。

【００１８】そして、ウェイト関数に基いて第１周波数
データの周波数に応じたウェイト係数を第１周波数デー
タに乗算してパルス圧縮演算をして、第２周波数データ
列を出力するパルス圧縮演算手段１６と、第２周波数デ
ータ列に対してＩＦＦＴ演算をして、一定時間の第３複
素デジタルデータ列に変換するＩＦＦＴ演算手段１８
と、各第３複素デジタルデータをレベル拡張量で除算す
る出力レベル制御手段２０とを具備する。

【００１９】以上のような構成によれば、入力レベル拡
張手段１２は、周波数変調された一定時間の第１複素デ
ジタルデータ列の振幅の最大値を求め、上限値と比較し
て、レベル拡張量を算出する。そして、レベル拡張量に
従って、各第１複素デジタルデータとレベル拡張量を乗
算してレベル拡張をする。

【００２０】これにより、第１複素デジタルデータの最
大振幅が微小な場合であっても、ＦＦＴ／ＩＦＦＴ演算
における丸め誤差により波形が劣化することを防止する
ことができる。出力レベル制御手段２０は、入力レベル
拡張手段１２がレベル拡張量で乗算した分だけ除算し
て、入力の振幅レベルに戻す。このため、出力波形の劣
化を防止することができると共に、入力の振幅レベルを
保持することができる。

【００２１】

【発明の実施の形態】図２は、本発明の実施形態による
パルス圧縮処理装置の構成図である。図２に示すよう
に、パルス圧縮処理装置は、入力レベル拡張部２８、Ｆ
ＦＴ／ＩＦＦＴ演算データ入力部３０、ＦＦＴ／ＩＦＦ
Ｔ演算部３２及びパルス圧縮演算部３８及び出力レベル
制御部４０を具備する。

【００２２】本実施形態では、入力複素デジタルデータ
列が一定の時間において、一定の範囲で周波数変調（例
えば、−１００ＭＨｚ〜１００ＭＨｚ）されたチャープ
パルスであり、その実部（Ｉ信号）及び虚部（Ｑ信号）
が共に８ビット、パルス圧縮処理装置の内部処理ビット
数が１６ビット、チャープパルスの振幅の上限値が１２
７であるとする。

【００２３】図３は、図２中の入力レベル拡張部の構成
図である。図３に示すように、入力レベル拡張部２８
は、８→１６ビット拡張部４２、最大値検出部４４、デ
ータメモリ４６、空きビット数算出部４８及びレベル拡
張部５０から構成される。

【００２４】８→１６ビット拡張部４２は、外部から装
置に入力される第１クロックに同期して、入力される
Ｉ，Ｑ信号の８ビットデータを、値はそのままにして、
単純に１６ビットに拡張する。

【００２５】レーダトリガ及び第１クロックに同期して
カウントして、カウント値に従って、ＦＦＴ／ＩＦＦＴ
演算部３２におけるＦＦＴ演算アルゴリズム（例えば、
入力整列型）での処理順に一致し且つ各Ｉ，Ｑ信号がＦ
ＦＴ演算において用いられるＡ系データ／Ｂ系データに
応じて、図示しないがデータメモリ４６のＡ系／Ｂ系デ
ータメモリにライトする。Ｂ系データとは、ＦＦＴ演算
において、複素係数が乗算される複素データをいう。Ａ
系データとは、複素係数が乗算されない複素データをい
う。

【００２６】尚、ＦＦＴ演算アルゴリズムが入力データ
整列型のとき、２^N個の前半の２^N-1個を入力順にＡ系デ
ータメモリにライトし、後半の２^N-1個を入力順にＢ系
データメモリにライトする。

【００２７】最大値検出部４４は、レーダトリガ及び第
１クロックに同期して、各入力データのＩ，Ｑ成分の振
幅を算出して、２^N個の入力データ列の振幅の最大値を
算出する。データメモリ４６は、図示しないが２^N-1個
の１６ビットに拡張されたＡ系データを記憶するＡ系デ
ータメモリ及び２^N-1個の１６ビットに拡張されたＢ系
データを記憶するＢ系データメモリからなるＲＡＭであ
る。

【００２８】空きビット数算出部４８は、振幅の最大値
から符号ビットと同じ値が何ビット分あるかを算出し
て、レベル拡張量を出力する。図４は、図３中のレベル
拡張量を示す図である。図４に示すように、空きビット
数算出部４８は、空きビット数が０，１，２，３，４，
５，６，７に応じて、レベル拡張量２⁰，２¹，２²，
２³, ２⁴，２⁵，２⁶，２⁰を出力すると共に、出力レベ
ル制御部４０にシフト無し、１ビットシフト、２ビット
シフト、３ビットシフト、４ビットシフト、５ビットシ
フト、６ビットシフト、シフト無しを通知する。

【００２９】レベル拡張部５０は、レーダトリガ及び第
２クロック（以下、これらの信号をタイミング信号とい
う）に従ってカウントして、カウント値に応じて、デー
タメモリ４６からＡ系データとＢ系データを同時にシー
ケンシャルにリードして、Ａ系データ×レベル拡張量及
びＢ系データ×レベル拡張量を実施する。尚、レベル拡
張部５０は、Ａ系及びＢ系データを出力しない場合は、
出力信号線をハイインピーダンスにする。

【００３０】図５は、図２中のＦＦＴ／ＩＦＦＴ演算用
データ入力部の構成図である。図５に示すように、ＦＦ
Ｔ／ＩＦＦＴ演算用データ入力部３０は、ＦＦＴ演算用
Ａ系データ，Ｂ系データが入力される各入力信号線に、
抵抗５２＃Ａ１，５２＃Ｂ１を介して、ハイレベル（５
Ｖ）が印加され、抵抗５２＃Ａ２，５２＃Ｂ２を介し
て、ローレベル（０Ｖ）が印加されている。

【００３１】ＦＦＴ演算用Ａ系データ及びＩＦＦＴ演算
用Ａ系データが入力される入力信号線が接続され、ＦＦ
Ｔ／ＩＦＦＴ演算部３２のＡ系データの入力端子に接続
されている。ＦＦＴ演算用Ｂ系データとＩＦＦＴ演算用
Ｂ系データが入力される入力信号線が接続され、ＦＦＴ
／ＩＦＦＴ演算部３２のＢ系データの入力端子に接続さ
れている。

【００３２】ＦＦＴ／ＩＦＦＴ演算部３２は、ダイナミ
ックレンジ制御部３４及びＮ個のＩステージバタフライ
演算部３６＃Ｉ（Ｉ＝１〜Ｎ）からなる。ダイナミック
レンジ制御部３４は、各ステージのＦＦＴ／ＩＦＦＴ信
号がＦＦＴ演算期間を示すときは、各ステージバタフラ
イ演算部３６＃Ｉの演算結果に対して、レベル制御を行
い、ＦＦＴ／ＩＦＦＴ信号がＩＦＦＴ演算期間を示すと
きは、ウェイト関数信号に従って、各ステージバタフラ
イ演算部３６＃Ｉの演算結果に対して、レベル制御を行
う。

【００３３】レベル制御するのは、次ステージバタフラ
イ演算部３６＃（Ｉ＋１）等で入力データ列に含まれる
ノイズなどによるオーバフローを最小の誤差で防止する
ためである。レベル制御には、ビットシフト処理とリミ
ッティング処理がある。ビットシフト処理とは、１ビッ
ト下位にシフトして１／２倍することをいう。リミッテ
ィング処理とは、Ｉステージバタフライ演算部３６＃Ｉ
での演算結果の複素データの振幅が（２¹⁵−１）より大
きいときは、振幅を（２¹⁵−１）に固定し、−（２¹⁵−
１）より小さいときは、振幅を−（２¹⁵−１）に固定す
ることをいう。

【００３４】レベル制御は、各ステージバタフライ演算
部３６＃Ｉ毎に行われる。ＦＦＴ演算結果に対するレベ
ル制御は、装置入力であるチャープパルス信号に対する
各ステージバタフライ演算部３６＃Ｉの出力データ列の
レベル遷移を、シミュレーシンにより算出し、どのバタ
フライ演算部３６＃Ｉでオーバフローが予測されるかを
求めておく。

【００３５】この予測結果に従って、ビットシフト処理
するステージバタフライ演算部３６＃Ｉ及びリミッティ
ング処理するバタフライ演算部３６＃Ｊを決定して、こ
れに従って、ダイナミックレンジ制御部３４によりレベ
ル制御する。

【００３６】また、ＩＦＦＴ演算結果に対するレベル制
御は、チャープパルス信号、ＦＦＴ演算、ウェイト関数
に応じたパルス圧縮演算及びＩＦＦＴ演算をシミュレー
ションして、各ステージバタフライ演算部３６＃Ｉでの
レベル遷移を算出しておき、シミュレーション結果に従
って、レベル制御部３４により、各ステージ毎に、ビッ
トシフト又はリミッティング処理を行う。

【００３７】図６は、パルス圧縮処理演算におけるウェ
イト関数を示す図である。ウェイト関数には、図６
（ａ）に示すようにパルス圧縮切関数、図６（ｂ）に示
すように矩形ウェイト関数（ウェイト種別１）及び図６
（ｃ）に示すようにハミングウェイト関数（ウェイト種
別２）などがある。

【００３８】図７は、ミュレーションによる予測に基い
たダイナミックレンジ制御の一例を示す図である。図７
に示すダイナミックレンジ制御は、振幅＝１２７のチャ
ープパルスを用いて、ＦＦＴ演算、ＦＦＴ演算＋パルス
圧縮切関数によるパルス圧縮演算＋ＩＦＦＴ演算、ＦＦ
Ｔ演算＋ウェイト種別１によるパルス圧縮演算＋ＩＦＦ
Ｔ演算、及びＦＦＴ演算＋ウェイト種別２によるパルス
圧縮演算＋ＩＦＦＴ演算をシミュレーションした結果に
従って、ビットシフトするバタフライ演算ステージが決
定したものである。

【００３９】図８は、図２中のＩステージバタフライ演
算部の構成図である。図８に示すように、Ｉステージバ
タフライ演算部３６＃Ｉは、時分割処理制御部６０＃
Ｉ、係数メモリ６２＃Ｉ、複素乗算器６４＃Ｉ、Ｄ−Ｆ
Ｆ６６＃Ｉ、複素加算器６８＃Ｉ、複素減算器７０＃
Ｉ、レベル制御部７２＃Ｉ、スイッチング制御・データ
メモリ制御部７４＃Ｉ、マトリクススイッチ７６＃Ｉ、
データメモリ７８＃Ｄ１１，７８＃Ｄ１２，７８＃Ｄ２
１，７８＃Ｄ２２及びマトリクススイッチ８２＃Ｉから
なる。

【００４０】時分割処理制御部６０＃Ｉは、Ｉステージ
のステージＮｏ．（＝Ｉ）を出力すると共に、タイミン
グ信号に同期してカウントし、カウント値に従って、レ
ーダトリガの周期ＴのＦＦＴ演算期間とＩＦＦＴ演算期
間とに時分割して、ＦＦＴ演算期間／ＩＦＦＴ演算期間
いずれであるかを示すＦＦＴ／ＩＦＦＴ信号を生成す
る。

【００４１】但し、ステージバタフライ演算部３６＃Ｉ
のＦＦＴ演算期間／ＩＦＦＴ演算期間は、次ステージバ
タフライ演算部３６＃（Ｉ＋１）のＩＦＦＴ／ＦＦＴ演
算期間に一致するものとする。

【００４２】これにより、ＦＦＴ演算とＩＦＦＴ演算を
一定時間Ｔ内に実行できると共に、ＩステージのＦＦＴ
／ＩＦＦＴ演算が終了すると、（Ｉ＋１）ステージで間
欠的にＩステージのＦＦＴ／ＩＦＦＴ演算結果を使用し
て、ＦＦＴ／ＩＦＦＴ演算を行うことができる。即ち、
Ｎステージのバタフライ演算部３６＃Ｉ（Ｉ＝１〜Ｎ）
によりＦＦＴ演算及びＩＦＦＴ演算がパイプライン処理
することができる。

【００４３】図９は、本発明の実施形態によるＮ＝３
（入力データ数＝２³）の場合におけるＦＦＴ演算及び
ＩＦＦＴ演算の一例を示す図である。係数メモリ６２＃
Ｉには、全てのステージにおけるＦＦＴ／ＩＦＦＴ演算
用の複素係数がＦＦＴ／ＩＦＦＴ演算の処理順に従っ
て、シーケンシャルに予め記憶されている。尚、ＩＦＦ
Ｔ係数は、ＦＦＴ係数の複素共役形の形をしたものであ
る。

【００４４】例えば、Ｎ＝３の場合、図に示すように、
係数メモリ６２＃Ｉには、１ステージのＦＦＴ演算につ
いて、Ｗ⁰，Ｗ⁰，Ｗ⁰，Ｗ⁰、ＩＦＦＴ演算について、Ｗ
⁰，Ｗ⁰，Ｗ⁰，Ｗ⁰、２ステージのＦＦＴ演算について、
Ｗ⁰，Ｗ⁰，Ｗ²，Ｗ²，ＩＦＦＴ演算について、Ｗ⁰，
Ｗ⁶，Ｗ⁰，Ｗ⁶がシーケンシャルに記憶される。但し、
Ｗ^x＝ｅ^-j2π^x/Nである。

【００４５】係数メモリ６２＃Ｉは、タイミング信号に
同期してカウントし、カウント値とＦＦＴ／ＩＦＦＴ信
号及びステージＮｏ．に応じたアドレス領域から複素係
数をリードする。複素乗算器６４＃Ｉは、係数メモリ６
２＃Ｉから出力される複素係数とＢ系データとの乗算を
行う。Ｄ−ＦＦ６６＃Ｉは、Ａ系データと同時に入力さ
れるＢ系データに対する乗算が終了するまでの間、Ａ系
データを保持する。

【００４６】複素加算器６８＃Ｉは、Ｄ−ＦＦ６６＃Ｉ
の複素データ出力と複素乗算器６４＃Ｉの複素データ出
力とを複素加算する。複素減算器７０＃Ｉは、Ｄ−ＦＦ
６６＃Ｉの複素データ出力から複素乗算器６４＃Ｉの複
素データ出力を複素減算する。レベル制御部７２＃Ｉ
は、ダイナミックレンジ制御部３４の指示に従って、複
素加算器６８＃Ｉ及び複素減算器７０＃Ｉの２つの複素
データ出力に対して、１ビットシフト処理又はリミティ
ング処理を行う。

【００４７】スイッチング制御・データメモリ制御部７
４＃Ｉは、タイミング信号に同期してカウントし、カウ
ント値及びＦＦＴ／ＩＦＦＴ信号に従って、マトリクス
スイッチ７６＃Ｉ，８２＃Ｉ及びデータメモリ７８＃Ｄ
１１，７８＃Ｄ１２，７８＃Ｄ２１，７８＃Ｄ２２を以
下のように制御する。

【００４８】（１）データメモリ７８＃Ｄ１１，７８
＃Ｄ１２とデータメモリ７８＃Ｄ２１，７８＃Ｄ２２
に、リードとライトを同時に行う。例えば、データメモ
リ７８＃Ｄ１１，７８＃Ｄ１２に複素データをライトし
ている間は、データメモリ７＃Ｄ２１，７８＃Ｄ２２か
ら複素データのリードを行う。

【００４９】（２）データメモリ７８＃Ｄ１１，７８
＃Ｄ１１とデータメモリ７８＃Ｄ２１，７８＃Ｄ２２へ
のリード及びライトを半周期Ｔ／２毎に切り替える。前
半の半周期（例えば、ＦＦＴ演算期間）において、デー
タメモリ７８＃Ｄ１１，７８＃Ｄ１２にライト、データ
メモリ７８＃２１，７８＃２２からリードしていると
き、後半の半周期（例えば、ＩＦＦＴ演算期間）におい
て、データメモリ７８＃Ｄ１１，７８＃Ｄ１２からリー
ド、データメモリ７８＃Ｄ２１，７８＃Ｄ２２にライト
する。

【００５０】（３）複素加算器６８＃Ｉ及び複素減算
器７０＃Ｉから同時に出力される２つの複素データに対
してレベル制御部７２＃Ｉによりレベル制御された複素
データを、データメモリ７８＃Ｄｉ１，７８＃Ｄｉ２
（ｉ＝１又は２のいずれか）に、次ステージのＦＦＴ／
ＩＦＦＴ演算アルゴリズムに従った処理順の並びでライ
トされるように、データメモリ７８＃Ｄｉ１，７８＃Ｄ
ｉ２（ｉ＝１又は２のいずれか）及びマトリックススイ
ッチ７６＃Ｉを制御する。これらの制御は、タイミング
信号に同期してカウントして、カウント値とＦＦＴ／Ｉ
ＦＦＴ信号が示すＦＦＴ演算期間／ＩＦＦＴ演算期間に
従って行う。

【００５１】例えば、Ｎ＝３の場合、図９に示すよう
に、１ステージについて、ＦＦＴ演算では、Ｘ（０）と
Ｘ（４）に対してバタフライ演算をした２つの複素デー
タが同時に出力されるが、２ステージにおいて、複素加
算器６８＃Ｉの出力データＸ（０）が最初にＡ系データ
として処理され、複素減算器７０＃Ｉの出力データＸ
（４）は３番目にＡ系データとして処理される。そのた
め、複素加算器６８＃Ａの出力データＸ（０）は、例え
ば、データメモリ７８＃Ｄ１１の１番目のアドレス領域
に、複素減算器７０＃Ｉの出力データＸ（４）は、例え
ば、データメモリ７８＃Ｄ１２の３番目のアドレス領域
にライトする。

【００５２】また、Ｎ＝３の場合、１ステージについ
て、３番目に演算されるＸ（２）とＸ（６）の対する複
素加算器７８＃Ｉの出力データＸ（２）は２ステージに
おいて、最初にＢ系データとして処理されるので、出力
データＸ（２）は、最初に処理されるＡ系データがライ
トされたデータメモリ７８＃Ｄ１１とは異なるデータメ
モリ７８＃Ｄ１２の１番目のアドレス領域にライトされ
る。同様に、１ステージについて、３番目に演算される
Ｘ（２）とＸ（６）に対する複素減算器８０＃Ｉの出力
データＸ（６）は２ステージにおいて、３番目にＢ系デ
ータとして処理されるので、出力データＸ（６）は、３
番目に処理されるＡ系データＸ（４）がライトされたデ
ータメモリ７８＃Ｄ１２と異なるデータメモリ７８＃Ｄ
１１の３番目のアドレスにライトされる。

【００５３】（４）データメモリ７８＃Ｄｉ１，７８
＃Ｄｉ２（ｉ＝１又は２）の先頭から順にリードし、Ａ
系データをＡ系の信号線に、Ｂ系データをＢ系の信号線
にそれぞれ出力するようにマトリクススイッチ８２＃Ｉ
を制御する。

【００５４】図１０は、本発明の実施形態によるＮ＝３
の場合におけるＦＦＴ演算アルゴリズムとＩＦＦＴ演算
アルゴリズムの一例を示す図である。図１０に示すよう
に、本実施形態では、ＦＦＴ演算とＩＦＦＴ演算でアル
ゴリズムが異なる。例えば、ＦＦＴ演算を入力データ整
列型、ＩＦＦＴ演算を出力データ整列型としている。
尚、ＦＦＴ演算を出力データ整列型、ＩＦＦＴ演算を入
力データ整列型としてもよい。

【００５５】図１０に示すように、ＦＦＴ演算を入力デ
ータ整列型としたとき、ＦＦＴ演算データは、（Ｘ
（０），Ｘ（４）），（Ｘ（２），Ｘ（６）），（Ｘ
（１），Ｘ（５）），（Ｘ（３），Ｘ（７））の並びの
順に出力される。ここで、（Ｘ（０），Ｘ（４））など
の大括弧中のカンマにより区切られた２つの複素データ
は同時に出力されることを示す。

【００５６】尚、図１０中のＸ（ｉ）の括弧中の番号ｉ
は、ｉ番目の入力データ、ｉ×ｆ０の周波数のＦＦＴ変
換データ又はｉ番目の入力データのＩＦＦＴ演算データ
を示す。但し、ｆ０＝１／（ｔ×２^N）、ｔは入力デー
タのサンプリング周期である。

【００５７】ＩＦＦＴ演算は出力整列型であり、ＩＦＦ
Ｔ演算では、Ｘ（０）とＸ（４），Ｘ（２）とＸ
（６），Ｘ（１）とＸ（５），Ｘ（３）とＸ（７）の順
に、ＩＦＦＴ演算をするので、データの並び替えの必要
がない。そのため、最終ステージでＦＦＴ演算データを
データメモリ７８＃Ｄｉ１，７８＃Ｄｉ２にライトする
とき、その出力順にデータをライトすれば良く、スイッ
チング制御・データメモリ制御部７４＃Ｎの制御が簡単
になる。

【００５８】図８中のマトリクススイッチ７６＃Ｉは、
スイッチング制御部７４＃Ｉの制御に従って、レベル制
御部７２の２つの複素データを指示された出力端子に出
力する。データメモリ７８＃Ｄｉ１，７８＃Ｄｉ２（ｉ
＝１，２）は、スイッチング制御・データメモリ制御部
７４＃Ｉの制御に従って、データをリード／ライトす
る。マトリクススイッチ８２＃Ｉは、スイッチング制御
部７４＃Ｉの制御に従って、入力端子に入力されたデー
タを指示された出力端子に出力する。

【００５９】図１１は、図２中のパルス圧縮演算部の構
成図である。図１１に示すようにパルス圧縮演算部３６
は、時分割処理制御部９０、係数メモリ９２、複素乗算
器９４、出力タイミング制御部９６、データメモリ９８
及び出力経路選択部１００を有する。時分割処理制御部
９０は、タイミング信号に従ってカウントして、周期Ｔ
をパルス圧縮演算期間とスルー演算期間に時分割して、
パルス圧縮演算期間及びスルー演算期間のいずれかであ
るかを示すＦＦＴ／ＩＦＦＴ信号を出力する。

【００６０】係数メモリ９２は、ＦＦＴ演算されてＮス
テージバタフライ演算部３６＃Ｎから出力されたＡ系，
Ｂ系の各周波数データに対して複素乗算する、パルス圧
縮波形の複素共役波形に図６に示したウェイト関数を乗
じた係数波形の係数を記憶している。

【００６１】係数メモリ９２は、タイミング信号に従っ
てカウントし、カウント値とＦＦＴ／ＩＦＦＴ信号及び
ウェイト関数信号に従って、ＦＦＴ／ＩＦＦＴ信号がパ
ルス圧縮演算期間を示すとき、カウント値が示すＦＦＴ
演算データに掛けるウェイト関数に応じたＡ系及びＢ系
データに対する係数を読み出す。また、ＦＦＴ／ＩＦＦ
Ｔ信号がスルー演算期間を示すとき、係数＝１を読み出
して、出力する。

【００６２】複素乗算器９４は、Ａ系データ及びＢ系デ
ータと係数メモリ９２から出力される係数をそれぞれ乗
算して、出力する。出力タイミング制御部９６は、フィ
ードバック用タイミング信号（レーダトリガ及び第２ク
ロック）に従ってカウントして、カウント値とＦＦＴ／
ＩＦＦＴ信号に従って、データメモリ９８を制御して、
係数を乗算したＡ系，Ｂ系のＩＦＦＴ演算用データ又は
スルーしたパルス圧縮演算データをリード又はライトす
る。

【００６３】出力タイミング制御部９６は、データメモ
リ９８へのリードとライトを、同時に行うよう制御する
と共に、データメモリ９８へのリードとライトをパルス
圧縮演算期間とスルー演算期間の遷移に従って切り替え
る。更に、出力タイミング制御部９６は、パルス圧縮演
算期間のとき、データメモリ９８からの出力を、パルス
圧縮演算出力データを出力する信号線に、スルー演算期
間のとき、データメモリ９８からの出力を、ＩＦＦＴ演
算用データを出力する信号線に出力するよう指示する選
択信号を出力経路選択部１００に出力する。

【００６４】データメモリ９８は、パルス圧縮演算出力
データとＩＦＦＴ演算用フィードバックデータを記憶す
るための２ブロックで構成されて、出力タイミング制御
部９６の制御に従って、データのライト及びリードをす
る。

【００６５】出力経路選択部１００は、選択信号に従っ
て、パルス圧縮演算データ又はＩＦＦＴ演算用フィード
バックデータを該当する信号線に出力する。パルス圧縮
演算用データを出力する信号線は、出力レベル制御部４
０に接続され、ＩＦＦＴ演算用フィードバックデータを
出力する信号線は、ＦＦＴ／ＩＦＦＴ演算データ入力部
３０に接続されている。

【００６６】図１２は、図２中の出力レベル制御部の構
成図である。図１２に示すように、出力レベル制御部４
０は、レベル補正部１１０を有する。レベル補正部１１
０は、タイミング信号に従って、パルス圧縮演算出力デ
ータを図１３に示すレベル補正量に従って、ビットシフ
トをする。

【００６７】図１３は、レベル補正量を示す図である。
図１３に示すように、レベル補正量は、入力レベル拡張
部２８からの情報に従って補正量である。たとえば、入
力レベル拡張部２８からの情報が、シフト無し、１ビッ
トシフト、２ビットシフト、３ビットシフト、４ビット
シフト、５ビットシフト、６ビットシフトであれば、レ
ベル補正量は、１倍、１／２倍、１／２²倍、１／２
³倍、１／２⁴、１／２⁵倍、１／２⁶倍である。

【００６８】以下、図２のパルス圧縮処理装置の動作説
明をする。図１４は、装置入力データ波形図であり、特
に、同図（ａ）はＩ信号、同図（ｂ）はＱ信号であり、
横軸に時間、縦軸に振幅を示している。図１５は、図２
のパルス圧縮処理装置のタイミングチャートである。図
１６は、図２のパルス圧縮処理装置の動作説明図であ
る。

【００６９】（ａ）入力レベル拡張パルス圧縮処理装置には、図１４で示される周波数（−
１００ＭＨｚ〜１００ＭＨｚ）の範囲で周波数変調され
たチャープパルスを含むＩｃｈ（実部）及びＱｃｈ（虚
部）の８ビットデジタルデータが２¹⁶（＝６５５３６）
個、順次入力される。尚、ここでは、Ｎ＝１６の場合を
例に説明する。

【００７０】図３中の８→１６ビット拡張部４２は、第
１クロックに同期して、８ビットデジタル複素データを
入力して、上詰めにしにして１６ビット長のデータにビ
ット拡張する。レーダトリガ及び第１クロックに同期し
てカウントして、ＦＦＴ演算アルゴリズムの処理順の並
びになるように、Ａ系データ又はＢ系データをデータメ
モリ４６の該当するアドレス領域にライトする。

【００７１】最大値検出部４４は、ＩｃｈとＱｃｈのデ
ジタル複素データの絶対値（振幅）を算出して、２¹⁶個
の複素データについて、振幅の最大値を求める。尚、こ
こでは、振幅の最大値の上限は、１２７とする。空きビ
ット数算出部４８は、振幅の最大値が符号ビットと同じ
値が何ビット分であるかを算出して、図４に示したレベ
ル拡張量をレベル拡張部５０及び出力レベル拡張部４０
に出力する。

【００７２】レベル拡張部５０は、タイミング信号に同
期して、データメモリ４６からＡ系データ及びＢ系デー
タを同時にリードして、Ａ系及びＢ系データ×レベル拡
張量を行い、ＦＦＴ／ＩＦＦＴ演算用データ入力部３０
を通して、ＦＦＴ／ＩＦＦＴ演算部３２に出力する。

【００７３】（ｂ）ＦＦＴ演算、ＩＦＦＴ演算の時分
割制御ＩステージＦＦＴ／ＩＦＦＴ演算部３６＃Ｉ中の時分割
処理制御部６０＃Ｉは、ステージＮｏ．を出力すると共
に、タイミング信号に同期してカウントして、カウンタ
値に従って、周期Ｔの半周期をＦＦＴ演算，残りの半周
期をＩＦＦＴ演算を行うように指示するＦＦＴ／ＩＦＦ
Ｔ信号を出力する。

【００７４】１ステージバタフライ演算部３６＃１にお
けるＦＦＴ演算周期期間は、入力レベル拡張部２８から
のＡ系及びＢ系データの出力タイミングにより決まる。
１ステージＦＦＴ／ＩＦＦＴ演算部３６＃１でＦＦＴ演
算周期期間が決まる、１ステージでのＩＦＦＴ演算周期
が決まる。ＩステージＦＦＴ／ＩＦＦＴ演算部３６＃Ｉ
（２≦Ｉ≦１６）のＦＦＴ演算周期／ＩＦＦＴ演算周期
は、図１５に示すように、（Ｉ−１）ステージＦＦＴ／
ＩＦＦＴ演算部３６＃（Ｉ−１）のＩＦＦＴ演算周期／
ＦＦＴ演算周期に一致するように決定される。

【００７５】（ｃ）ＦＦＴ演算係数メモリ６２＃Ｉは、ＦＦＴ／ＩＦＦＴ信号がＦＦＴ
演算期間を示すとき、タイミング信号に従ってカウント
して、カウント値に従って、Ｂ系データに応じた複素係
数を複素乗算器６４＃Ｉに出力する。

【００７６】複素乗算器６４＃Ｉは、Ｂ系データと複素
係数とを乗算して、複素加算器６８＃Ｉ及び複素減算器
７０＃Ｉに出力する。Ｄ−ＦＦ６６＃Ｉは、Ａ系データ
を一定時間保持してから、複素加算器６８＃Ｉ及び複素
減算器７０＃Ｉに出力する。

【００７７】ダイナミックレンジ制御部３４は、ステー
ジＮｏ．で示されるステージのＦＦＴ／ＩＦＦＴ信号及
び図７に示したダイナミックレンジ制御に従って、ＦＦ
Ｔ演算の場合は、図７に該当するステージのレベル制御
部７２＃Ｉにビットシフトを指示して、図７に該当しな
いステージのレベル制御部７２＃Ｊ（Ｊ≠Ｉ）にリミッ
ティング処理を指示する。

【００７８】レベル制御部７２＃Ｉは、ダイナミックレ
ンジ制御部３４からの指示に従って、複素加算器６８＃
Ｉ及び複素減算器７０＃Ｉの出力複素データに対して、
１ビットシフト処理又はリミッティング処理を行って、
マトリクススイッチ７６＃Ｉに出力する。これによりＦ
ＦＴ演算におけるオーバフローを最小限の演算誤差で防
止することができる。

【００７９】スイッチング制御・データメモリ制御部７
４＃Ｉは、タイミング信号に従って、カウントして、Ｆ
ＦＴ演算期間のとき、カウンタ値から、マトリクススイ
ッチ７６＃Ｉ及びデータメモリ７８＃Ｄｉ１，７８＃Ｄ
ｉ２（ｉ＝１又は２）を制御して、レベル制御部７２＃
Ｉの２個の複素出力データを、次ステージにおける入力
順の並びに一致するようにデータメモリ７８＃Ｄｉ１，
７８＃Ｄｉ２（ｉ＝１又は２）にライトする。

【００８０】尚、本実施形態では、ＦＦＴ演算とＩＦＦ
Ｔ演算のアルゴリズムが異なるので、１６ステージＦＦ
Ｔ／ＩＦＦＴ演算部３６＃１６のデータメモリ制御部７
４＃１６では、レベル制御部７２＃Ｉの複素出力データ
の出力順にデータメモリ７８＃Ｄｉ１，７８＃Ｄｉ２に
ライトして行けばよい。

【００８１】ＩステージＦＦＴ／ＩＦＦＴ演算部３６＃
Ｉにおいて、２¹⁶個のＡ系データ及びＢ系データに対す
るＦＦＴのバタフライ演算を終了すると、ＦＦＴ演算期
間にデータメモリ７８＃Ｄｉ１，７８＃Ｄｉ２にライト
された複素データは、ＩＦＦＴ演算期間の間に、スイッ
チング制御・マトリクス制御部７４＃Ｉの制御により、
先頭から順にＡ系データ及びＢ系データがリードされ
て、次ステージＦＦＴ／ＩＦＦＴ演算部３６＃（Ｉ＋
Ｉ）又はパルス圧縮演算部３８に出力される。

【００８２】このようにして、各ＩステージＦＦＴ／Ｉ
ＦＦＴ演算部３６＃ＩでＦＦＴ演算周期の間にＦＦＴ演
算が行われることにより、図１５及び図１６に示すよう
に、パイプライン処理される。

【００８３】１ステージＦＦＴ／ＩＦＦＴ演算部３６＃
Ｉに複素データが入力されてから１６周期後にパルス圧
縮演算部３８に出力される。このＦＦＴ演算処理は、タ
イミング信号により同期が取られているので、データが
欠落することなくパイプライン処理される。

【００８４】（ｄ）パルス圧縮演算図１１中の時分割処理制御部９０は、フィードバック用
タイミング信号に従って、レーダトリガの周期Ｔの半周
期をパルス圧縮演算周期、残り半周期をスルー演算周期
に時分割する信号を生成する。

【００８５】但し、パルス圧縮演算周期／スルー演算周
期は、１６ステージバタフライ演算部３６＃１６のＩＦ
ＦＴ演算周期／ＦＦＴ演算周期に一致する。

【００８６】係数メモリ９２は、ＦＦＴタイミング信号
に従ってカウントして、ＦＦＴ／ＩＦＦＴ信号がパルス
圧縮演算を示すとき、ウェイト関数信号に従い、カウン
ト値に対応するＡ系データ及びＢ系データに対する係数
を出力する。複素乗算器９４は、Ａ系データ及びＢ系デ
ータと係数を乗算して出力する。

【００８７】出力タイミング制御部９６は、フィードバ
ック用タイミング信号に同期してカウントして、複素乗
算器９４から出力されるＡ系データ及びＢ系データをデ
ータメモリ９８に入力順と同じ並びでライトする。

【００８８】データメモリ９８にライトされたパルス圧
縮演算されたＡ系及びＢ系データは、スルー演算期間、
出力タイミング制御部９６の制御によりリードされて、
出力経路選択部１００及びＦＦＴ／ＩＦＦＴ演算データ
入力部３０を通して、ＦＦＴ／ＩＦＦＴ演算部３２の１
ステージバタフライ演算部３６＃１に入力される。

【００８９】Ｎ＝１６であり偶数なので、１ステージバ
タフライ演算部３６＃１のＩＦＦＴ演算期間とスルー期
間とが一致するので、パルス圧縮演算部３８のＡ系及び
Ｂ系データは、１ステージバタフライ演算部３６＃１の
ＩＦＦＴ演算期間の間に入力される。

【００９０】（ｅ）ＩＦＦＴ演算ＦＦＴ／ＩＦＦＴ信号がＩＦＦＴ演算期間を示す場合も
ＦＦＴ演算の場合と同様にして、Ｉステージバタフライ
演算部３６＃Ｉの係数メモリ６２＃Ｉは、ＩＦＦＴ演算
用の複素係数を複素乗算器６２＃Ｉに出力する。複素乗
算器６４＃Ｉ，Ｄ−ＦＦ６６＃Ｉ，複素加算器６８＃Ｉ
及び複素減算器７０＃ＩによりＩＦＦＴ演算を行って、
レベル制御部７２＃Ｉに出力される。

【００９１】ダイナミックレンジ制御部３４は、ＩＦＦ
Ｔ演算周期の間に、図６に示したウェイト関数の係数に
従って設定された図７に示したダイナミックレンジ制御
により、各ステージ毎に、１ビットシフト処理又はリミ
ッティング処理をレベル制御部７２＃Ｉに指示する。

【００９２】レベル制御部７２＃Ｉは、ダイナミックレ
ンジ制御部３４の指示に従って、２個の複素データに対
して、１ビットシフト又はリミッティング処理を行う。
これにより、ＩＦＦＴ演算によるオーバフロを最小の演
算誤差で回避することができる。

【００９３】スイッチング制御・データメモリ制御部７
４＃Ｉは、ＦＦＴ演算期間にライトしたデータメモリ７
８＃Ｄｉ１，７８＃Ｄｉ２とは異なるデータメモリ７８
＃Ｄｊ１，Ｄｊ２（ｊ≠ｉ）に、次（Ｉ＋１）ステージ
バタフライ演算部３６＃（Ｉ＋１）のＩＦＦＴ演算処理
順の並びでレベル制御部７２＃Ｉの２個の複素出力デー
タをライトする。

【００９４】スイッチング制御・データメモリ制御部７
４＃Ｉは、ＦＦＴ周期の間にデータメモリ７８＃Ｄｊ
１，７８＃Ｄｊ２にライトしたＡ系及びＢ系データを先
頭から順にリードして、次ステージバタフライ演算部３
６＃（Ｉ＋１）に出力する。このようにして、ＩＦＦＴ
演算周期において、各Ｉステージバタフライ演算部３６
＃ＩでＩＦＦＴ演算がパイプライン処理される。

【００９５】１６ステージバタフライ演算部３６＃１６
から出力されたＡ系，Ｂ系のパルス圧縮演算出力データ
は、スルー演算期間において、パルス圧縮演算部３８に
入力される。パルス圧縮演算部３８は、スルー演算期間
において、図１６に示すように、パルス圧縮演算出力デ
ータ×１のスルー演算をして、データメモリ９８にライ
トする。パルス圧縮演算期間において、データメモリ９
８からパルス圧縮演算出力データをリードして、出力レ
ベル制御部４０に出力する。

【００９６】（ｆ）レベル補正図１２中のレベル補正部１１０は、タイミング信号に同
期して、パルス圧縮演算出力データを入力して、入力レ
ベル拡張部２８からのレベル拡張量の情報を元に、レベ
ル補正（指示された情報分のビット分、全データ列を下
位方向にビットシフトする）を行い、外部に出力する。
このため、装置入力データの振幅レベルの情報を損なう
ことなく、外部に出力できる。

【００９７】図１７は、最大振幅に応じて、入力レベル
拡張部２８により入力データをレベル拡張した場合のパ
ルス圧縮処理波形図である。図１７に示すように、最大
振幅レベルに応じて入力データをレベル拡張した場合
は、最大振幅レベルが微小レベルの入力データが入力さ
れたときでも、図２１の場合と比較して、波形劣化を防
止することができることが分かる。

【００９８】図１８は、図１４の入力波形に対してウェ
イト種別１によりパルス圧縮演算を行ったときの図２の
パルス圧縮処理装置の出力波形図である。図１９は、図
１８と同じ入力波形とパルス圧縮演算をパソコンにより
行った場合の理論波形図である。図１８及び図１９に示
すように、図２のパルス圧縮処理装置を使用したとき、
理論波形に近い波形が出力されることが分かる。

【００９９】

【発明の効果】本発明によれば、最大振幅レベルに応じ
て、レベルを拡張してＦＦＴ／ＩＦＦＴ演算をするの
で、演算誤差を極力抑えて、パルス圧縮処理出力波形の
劣化を抑制することができる。また、１つのバタフライ
演算部でＦＦＴ／ＩＦＦＴ演算を時分割して行うので、
回路規模を小さくすることができる。更に、ダイナミッ
クレンジ制御をするので演算中でのオーバーフローを防
止することができるため、演算誤差を最小限に抑えるこ
とができる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の実施形態によるパルス圧縮処理装置の
構成図である。

【図３】図２中の入力レベル拡張部の構成図である。

【図４】図３中のレベル拡張量を示す図である。

【図５】図２中のＦＦＴ／ＩＦＦＴ演算用データ入力部
の構成図である。

【図６】ウェイト関数を示す図である。

【図７】ダイナミックレンジ制御を示す図である。

【図８】図２中のＩステージバタフライ演算部の構成図
である。

【図９】本発明の実施形態によるＦＦＴ演算及びＩＦＦ
Ｔ演算を示す図である。

【図１０】本発明の実施形態によるＦＦＴ演算アルゴリ
ズム及びＩＦＦＴ演算アルゴリズムを示す図である。

【図１１】図２中のパルス圧縮演算部の構成図である。

【図１２】図２中の出力レベル制御部の構成図である。

【図１３】レベル補正量を示す図である。

【図１４】装置入力データ波形図である。

【図１５】図２のパルス圧縮処理装置のタイミングチャ
ートである。

【図１６】図２のパルス圧縮処理装置の動作説明図であ
る。

【図１７】最大振幅レベルに応じて、入力データをレベ
ル拡張した場合のパルス圧縮処理波形図である。

【図１８】図２のパルス圧縮処理装置の出力波形図であ
る。

【図１９】パルス圧縮出力の理論波形図である。

【図２０】従来のパルス圧縮処理装置の構成図である。

【図２１】単純にレベル拡張をした従来のパルス圧縮処
理装置の出力波形図である。

【図２２】従来のＦＦＴ演算アルゴリズムとＩＦＦＴ演
算アルゴリズムを示す図である。

【符号の説明】

１２入力レベル拡張手段１４ＦＦＴ演算手段１６パルス圧縮演算手段１８ＩＦＦＴ演算手段２０出力レベル制御手段

Claims

【特許請求の範囲】

【請求項１】周波数変調された一定時間の第１複素デ
ジタルデータ列の振幅の最大値と上限値とからレベル拡
張量を算出し、前記各第１複素デジタルデータと前記レ
ベル拡張量とを乗算して、第２複素デジタルデータ列を
出力する入力レベル拡張手段と、前記一定時間の前記第２複素デジタルデータ列に対して
ＦＦＴ演算をして、第１周波数データ列に変換するＦＦ
Ｔ演算手段と、ウェイト関数に基いて前記第１周波数データの周波数に
応じたウェイト係数を前記第１周波数データに乗算して
パルス圧縮演算をして、第２周波数データ列を出力する
パルス圧縮演算手段と、前記第２周波数データ列に対してＩＦＦＴ演算をして、
前記一定時間の第３複素デジタルデータ列に変換するＩ
ＦＦＴ演算手段と、前記各第３複素デジタルデータを前記レベル拡張量で除
算する出力レベル制御手段と、を具備したことを特徴とするパルス圧縮処理装置。
【請求項２】周波数変調された一定時間の第１複素デ
ジタルデータ列に対してＦＦＴ演算をするＦＦＴ演算手
段と、ウェイト関数に基いてパルス圧縮演算をするパル
ス圧縮演算手段と、ＩＦＦＴ演算をするＩＦＦＴ演算手
段とを含むパルス圧縮処理装置において、前記ＦＦＴ演算手段及び前記ＩＦＦＴ演算手段は、Ｎ
（Ｎ≧２）個のパイプライン結合されたステージバタフ
ライ演算手段を共用し、前記各ステージバタフライ演算手段は、一定周期のレーダトリガ及びクロックに従って前記各周
期をＦＦＴ演算期間とＩＦＦＴ演算期間とに時分割する
第１時分割処理手段と、前記レーダトリガ及び前記クロックに従ってカウント
し、カウント値に応じて、前記ＦＦＴ演算期間において
はＦＦＴ演算用の複素係数を出力し、前記ＩＦＦＴ演算
期間においてはＩＦＦＴ演算用の複素係数を出力する第
１係数メモリと、入力されるＢ系複素デジタルデータと前記複素係数とを
乗算して第２複素デジタルデータを出力する第１複素乗
算器と、入力されるＡ系複素デジタルデータと前記第２複素出力
データとを加算して第３複素デジタルデータを出力する
複素加算器と、前記Ａ系複素デジタルデータから前記第２複素デジタル
データを減算して第４複素デジタルデータを出力する複
素減算器と、前記第３及び第４複素デジタルデータに基く第５及び第
６複素デジタルデータを記憶する第１及び第２データメ
モリと、前記カウント値、前記ＦＦＴ演算期間及び前記ＩＦＦＴ
演算期間に応じて、前記第１及び第２データメモリのい
ずれか一方のデータメモリのアドレス領域にライトし、
他方のデータメモリのアドレス領域から前記ライトと同
時にリードし、前記ＦＦＴ演算期間と前記ＩＦＦＴ演算
期間でリード及びライトするデータメモリを切り替える
制御手段とを具備し、前記各ステージバタフライ演算手段の前記ＦＦＴ演算期
間は次ステージバタフライ演算手段の前記ＩＦＦＴ演算
期間に一致することを特徴とするパルス圧縮処理装置。
【請求項３】前記第１データメモリは第３及び第４デ
ータメモリを含み、前記第２データメモリは第５及び第
６データメモリを含み、前記第５及び第６複素デジタルデータが入力される第１
及び第２入力端子と前記第３〜第６データメモリに出力
する第１〜第４出力端子とを有し、前記第１及び第２入
力端子と前記第１〜第４出力端子との間でスイッチング
動作をする第１マトリクススイッチと、前記第３〜第６データメモリに接続された第３〜第６入
力端子と前記Ａ系及びＢ系複素デジタルデータを出力す
る第５及び第６出力端子とを有し、前記第３〜第６入力
端子と前記第５及び第６出力端子との間でスイッチング
動作をする第２マトリクススイッチとを更に具備し、前記制御手段は、ＦＦＴ演算アルゴリズム又はＩＦＦＴ
演算アルゴリズムに従って次ステージバタフライ演算手
段での前記Ａ系及びＢ系複素デジタルデータの入力順の
並びで前記第３及び第４データメモリ又は前記第５及び
第６データメモリにライトしてから前記第３及び第４デ
ータメモリ又は前記第５及び第６データメモリからシー
ケンシャルにリードするように前記第１、第２マトリク
ススイッチ及び前記第３〜第６データメモリを制御する
ことを特徴とする請求項２記載のパルス圧縮処理装置。
【請求項４】前記第１複素デジタルデータ列及び前記
ウェイト関数に基いて、前記各ステージバタフライ演算
手段毎に、前記第３及び第４複素デジタルデータに対し
て、オーバフロー防止のためのレベル制御を行うダイナ
ミックレンジ制御手段を更に具備したことを特徴とする
請求項２記載のパルス圧縮処理装置。
【請求項５】前記ＦＦＴ演算手段は入力整列型ＦＦＴ
演算アルゴリズムであり且つ前記ＩＦＦＴ演算手段は出
力整列型ＩＦＦＴ演算アルゴリズムである、あるいは、
前記ＦＦＴ演算手段は出力整列型ＦＦＴ演算アルゴリズ
ムであり且つ前記ＩＦＦＴ演算手段は入力整列型ＩＦＦ
Ｔ演算アルゴリズムであることを特徴とする請求項２記
載のパルス圧縮処理装置。
【請求項６】前記パルス圧縮演算手段は、前記レーダトリガ及び前記クロックに従って、前記各周
期をパルス圧縮演算期間とスルー演算期間に時分割する
第２時分割処理手段と、前記レーダトリガ及び前記クロックに従ってカウントし
て、前記パルス圧縮演算期間においてはカウント値及び
前記ウェイト関数に応じたウェイト係数を出力し、前記
スルー演算期間においてはウェイト係数＝１を出力する
第２係数メモリと、入力される第７複素デジタルデータと前記ウェイト係数
を乗算して、第８複素デジタルデータを出力する第２複
素乗算器と、前記第８複素デジタルデータをライト／リードする第７
データメモリと、前記第７データメモリからリードされた第９複素デジタ
ルデータが入力される第７入力端子とパルス圧縮出力デ
ータを出力する第７出力端子又はＩＦＦＴ演算用フィー
ドバックデータを出力する第８出力端子とを有し、前記
第７入力端子に入力される前記第９複素デジタルデータ
を第７及び第８出力端子のいずれか一方に出力する出力
経路選択手段と、前記第７データメモリ及び前記出力経路選択手段を制御
する出力タイミング制御手段とを具備したことを特徴と
する請求項２記載のパルス圧縮処理装置。