JP2000269813A - アナログ−ディジタル変換器 - Google Patents

Abstract

(57)【要約】 【課題】 交流的および直流的にアナログ入力端子の入
力インピーダンスを一定化し、その変化量を抑制し、前
記アナログ入力端子の入力インピーダンスの変化による
リンギングやキックバックなどの発生を防止する。 【解決手段】 交流的および直流的にアナログ入力端子
の入力インピーダンスを一定化する入力インピーダンス
調整回路１５１を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、全ビット一括変
換方式のアナログ−ディジタル変換器、もしくは複数ビ
ットずつを一度に変換する方式のアナログ−ディジタル
変換器に関するものである。

【０００２】

【従来の技術】従来のアナログ−ディジタル変換器であ
る例えばＦ１ａｓｈ型ＡＤＣ（並列比較形Ａ−Ｄ変換回
路）にはコンパレータとしてインバータ型チョッパーが
用いられることが多い。その理由は、ディファレンシャ
ル型アンプを用いた回路に比べて比較的簡単な構成であ
ることや、低消費電力、小面積などの利点があるためで
ある。図８は、従来のＦ１ａｓｈ型ＡＤＣの概略構成を
示す説明図である。図８において、１はインバータ型チ
ョッパーを用いたコンパレータ群、２はコンパレータ群
１の出力結果のディジタルコード化およびそのディジタ
ルコード化されたデータをラッチするデコードラッチ回
路、３はリファレンス電圧を発生するためのラダー抵抗
回路、４はアナログ入力端子のインピーダンスを調整す
るインピーダンス調整回路、５はアナログ電圧を入力す
る前記アナログ入力端子である。

【０００３】コンパレータ群１は、Ｆｌａｓｈ型ＡＤＣ
の最終出力であるディジタルコードの分解能に相当する
数のコンパレータで構成されている。例えば４ｂｉｔの
Ｆ１ａｓｈ型ＡＤＣでは１６段階に分解されるので、コ
ンパレータを１６個用いてコンパレータ群が構成されて
いる。

【０００４】入力されたアナログ電圧は、コンパレータ
群１の各コンパレータに入力され、ラダー抵抗回路３に
より発生されたリファレンス電圧と比較され、その比較
結果がデコードラッチ回路２へ伝達される。各コンパレ
ータの比較結果を受け取ったデコードラッチ回路２は、
比較結果をディジタルコード化してラッチし、外部へ出
力する。

【０００５】インピーダンス調整回路４は、アナログ入
力端子５のみと接続されておりコンパレータの比較動作
やデコードラッチ回路２の動作には影響はない。

【０００６】図９は、コンパレータ群１を構成するコン
パレータおよびインピーダンス調整回路４の回路構成を
示す回路図である。図９において、６はキャパシタ、７
はインバータ、８はキャパシタ６の一端を仮想接地とす
るためのオートゼロスイッチ、９はアナログ入力端子５
とキャパシタ６の他端を接続するためのアナログ接続ス
イッチ、１０はラダー抵抗回路３で発生されたリファレ
ンス電圧とキャパシタ６の他端を接続するためのリファ
レンス接続スイッチ、１１はアナログ入力端子、１２は
ラダー抵抗回路３において発生した各リファレンス電圧
を入力するリファレンス入力ピン、１３はコンパレータ
の比較結果を出力する出力ピンを示している。１４はア
ナログ入力端子１１の入力インピーダンスを調整するた
めの調整用キャパシタ、１５はアナログ入力端子１１の
入力インピーダンスを調整するための調整用スイッチ、
１６は接地を示している。

【０００７】キャパシタ６の一端は、オートゼロスイッ
チ８の一方の端子およびインバータ７の入力端子に接続
され、インバータ７の出力はオートゼロスイッチ８の他
方の端子に接続されている。オートゼロスイッチ８、ア
ナログ接続スイッチ９、およびリファレンス接続スイッ
チ１０は、トランスミッションゲートで構成されてい
る。

【０００８】図１０は、図９に示すコンパレータの動作
波形の一例を示すタイミングチャートである。図１０に
おいて、１７はオートゼロスイッチ８のコントロール信
号、１８はアナログ接続スイッチ９のコントロール信
号、１９はリファレンス接続スイッチ１０のコントロー
ル信号、２０はアナログ入力電位、２１はキャパシタ６
の他方の端子の電位、２２はキャパシタ６の一方の端子
の電位、２３はインバータ７の出力電位、２４はリファ
レンス電圧を示している。

【０００９】次に、図１０に示すコンパレータの動作に
ついて説明する。最初、すべてのスイッチがオフ状態に
あり、この状態からオートゼロスイッチ８がオンされる
と、キャパシタ６の一端にオートゼロスイッチ８を介し
てインバータ７の入出力端子を接続した状態になるた
め、ある中間電位で安定状態となる。

【００１０】以下、インバータ７の入出力をオートゼロ
スイッチ８を介して接続した場合をオートゼロとする。

【００１１】このオートゼロ時にアナログ接続スイッチ
９をオンすると、アナログ入力端子１１とキャパシタ６
の他方の端子が接続され、キャパシタ６の一方の端子は
前記中間電位で固定された状態（以下、仮想接地状態と
いう）になっているためアナログ入力端子１１のアナロ
グ入力電圧がキャパシタ６に蓄えられることになる。次
に、オートゼロスイッチ８がオフされ、続いてアナログ
接続スイッチ９がオフされ、続いてリファレンス接続ス
イッチ１０がオンされる。オートゼロスイッチ８および
アナログ接続スイッチ９がオフ、リファレンス接続スイ
ッチ１０がオン状態であるので、キャパシタ６に蓄えら
れた電位は、リファレンスの電位だけ引き抜かれること
になる。そして、キャパシタ６に残った電位がインバー
タ７により増幅され、図９に示すコンパレータの比較結
果として出力されることになる。

【００１２】次に、インピーダンス調整回路４の動作に
ついて説明する。コンパレータ内のキャパシタ６は、ア
ナログ接続スイッチ９がオンの場合にアナログ入力端子
１１と接続され、このときインピーダンス調整回路４内
の調整用キャパシタ１４は調整用スイッチ１５がオフし
ていることによりアナログ入力端子１１より切り離され
ている。また、アナログ接続スイッチ９がオフの場合に
は、アナログ入力端子１１とコンパレータ内のキャパシ
タ６は切り離されているが、調整用キャパシタ１４は一
端が接地され、他端が調整用スイッチ１５を介してアナ
ログ入力端子１１と接続されている。

【００１３】この結果、ＡＣ的にみるとアナログ接続ス
イッチ９の状態に関係なくアナログ入力端子１１の入力
インピーダンスの一定化が見込まれ、アナログ入力端子
１１の入力インピーダンスの変化量を抑制できる。

【００１４】

【発明が解決しようとする課題】従来のアナログ−ディ
ジタル変換器、特にＦ１ａｓｈ型ＡＤＣは以上のように
構成されていたので、オートゼロ状態では仮想接地状態
となっているため、調整用キャパシタ１４の一端が接地
される構成では、ＡＣ的にインピーダンスを一定化でき
てもＤＣ的には一定化できない。このようなアナログ入
力端子１１のインピーダンスの変化は、リンギングやキ
ックバックなどの現象を発生させてしまう課題があっ
た。

【００１５】この発明は、上記のような課題を解決する
ためになされたものであり、この発明は、交流的および
直流的にアナログ入力端子の入力インピーダンスを一定
化し、その変化量を抑制し、前記アナログ入力端子の入
力インピーダンスの変化によるリンギングやキックバッ
クなどの発生を防止できるアナログ−ディジタル変換器
を得ることを目的とする。

【００１６】

【課題を解決するための手段】この発明に係るアナログ
−ディジタル変換器は、交流的および直流的に前記アナ
ログ入力端子の入力インピーダンスを一定化する入力イ
ンピーダンス調整回路を備えるようにしたものである。

【００１７】この発明に係るアナログ−ディジタル変換
器は、アナログ入力端子とコンパレータのキャパシタの
一端とを接続するためのアナログ接続スイッチのオン期
間にオフ、オフ期間にオンとなる調整用スイッチと、前
記調整用スイッチを介して一端が前記アナログ入力端子
と接続され、前記各コンパレータのキャパシタの合計容
量値に相当する容量値を有した調整用キャパシタと、該
調整用キャパシタの他端が接続され、前記アナログ入力
端子の入力インピーダンスをインバータ型チョッパーの
オートゼロ時インピーダンスに合致させる抵抗値を有し
た、電源とグランドとの間に接続された抵抗回路とを有
した入力インピーダンス調整回路を備えるようにしたも
のである。

【００１８】この発明に係るアナログ−ディジタル変換
器は、アナログ入力端子の入力インピーダンスの調整が
必要でないときにはオフし、前記入力インピーダンスの
調整が必要でないときに抵抗回路を介して電源とグラン
ドとの間に流れる電流を遮断する許可スイッチを入力イ
ンピーダンス調整回路が備えるようにしたものである。

【００１９】この発明に係るアナログ−ディジタル変換
器は、調整用キャパシタの他端と電源との間に接続され
た第１の抵抗回路と、前記調整用キャパシタの他端とグ
ランドとの間に接続された第２の抵抗回路とを備えた抵
抗回路と、前記電源と前記調整用キャパシタの他端との
間で前記第１の抵抗回路と直列に接続され、そのオン抵
抗が前記第１の抵抗回路の抵抗値に比べ十分小さい許可
スイッチとを備えるようにしたものである。

【００２０】この発明に係るアナログ−ディジタル変換
器は、調整用キャパシタの他端と電源との間に接続され
た第１の抵抗回路と、前記調整用キャパシタの他端とグ
ランドとの間に接続された第２の抵抗回路とを備えた抵
抗回路と、前記調整用キャパシタの他端と前記グランド
との間で前記第２の抵抗回路と直列に接続され、そのオ
ン抵抗は前記第２の抵抗回路の抵抗値に比べ十分小さい
許可スイッチとを備えるようにしたものである。

【００２１】この発明に係るアナログ−ディジタル変換
器は、アナログ入力端子とコンパレータのキャパシタの
一端とを接続するためのアナログ接続スイッチのオン期
間にオフ、オフ期間にオンとなる調整用スイッチと、前
記調整用スイッチを介して一端が前記アナログ入力端子
と接続され、前記各コンパレータのキャパシタの合計容
量値に相当する容量値を有した調整用キャパシタと、前
記アナログ入力端子の入力インピーダンスをインバータ
型チョッパーのオートゼロ時インピーダンスに合致させ
るための、前記調整用キャパシタの他端が入力側に接続
された調整用インバータ、および、該調整用インバータ
の入力側と出力側との間に設けられた調整用オートゼロ
スイッチとを有した入力インピーダンス調整回路を備え
るようにしたものである。

【００２２】この発明に係るアナログ−ディジタル変換
器は、調整用インバータの貫通電流を抑制する抑制回路
を備えるようにしたものである。

【００２３】この発明に係るアナログ−ディジタル変換
器は、アナログ入力端子とグランドとの間に設けられ、
アナログ接続スイッチと同じ形状でウエハに作り込ま
れ、前記アナログ入力端子と前記コンパレータのキャパ
シタの一端とを接続するためのアナログ接続スイッチが
オフ時にオン、オン時にオフする分裂調整用スイッチ
と、前記コンパレータのキャパシタと同じ形状でウエハ
に作り込まれた分裂調整用キャパシタとの直列回路をコ
ンパレータの数に応じた数有した入力インピーダンス調
整回路を備えるようにしたものである。

【００２４】

【発明の実施の形態】以下、この発明の実施の一形態に
ついて説明する。 実施の形態１．図１は、この実施の形態１のアナログ−
ディジタル変換器であるＦｌａｓｈ型ＡＤＣの概略構成
を示す説明図である。図１において、１はコンパレータ
群、２はデコードラッチ回路、３はラダー抵抗回路、１
５１はアナログ入力端子５の入力インピーダンス調整回
路、５はアナログ入力端子である。

【００２５】入力インピーダンス調整回路１５１は、ア
ナログ入力端子５のみと接続されており、コンパレータ
群１の比較動作やデコードラッチ回路２の動作に影響は
ないものとする。

【００２６】図２は、コンパレータ群１を構成するコン
パレータの構成を示す回路図である。図２において図１
と同一または相当の部分については同一の符号を付し説
明を省略する。図２において、１０４はキャパシタ、１
０５はインバータ、１０６はキャパシタ１０４の一端を
仮想接地とするためのオートゼロスイッチ、１０７はア
ナログ入力端子５とキャパシタ１０４の他端を接続する
ためのアナログ接続スイッチ、１０８はラダー抵抗回路
３で発生されたリファレンス電圧とキャパシタ１０４の
他端を接続するためのリファレンス接続スイッチ、１３
０はラダー抵抗回路３において発生した各リファレンス
電圧を入力するリファレンス入力ピン、１３１はコンパ
レータの比較結果を出力する出力ピンを示している。キ
ャパシタ１０４の一端は、オートゼロスイッチ１０６の
一方の端子およびインバータ１０５の入力端子に接続さ
れ、インバータ１０５の出力はオートゼロスイッチ１０
６の他方の端子に接続されている。オートゼロスイッチ
１０６、アナログ接続スイッチ１０７、およびリファレ
ンス接続スイッチ１０８は、トランスミッションゲート
で構成されている。

【００２７】図３は、この実施の形態１のアナログ−デ
ィジタル変換器の入力インピーダンス調整回路１５１の
構成を示す回路図である。図３において図１および図２
と同一または相当の部分については同一の符号を付し説
明を省略する。図３において、１１７はアナログ入力端
子５の入力インピーダンスを調整するための調整用キャ
パシタ、１１８はアナログ入力端子５の入力インピーダ
ンスを調整するための調整用スイッチ、１３３はグラン
ドである。１１９は抵抗（第１の抵抗回路，抵抗回
路）、１２０は抵抗（第２の抵抗回路，抵抗回路）であ
り、抵抗１１９と抵抗１２０は直列に接続され、これら
抵抗１１９と抵抗１２０の直列回路は電源１３４とグラ
ンド１３３との間に接続されている。１３４は電源であ
る。調整用キャパシタ１１７の一端は、抵抗１１９と抵
抗１２０との接続点に接続されている。

【００２８】調整スイッチ１１８はコンパレータ内のア
ナログ接続スイッチ１０７がオフ時にオン、オン時にオ
フするものとし、調整用キャパシタ１１７は各コンパレ
ータ内のキャパシタ１０４の合計容量値に相当する容量
値を有しているものとし、その一方の端子は調整用スイ
ッチ１１８に接続され、他方の端子は抵抗１１９を介し
て電源１３４へ、抵抗１２０を介してグランド１３３に
接続される。

【００２９】また、調整用スイッチ１１８は他のスイッ
チと同様にトランスミッションゲートで構成されている
ものとする。さらに、調整用スイッチ１１８で使用され
るトランスミッションゲートのゲート幅は、各コンパレ
ータ内のアナログ接続スイッチ１０７で使用されるトラ
ンスミッションゲートのゲート幅の合計に等しいサイズ
が用いられているものとする。また、抵抗１１９、抵抗
１２０の抵抗値は、インバータ型チョッパーのオートゼ
ロ時インピーダンスに合せた抵抗値であるものとする。

【００３０】次に、この実施の形態１の入力インピーダ
ンス調整回路１５１の動作について説明する。コンパレ
ータ内のキャパシタ１０４は、アナログ接続スイッチ１
０７がオンの場合にアナログ入力端子５と接続され、こ
のとき入力インピーダンス調整回路１５１内の調整用キ
ャパシタ１１７は調整用スイッチ１１８がオフしている
ことによりアナログ入力端子５より切り離されている。
また、アナログ接続スイッチ１０７がオフの場合には、
アナログ入力端子５とコンパレータ内のキャパシタ１０
４とは切り離されているが、調整用キャパシタ１１７が
調整用スイッチ１１８を介して接続されており、アナロ
グ接続スイッチ１０７の状態に関係なくアナログ入力端
子５の入力インピーダンスの一定化が見込まれる。

【００３１】図９で示した従来のインピーダンス調整回
路４では調整用キャパシタ１４の他方の端子が接地され
ているので、オートゼロ時のインバータ型チョッパーの
仮想接地状態とＡＣ的には同等とみなすことが出来る
が、ＤＣ的には調整用キャパシタ１４の他方の端子に印
加される電圧が異なるため同等とはいえない。しかし、
図３で示したこの実施の形態１の入力インピーダンス調
整回路１５１では抵抗１１９，１２０を加えため、ＤＣ
的、ＡＣ的にも同等とみなすことができる回路構成とな
っている。

【００３２】以上のように、この実施の形態１によれ
ば、オートゼロ時のインバータ型チョッパーの仮想接地
状態とＡＣ的、ＤＣ的に同等とみなすことが出来、アナ
ログ入力端子５の入力インピーダンスの変化量を抑制で
き、アナログ入力端子５の入力インピーダンスの変化に
よるリンギングやキックバックなどの発生を防止できる
アナログ−ディジタル変換器が得られる効果がある。

【００３３】また、この実施の形態１では、調整用キャ
パシタ１１７の容量値と各コンパレータ内のキャパシタ
１０４の合計容量値に相当する容量値とが等しい構成で
あり、この構成でアナログ入力端子５の入力インピーダ
ンスの変化量を抑制できるアナログ−ディジタル変換器
が得られる効果があるが、各コンパレータ内のキャパシ
タ１０４の合計容量値に相当する容量値と比較して調整
用キャパシタ１１７の容量値が小さい場合でも、アナロ
グ入力端子５の入力インピーダンスの変化量を抑制で
き、アナログ入力端子５の入力インピーダンスの変化に
よるリンギングやキックバックなどの発生を防止でき
る。

【００３４】また、調整用スイッチ１１８で使用される
トランスミッションゲートのトランジスタ幅も同様に、
各コンパレータ内のアナログ接続スイッチ１０７で使用
されるトランスミッションゲートのトランジスタ幅の合
計より小さいトランジスタ幅でもアナログ入力端子５の
入力インピーダンスの変化量を抑えることが出来、アナ
ログ入力端子５の入力インピーダンスの変化によるリン
ギングやキックバックなどの発生を防止できるアナログ
−ディジタル変換器が得られる効果がある。

【００３５】実施の形態２．図４は、前記実施の形態１
で示した入力インピーダンス調整回路１５１を改良した
この実施の形態２の入力インピーダンス調整回路１６１
の構成を示す回路図である。図４において図３と同一ま
たは相当の部分については同一の符号を付し説明を省略
する。図４において、１２１は抵抗許可スイッチ（許可
スイッチ）、１２２は抵抗許可スイッチ制御信号であ
る。

【００３６】調整スイッチ１１８はコンパレータ内のア
ナログ接続スイッチ１０７がオフ時にオン、オン時にオ
フするものとし、調整用キャパシタ１１７は各コンパレ
ータ内のキャパシタ１０４の合計容量値に相当する容量
値があるものとし、一方の端子は調整用スイッチ１１８
に接続され、他方の端子は抵抗１２０を介して接地され
るとともに、抵抗１１９および抵抗許可スイッチ１２１
を介して電源１３４に接続されているものとする。

【００３７】また、調整用スイッチ１１８は他のスイッ
チと同様にトランスミッションゲートで構成され、抵抗
許可スイッチ１２１はソース側が電源１３４に接続され
たＰｃｈトランジスタで構成され、抵抗許可スイッチ制
御信号１２２によりオン、オフが制御可能であるものと
する。さらに、調整用スイッチ１１８で使用されるトラ
ンスミッションゲートのゲート幅は、各コンパレータ内
のアナログ接続スイッチ１０７で使用されるトランスミ
ッションゲートのゲート幅の合計に等しいサイズが用い
られているものとする。また、抵抗１１９、抵抗１２０
の抵抗値は、インバータ型チョッパーのオートゼロ時の
中間電圧に合せた抵抗値であるものとし、抵抗許可スイ
ッチ１２１のオン抵抗は抵抗１１９に比べて十分小さい
ものとする。

【００３８】次に、入力インピーダンス調整回路１６１
の動作について説明する。コンパレータ内のキャパシタ
１０４は、アナログ接続スイッチ１０７がオンの場合に
アナログ入力端子５と接続され、入力インピーダンス調
整回路１６１内の調整用キャパシタ１１７は調整用スイ
ッチ１１８がオフしていることにより、アナログ入力端
子５より切り離されている。このとき抵抗許可スイッチ
１２１がオン状態でも、オフ状態でもアナログ入力端子
５には影響はない。アナログ接続スイッチ１０７がオフ
の場合には、アナログ入力端子５とコンパレータ内のキ
ャパシタ１０４は切り離されているが、調整用キャパシ
タ１１７が調整用スイッチ１１８を介して接続されてい
るので、アナログ接続スイッチ１０７の状態に関係なく
アナログ入力端子５の入力インピーダンスの一定化が見
込まれる。そして、前記実施の形態１と同様にＤＣ的、
ＡＣ的にも同様の特性が得られる。

【００３９】また、前記実施の形態１の図３で示した入
力インピーダンス調整回路１５１では、常時電源１３４
から接地１３３へ抵抗１１９，１２０を介して電流が流
れるため、低消費電力化には不向きである。しかし、こ
の実施の形態２の図４で示した入力インピーダンス調整
回路１６１では、Ｆ１ａｓｈ型ＡＤＣを使用していない
ときや調整用スイッチ１１８がオフ時には抵抗許可スイ
ッチ１２１をオフ状態にして、インピーダンス調整が必
要時のみオン状態になるように抵抗許可スイッチ制御信
号１２２で制御可能であり、この結果、低消費電力化を
実現できる。また、この実施の形態２では、抵抗許可ス
イッチ１２１が電源１３４に接続されたＰｃｈトランジ
スタにより構成されるものとしたが、グランド１３３に
接続されたＮｃｈトランジスタでも同等の効果が得られ
る。

【００４０】以上のように、この実施の形態２によれ
ば、アナログ入力端子５がオートゼロ時のインバータ型
チョッパーの仮想接地状態とＡＣ的、ＤＣ的に同等とみ
なすことが出来、低消費電力化も可能であり、アナログ
入力端子５の入力インピーダンスの変化量を抑制でき、
アナログ入力端子５の入力インピーダンスの変化による
リンギングやキックバックなどの発生を防止できるアナ
ログ−ディジタル変換器が得られる効果がある。

【００４１】実施の形態３．図５は、前記実施の形態１
の図３で示した入力インピーダンス調整回路１５１を改
良したこの実施の形態３の入力インピーダンス調整回路
１７１の構成を示す回路図である。図５において図３と
同一または相当の部分ついては同一の符号を付し説明を
省略する。図５において、１２３は調整用インバータ、
１２４は調整用オートゼロスイッチである。

【００４２】調整スイッチ１１８はコンパレータ内のア
ナログ接続スイッチ１０７がオフ時にオン、オン時にオ
フするものとし、調整用キャパシタ１１７は各コンパレ
ータ内のキャパシタ１０４の合計容量値に相当する容量
値を有しているものとし、一方の端子は調整用スイッチ
１１８に接続され、他方の端子は調整用インバータ１２
３の入力と調整用オートゼロスイッチ１２４の一方の端
子に接続され、調整用オートゼロスイッチ１２４の他方
の端子は調整用インバータ１２３の出力に接続されてい
る。

【００４３】調整用スイッチ１１８は他のスイッチと同
様にトランスミッションゲートで構成されている。さら
に、調整用スイッチ１１８で使用されるトランスミッシ
ョンゲートのゲート幅は、各コンパレータ内のアナログ
接続スイッチ１０７で使用されるトランスミッションゲ
ートのゲート幅の合計に等しいサイズが用いられている
ものとする。また、調整用オートゼロスイッチ１２４は
常時オンであり、調整用インバータ１２３および調整用
オートゼロスイッチ１２４はそれぞれ図２に示すインバ
ータ１０５、オートゼロスイッチ１０６と同じトランジ
スタサイズである。

【００４４】次に、入力インピーダンス調整回路１７１
の動作について説明する。図３に示すコンパレータ内の
キャパシタ１０４は、アナログ接続スイッチ１０７がオ
ンの場合にアナログ入力端子５と接続され、入力インピ
ーダンス調整回路１７１内の調整用キャパシタ１１７は
調整用スイッチ１１８がオフしていることにより、アナ
ログ入力端子５より切り離されている。アナログ接続ス
イッチ１０７がオフの場合には、アナログ入力端子５と
コンパレータ内のキャパシタ１０４は切り離されている
が、図５に示す調整用キャパシタ１１７が調整用スイッ
チ１１８を介して接続される。このとき調整用キャパシ
タ１１７の他方の端子が仮想接地状態、一方の端子が調
整用スイッチ１１８を介してアナログ入力端子５に接続
され、前記実施の形態２と同様の効果を得ることが出来
る。

【００４５】さらに、入力インピーダンス調整回路１７
１の構成は図２に示すコンパレータと同じ構成となって
いるため、ウエハ内、ロット間などのバラツキなどが発
生した場合もコンパレータと入力インピーダンス調整回
路１７１の特性が同じように変化するため、バラツキの
影響を緩和することが出来るアナログ−ディジタル変換
器が得られる効果がある。

【００４６】実施の形態４．図６は、前記実施の形態３
における図５で示した入力インピーダンス調整回路１７
１を改良したこの実施の形態４の入力インピーダンス調
整回路１８１の構成を示す回路図である。図６において
図５と同一または相当の部分については同一の符号を付
し説明を省略する。図６において１２５は調整用インバ
ータ１２３の貫通電流を抑制する抑制回路、１２６は抑
制回路１２５のオン、オフを制御する制御信号である。

【００４７】調整スイッチ１１８はコンパレータ内のア
ナログ接続スイッチ１０７がオフ時にオン、オン時にオ
フするものとし、調整用キャパシタ１１７は各コンパレ
ータ内のキャパシタ１０４の合計容量値に相当する容量
値があるものとし、調整用キャパシタ１１７の一方の端
子は調整用スイッチ１１８に接続され、他方の端子は調
整用インバータ１２３の入力と調整用オートゼロースイ
ッチ１２４の一方の端子に接続され、調整用オートゼロ
スイッチ１２４の他方の端子は調整用インバータ１２３
の出力に接続され、抑制回路１２５の出力は調整用イン
バータ１２３の入力に接続されているものとする。

【００４８】さらに、調整用スイッチ１１８で使用され
るトランスミッションゲートのゲート幅は、各コンパレ
ータ内のアナログ接続スイッチ１０７で使用されるトラ
ンスミッションゲートのゲート幅の合計に等しいサイズ
が用いられているものとする。また、調整用オートゼロ
スイッチ１２４は常時オンであるものとし、調整用イン
バータ１２３および調整用オートゼロスイッチ１２４は
それぞれ図２に示すインバータ１０５およびオートゼロ
スイッチ１０６と同じトランジスタサイズであるともの
とし、抑制回路１２５はソース側が電源１３４に接続さ
れたＰｃｈトランジスタで構成され、抑制回路制御信号
１２６によりオン、オフが可能であるものとする。ま
た、前記Ｐｃｈトランジスタのオン抵抗は、図２に示す
インバータ１０５のオン抵抗と比べて十分小さいものと
する。

【００４９】次に、入力インピーダンス調整回路１８１
の動作について説明する。コンパレータ内のキャパシタ
１０４は、アナログ接続スイッチ１０７がオンの場合に
アナログ入力端子５と接続され、入力インピーダンス調
整回路１８１内の調整用キャパシタ１１７は調整用スイ
ッチ１１８がオフしていることにより、アナログ入力端
子５より切り離されている。アナログ接続スイッチ１０
７がオフの場合には、アナログ入力端子５とコンパレー
タ内のキャパシタ１０４は切り離されているが、調整用
キャパシタ１１７が調整用スイッチ１１８を介して接続
される。このとき調整用キャパシタ１１７の他方の端子
が仮想接地状態、一方の端子が調整用スイッチ１１８を
介してアナログ入力端子５に接続されているため、抑制
回路１２５がオフであるときには前記実施の形態２と同
様の効果を得ることが出来る。

【００５０】図５で示した前記実施の形態３の入力イン
ピーダンス調整回路１７１では調整用オートゼロスイッ
チ１２４は常時オンであるため、調整用インバータ１２
３の入力には常時中間電位が入力されるため、調整用イ
ンバータ１２３に貫通電流が生じる。このため、低消費
電力には不向きな回路といえる。これに対し、この実施
の形態４の入力インピーダンス調整回路１８１では、Ｆ
ｌａｓｈ型ＡＤＣを使用していないときや調整用スイッ
チ１１８、調整用オートゼロスイッチ１２４がオフ時は
抑制回路１２５をオンし、インピーダンス調整が必要時
のみオンになるように抑制回路制御信号１２６で制御可
能であり、この結果、低消費電力を実現できる。

【００５１】以上のように、この実施の形態４によれ
ば、貫通電流を抑制して低消費電力が実現でき、アナロ
グ入力端子５の入力インピーダンスの変化量を抑制で
き、アナログ入力端子５の入力インピーダンスの変化に
よるリンギングやキックバックなどの発生を防止できる
アナログ−ディジタル変換器が得られる効果がある。

【００５２】また、この実施の形態４では、抑制回路１
２５としてソース側が電源１３４に接続されたＰｃｈト
ランジスタを示したが、ソース側がグランドに接続され
たＮｃｈトランジスタでも同等の効果が得られる。

【００５３】実施の形態５．図７は、図１で示した前記
実施の形態１の入力インピーダンス調整回路１５１を改
良したこの実施の形態５のインピーダンス調整回路１９
１の構成を示す回路図である。図７において、１２７は
アナログ入力端子５の入力インピーダンスを調整するた
めの分裂調整用キャパシタ、１２８はアナログ入力端子
５の入力インピーダンスを調整するための分裂調整用ス
イッチである。分裂調整用スイッチ１２８はコンパレー
タ内のアナログ接続スイッチ１０７がオフ時にオン、オ
ン時にオフするものとし、分裂調整用キャパシタ１２７
は各コンパレータ内のキャパシタ１０４と同じレイアウ
トであるものとし、一方の端子は分裂調整用スイッチ１
２８に接続され、他方の端子はグランド１３３に接続さ
れているものとする。また、分裂調整用スイッチ１２８
は他のスイッチと同様にトランスミッションゲートで構
成されているものとする。さらに、分裂調整用スイッチ
１２８で使用されるトランスミッションゲートのゲート
幅は、各コンパレータ内のアナログ接続スイッチ１０７
で使用されるトランスミッションゲートのゲート幅と同
じサイズが用いられているものとする。また、分裂調整
用キャパシタ１２７と分裂調整用スイッチ１２８はコン
パレータの数だけ設けられ、また、分裂調整用キャパシ
タ１２７と分裂調整用スイッチ１２８の直列回路はアナ
ログ入力端子５に対し並列的に設けられている。

【００５４】このような回路構成にした場合、分裂調整
用スイッチ１２８とアナログ接続スイッチ１０７が同じ
形状でウエハに作り込まれるため、それぞれの形状でウ
エハに作り込まれるよりも分裂調整用スイッチ１２８と
アナログ接続スイッチ１０７の相対的なずれが小さくな
る。また、分裂調整用キャパシタ１２７とコンパレータ
内のキャパシタ１０４についても同様のことがいえる。

【００５５】つまり、このような回路構成を採用するこ
とにより、コンパレータにアナログ入力端子５が接続さ
れている場合のインピーダンスと、インピーダンス調整
回路にアナログ入力端子５が接続されている場合のイン
ピーダンスとのインピーダンス差を小さく出来、アナロ
グ入力端子５の入力インピーダンスの変化量を抑えるこ
とが出来るアナログ−ディジタル変換器が得られる効果
がある。

【００５６】この実施の形態５の構成は、前記実施の形
態１，２，３，４に適用しても同様の効果が得られる。

【００５７】以上のように、この実施の形態５によれ
ば、アナログ入力端子５の入力インピーダンスの変化量
をより抑制でき、アナログ入力端子５の入力インピーダ
ンスの変化によるリンギングやキックバックなどの発生
を防止できるアナログ−ディジタル変換器が得られる効
果がある。

【００５８】また、この実施の形態５では、分裂調整用
キャパシタ１２７と分裂調整用スイッチ１２８はコンパ
レータの数量分ある例を示したが、コンパレータの数量
分より少ない数量でも効果的には小さくなるが、以上説
明した各実施の形態と同様にアナログ入力端子５の入力
インピーダンスの変化量を抑え、アナログ入力端子５の
入力インピーダンスの変化によるリンギングやキックバ
ックなどの発生を防止できるアナログ−ディジタル変換
器が得られる効果がある。

【００５９】

【発明の効果】以上のように、この発明によれば、交流
的および直流的に前記アナログ入力端子の入力インピー
ダンスを一定化する入力インピーダンス調整回路を備え
るように構成したので、交流的および直流的に前記アナ
ログ入力端子の入力インピーダンスを一定化して、その
変化量を抑制でき、アナログ入力端子の入力インピーダ
ンスの変化によるリンギングやキックバックなどの発生
を防止できる効果がある。

【００６０】この発明によれば、アナログ接続スイッチ
のオン期間にオフ、オフ期間にオンとなる調整用スイッ
チを介して一端が前記アナログ入力端子と接続され、各
コンパレータのキャパシタの合計容量値に相当する容量
値を有した調整用キャパシタと、該調整用キャパシタの
他端が接続され、前記アナログ入力端子の入力インピー
ダンスをインバータ型チョッパーのオートゼロ時インピ
ーダンスに合致させる抵抗値を有した、電源とグランド
との間に接続された抵抗回路とを入力インピーダンス調
整回路が備えるように構成したので、前記抵抗回路によ
り交流的および直流的に前記アナログ入力端子の入力イ
ンピーダンスを一定化して、その変化量を抑制でき、ア
ナログ入力端子の入力インピーダンスの変化によるリン
ギングやキックバックなどの発生を防止できる効果があ
る。

【００６１】この発明によれば、アナログ入力端子の入
力インピーダンスの調整が必要でないときにはオフし、
前記入力インピーダンスの調整が必要でないときに抵抗
回路を介して電源とグランドとの間に流れる電流を遮断
する許可スイッチを入力インピーダンス調整回路が備え
るように構成したので、前記抵抗回路により交流的およ
び直流的に前記アナログ入力端子の入力インピーダンス
を一定化して、その変化量を抑制でき、アナログ入力端
子の入力インピーダンスの変化によるリンギングやキッ
クバックなどの発生を防止できるだけでなく、入力イン
ピーダンスの調整が必要でないときに前記抵抗回路を介
して電源とグランドとの間に流れる電流をなくし、低消
費電力化を実現できる効果がある。

【００６２】この発明によれば、調整用キャパシタの他
端と電源との間に接続された第１の抵抗回路と、前記調
整用キャパシタの他端とグランドとの間に接続された第
２の抵抗回路とを備えた抵抗回路と、前記電源と前記調
整用キャパシタの他端との間で前記第１の抵抗回路と直
列に接続され、そのオン抵抗が前記第１の抵抗回路の抵
抗値に比べ十分小さい許可スイッチとを備えるように構
成したので、前記アナログ入力端子の入力インピーダン
スの変化によるリンギングやキックバックなどの発生を
防止する際の前記許可スイッチによる前記入力インピー
ダンスへの影響を小さく出来、交流的および直流的にア
ナログ入力端子の入力インピーダンスを一定化してその
変化量を抑制できる効果がある。

【００６３】この発明によれば、調整用キャパシタの他
端と電源との間に接続された第１の抵抗回路と、前記調
整用キャパシタの他端とグランドとの間に接続された第
２の抵抗回路とを備えた抵抗回路と、前記調整用キャパ
シタの他端と前記グランドとの間で前記第２の抵抗回路
と直列に接続され、そのオン抵抗は前記第２の抵抗回路
の抵抗値に比べ十分小さい許可スイッチとを備えるよう
に構成したので、前記アナログ入力端子の入力インピー
ダンスの変化によるリンギングやキックバックなどの発
生を防止する際の前記許可スイッチによる前記入力イン
ピーダンスへの影響を小さく出来、交流的および直流的
にアナログ入力端子の入力インピーダンスを一定化して
その変化を抑制できる効果がある。

【００６４】この発明によれば、アナログ入力端子の入
力インピーダンスをインバータ型チョッパーのオートゼ
ロ時インピーダンスに合致させるための、調整用キャパ
シタの他端が入力側に接続された調整用インバータ、お
よび、該調整用インバータの入力側と出力側との間に設
けられた調整用オートゼロスイッチとを入力インピーダ
ンス調整回路が備えるように構成したので、交流的およ
び直流的に前記アナログ入力端子の入力インピーダンス
を一定化してその変化を小さくすることが出来、アナロ
グ入力端子の入力インピーダンスの変化によるリンギン
グやキックバックなどの発生を防止できる効果がある。

【００６５】この発明によれば、調整用インバータの貫
通電流を抑制する抑制回路を備えるように構成したの
で、交流的および直流的に前記アナログ入力端子の入力
インピーダンスを一定化してその変化量を抑制でき、ア
ナログ入力端子の入力インピーダンスの変化によるリン
ギングやキックバックなどの発生を防止できるだけでな
く、入力インピーダンスの調整が必要でないときに前記
貫通電流をなくし、低消費電力化を実現できる効果があ
る。

【００６６】この発明によれば、アナログ入力端子とグ
ランドとの間に設けられ、アナログ接続スイッチと同じ
形状でウエハに作り込まれ、前記アナログ入力端子とコ
ンパレータのキャパシタの一端とを接続するためのアナ
ログ接続スイッチがオフ時にオン、オン時にオフする分
裂調整用スイッチと、前記コンパレータのキャパシタと
同じ形状でウエハに作り込まれた分裂調整用キャパシタ
との直列回路をコンパレータの数に応じた数、入力イン
ピーダンス調整回路が備えるように構成したので、交流
的および直流的に前記アナログ入力端子の入力インピー
ダンスを一定化してその変化量をより抑制でき、前記ア
ナログ入力端子の入力インピーダンスの変化によるリン
ギングやキックバックなどの発生を防止できる効果があ
る。

【図面の簡単な説明】

【図１】 この発明の実施の形態１のアナログ−ディジ
タル変換器であるＦｌａｓｈ型ＡＤＣの概略構成を示す
説明図である。

【図２】 この発明の実施の形態１のアナログ−ディジ
タル変換器であるＦｌａｓｈ型ＡＤＣのコンパレータ群
を構成するコンパレータの構成を示す回路図である。

【図３】 この発明の実施の形態１のアナログ−ディジ
タル変換器の入力インピーダンス調整回路の構成を示す
回路図である。

【図４】 この発明の実施の形態２のアナログ−ディジ
タル変換器の入力インピーダンス調整回路の構成を示す
回路図である。

【図５】 この発明の実施の形態３のインピーダンス調
整回路の構成を示す回路図である。

【図６】 この発明の実施の形態４のインピーダンス調
整回路の構成を示す回路図である。

【図７】 この発明の実施の形態５のインピーダンス調
整回路の構成を示す回路図である。

【図８】 従来のＦ１ａｓｈ型ＡＤＣの概略構成を示す
説明図である。

【図９】 従来のＦ１ａｓｈ型ＡＤＣにおけるコンパレ
ータ群を構成するコンパレータおよびインピーダンス調
整回路の回路構成を示す回路図である。

【図１０】 従来のＦ１ａｓｈ型ＡＤＣにおけるコンパ
レータの動作波形の一例を示すタイミングチャートであ
る。

【符号の説明】

１ コンパレータ群、５ アナログ入力端子、１０４
キャパシタ、１０７アナログ接続スイッチ、１１７ 調
整用キャパシタ、１１８ 調整用スイッチ、１１９ 抵
抗（第１の抵抗回路，抵抗回路）、１２０ 抵抗（第２
の抵抗回路，抵抗回路）、１２１ 抵抗許可スイッチ
（許可スイッチ）、１２３ 調整用インバータ、１２４
調整用オートゼロスイッチ、１２５ 抑制回路、１２
７ 分裂調整用キャパシタ、１２８ 分裂調整用スイッ
チ、１５１，１６１，１７１，１８１，１９１ 入力イ
ンピーダンス調整回路。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 インバータ型チョッパーアンプを用いた
   コンパレータを有し、全ビット一括変換方式または複数
   ビットずつを一度に変換する方式でアナログ入力端子へ
   入力されたアナログ電圧をディジタルコード化するアナ
   ログ−ディジタル変換器において、 交流的および直流的に前記アナログ入力端子の入力イン
   ピーダンスを一定化する入力インピーダンス調整回路を
   備えていることを特徴とするアナログ−ディジタル変換
   器。
2. 【請求項２】 入力インピーダンス調整回路は、 アナログ入力端子とコンパレータのキャパシタの一端と
   を接続するためのアナログ接続スイッチのオン期間にオ
   フ、オフ期間にオンとなる調整用スイッチと、 前記調整用スイッチを介して一端が前記アナログ入力端
   子と接続され、前記各コンパレータのキャパシタの合計
   容量値に相当する容量値を有した調整用キャパシタと、 該調整用キャパシタの他端が接続され、前記アナログ入
   力端子の入力インピーダンスをインバータ型チョッパー
   のオートゼロ時インピーダンスに合致させる抵抗値を有
   した、電源とグランドとの間に接続された抵抗回路と、 を備えていることを特徴とする請求項１記載のアナログ
   −ディジタル変換器。
3. 【請求項３】 アナログ入力端子の入力インピーダンス
   の調整が必要でないときにはオフし、前記入力インピー
   ダンスの調整が必要でないときに抵抗回路を介して電源
   とグランドとの間に流れる電流を遮断する許可スイッチ
   を備えていることを特徴とする請求項２記載のアナログ
   −ディジタル変換器。
4. 【請求項４】 抵抗回路は、 調整用キャパシタの他端と電源との間に接続された第１
   の抵抗回路と、 前記調整用キャパシタの他端とグランドとの間に接続さ
   れた第２の抵抗回路とを備え、 許可スイッチは、 前記電源と前記調整用キャパシタの他端との間で前記第
   １の抵抗回路と直列に接続され、そのオン抵抗は前記第
   １の抵抗回路の抵抗値に比べ十分小さいことを特徴とす
   る請求項３記載のアナログ−ディジタル変換器。
5. 【請求項５】 抵抗回路は、 調整用キャパシタの他端と電源との間に接続された第１
   の抵抗回路と、 前記調整用キャパシタの他端とグランドとの間に接続さ
   れた第２の抵抗回路とを備え、 許可スイッチは、 前記調整用キャパシタの他端と前記グランドとの間で前
   記第２の抵抗回路と直列に接続され、そのオン抵抗は前
   記第２の抵抗回路の抵抗値に比べ十分小さいことを特徴
   とする請求項３記載のアナログ−ディジタル変換器。
6. 【請求項６】 入力インピーダンス調整回路は、 アナログ入力端子とコンパレータのキャパシタの一端と
   を接続するためのアナログ接続スイッチのオン期間にオ
   フ、オフ期間にオンとなる調整用スイッチと、 前記調整用スイッチを介して一端が前記アナログ入力端
   子と接続され、前記各コンパレータのキャパシタの合計
   容量値に相当する容量値を有した調整用キャパシタと、 前記アナログ入力端子の入力インピーダンスをインバー
   タ型チョッパーのオートゼロ時インピーダンスに合致さ
   せるための、前記調整用キャパシタの他端が入力側に接
   続された調整用インバータ、および、該調整用インバー
   タの入力側と出力側との間に設けられた調整用オートゼ
   ロスイッチを備えていることを特徴とする請求項１記載
   のアナログ−ディジタル変換器。
7. 【請求項７】 調整用インバータの貫通電流を抑制する
   抑制回路を備えていることを特徴とする請求項６記載の
   アナログ−ディジタル変換器。
8. 【請求項８】 入力インピーダンス調整回路は、 コンパレータの数に応じた数、アナログ入力端子とグラ
   ンドとの間に設けられ、アナログ接続スイッチと同じ形
   状でウエハに作り込まれ、前記アナログ入力端子と前記
   コンパレータのキャパシタの一端とを接続するためのア
   ナログ接続スイッチがオフ時にオン、オン時にオフする
   分裂調整用スイッチと、前記コンパレータのキャパシタ
   と同じ形状でウエハに作り込まれた分裂調整用キャパシ
   タとの直列回路を備えていることを特徴とする請求項１
   記載のアナログ−ディジタル変換器。