JP2000269498A - Semiconductor device and its manufacture - Google Patents
Semiconductor device and its manufactureInfo
- Publication number
- JP2000269498A JP2000269498A JP7560599A JP7560599A JP2000269498A JP 2000269498 A JP2000269498 A JP 2000269498A JP 7560599 A JP7560599 A JP 7560599A JP 7560599 A JP7560599 A JP 7560599A JP 2000269498 A JP2000269498 A JP 2000269498A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polysilicon
- bpsg film
- bpsg
- mol
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】ＭＯＳゲート電極をポリシリ
コンで形成し、このポリシリコンをトレンチ内に埋設し
たトレンチゲート構造を有する半導体装置とその製造方
法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a trench gate structure in which a MOS gate electrode is formed of polysilicon and the polysilicon is buried in a trench, and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】従来は、トレンチ内にゲート電極となる
ポリシリコンを埋め込み、ゲート電極とソース電極との
絶縁耐圧を確保するための分離は、均一なボロン・リン
濃度（ボロンとリンの濃度を合わせた濃度のこと）から
成るＢＰＳＧ膜（ボロンとリンが添加されたガラス膜の
こと）を絶縁膜として利用していた。図６および図７
は、従来のトレンチゲート部の製造工程で、図６の工程
Ａから図７の工程Ｆは工程順に示した製造工程断面図で
ある。2. Description of the Related Art Conventionally, polysilicon for forming a gate electrode is buried in a trench, and isolation for securing a withstand voltage between the gate electrode and the source electrode is performed by a uniform boron / phosphorous concentration (concentration of boron and phosphorus). A BPSG film (a glass film to which boron and phosphorus are added) composed of a combined concentration is used as an insulating film. 6 and 7
Is a conventional manufacturing process of a trench gate portion, and is a manufacturing process cross-sectional view in which a process A of FIG. 6 to a process F of FIG.
【０００３】トレンチ５４（溝）が形成された半導体基
板２００の全面にポリシリコンを堆積させた後、エッチ
ングにより表面を被覆しているポリシリコンを除去する
エッチバック工程で、トレンチ５４内にのみポリシリコ
ン５６を残す（図６．工程Ａ）。つぎに、ゲート酸化膜
５５のエッチングを行った後に、イオン注入でシリコン
表面がダメージを受けることを防止するための酸化膜で
あるスクリーン酸化膜６２ａを形成し、レジストマスク
を用いてデバイスを形成するための各種イオン注入工程
を行う。ここでは、ｎソース領域５３の形成がそれであ
る（図６．工程Ｂ）。つぎに、ＰＢＳＧ膜を膜厚１．０
〜１．２μｍでＣＶＤ法により堆積させ熱処理を行った
後、フォトエッチング工程でＢＰＳＧ膜を選択的に除去
し、コンタクト領域Ｗを形成し、また、ポリシリコン５
６上およびその近傍上にＢＰＳＧ膜５９ａを残す。この
際、図示していないが、フォトエッチングのパターンニ
ング工程でトレンチ領域とコンタクト領域Ｗの位置合わ
せ（アライメント）にずれが生じる場合がある（図６．
工程Ｃ）。つぎに、酸素雰囲気中で熱処理を行いＢＰＳ
Ｇ膜５９ａを軟化させて（所謂、リフロー処理して）、
コーナー丸めを行う。図はリフロー処理後のＢＰＳＧ膜
５９を示す。このコーナー丸めは後述する電極形成時の
ステップカバレッジで必要となる。また、このとき、半
導体基板２００の表面でコンタクト領域Ｗの箇所に酸化
膜６７が形成される（図７．工程Ｄ）。つぎに、熱処理
中にコンタクト領域Ｗの表面に成長した酸化膜６７を除
去するために、２．５％ＨＦ液（２．５％のフッ酸水溶
液）を用いて１分間の全面ウエットエッチングを行う。
この工程によりリフロー処理でコーナー丸めを施された
ＢＰＳＧ膜５９も表面から内部に向かってエッチングさ
れる為に、図では明確に示していないが、初期の大きさ
が大きく後退して小さくなる（図７．工程Ｅ）。つぎ
に、自然放置により形成された自然酸化膜を除去するた
めに、２．５％ＨＦ液により２０秒間のエッチング処理
を行った後、Ａｌ−Ｓｉ膜をスパッタリングにより堆積
させてソース電極を形成する。この２０秒間のエッチン
グで、ＢＰＳＧ膜５９は後退する（図７．工程Ｆ）。
尚、図６、図７において、５１はｎ- 層、５２はｐウエ
ル領域である。After depositing polysilicon on the entire surface of the semiconductor substrate 200 in which the trench 54 (groove) is formed, an etch-back process of removing the polysilicon covering the surface by etching is performed. The silicon 56 is left (FIG. 6. Step A). Next, after etching the gate oxide film 55, a screen oxide film 62a, which is an oxide film for preventing the silicon surface from being damaged by ion implantation, is formed, and a device is formed using a resist mask. Various ion implantation processes are performed. Here, this is the formation of the n source region 53 (FIG. 6. Step B). Next, a PBSG film having a thickness of 1.0
After depositing by a CVD method and performing heat treatment, the BPSG film is selectively removed by a photo-etching process to form a contact region W.
The BPSG film 59a is left on and in the vicinity thereof. At this time, although not shown, there is a case where a misalignment occurs in the alignment between the trench region and the contact region W in the patterning step of the photo etching (FIG. 6).
Step C). Next, heat treatment is performed in an oxygen atmosphere to perform BPS.
By softening the G film 59a (so-called reflow processing),
Perform corner rounding. The figure shows the BPSG film 59 after the reflow processing. This corner rounding is necessary for step coverage at the time of electrode formation described later. At this time, an oxide film 67 is formed at the position of the contact region W on the surface of the semiconductor substrate 200 (FIG. 7. Step D). Next, in order to remove the oxide film 67 grown on the surface of the contact region W during the heat treatment, the entire surface is wet-etched for one minute using a 2.5% HF solution (2.5% hydrofluoric acid aqueous solution). .
Although the BPSG film 59, which has been rounded at the corner by the reflow process in this step, is also etched inward from the surface, it is not clearly shown in FIG. 7. Step E). Next, in order to remove a natural oxide film formed by leaving the material free standing, an etching process is performed for 20 seconds using a 2.5% HF solution, and then an Al-Si film is deposited by sputtering to form a source electrode. . By the etching for 20 seconds, the BPSG film 59 recedes (FIG. 7, step F).
In FIGS. 6 and 7, reference numeral 51 denotes an n − layer, and 52 denotes a p-well region.
【０００４】この従来のプロセスでは、コンタクト領域
Ｗの形成とＢＰＳＧ膜５９ａ形成のパターニングでのア
ライメントずれと、酸化膜除去時のＢＰＳＧ膜５９の後
退により、点線６１で示したようにＢＰＳＧ膜５９が位
置ずれを生じる場合がある。In this conventional process, the BPSG film 59 is formed as shown by a dotted line 61 due to the misalignment in the patterning of the formation of the contact region W and the formation of the BPSG film 59a and the retreat of the BPSG film 59 when removing the oxide film. In some cases, misalignment may occur.
【０００５】この位置ずれが起こると、極端な場合、工
程Ｆに示した円Ａで囲んだ部分に示すように、ポリシリ
コン５６で形成されたゲート電極上の一部がＢＰＳＧ膜
５９で覆われなくなったり、また、ＢＰＳＧ膜５９が非
常に薄くなる部分が生じたりする。そうすると、ソース
・ゲート間耐圧は、薄いスクリーン酸化膜６２やうすく
なったＢＰＳＧ膜５９ではもはや確保することは困難と
なる。When this displacement occurs, in an extreme case, a part of the gate electrode made of polysilicon 56 is covered with a BPSG film 59 as shown in a portion surrounded by a circle A shown in step F. In some cases, the BPSG film 59 becomes extremely thin. In this case, it is difficult to secure the withstand voltage between the source and the gate with the thin screen oxide film 62 and the thin BPSG film 59.
【０００６】[0006]
【発明が解決しようとする課題】従来の製造工程では、
ＢＰＳＧ膜５９のリフロー処理を行った後の酸化膜除去
によるＢＰＳＧ膜５９の後退量が大きな問題となる。前
記のＡｌ−Ｓｉ膜６０で形成されたソース電極をスパッ
タリングで形成する際のＢＰＳＧ膜５９のコーナー部の
ステップカバレッジを良好にするために、ＢＰＳＧ膜５
９のリフロー処理を行っている。このリフロー処理によ
るコーナー丸めの度合いは、ＢＰＳＧ膜５９中のボロン
とリンの濃度の和（ボロン＋リン）濃度、つまりボロン
・リン濃度が大きい程顕著になる。しかし、この濃度を
上げると、ＨＦ処理によるＢＰＳＧ膜のエッチングレー
トの増加につながり、ＢＰＳＧ膜５９のサイドエッチ
量、つまり後退量が大きくなり、そのため、コンタクト
領域Ｗの幅（以下、コンタクト幅と略す）がマスク設計
に対して大きく広がってしまうという問題がある。In the conventional manufacturing process,
The retreat amount of the BPSG film 59 due to the removal of the oxide film after the reflow processing of the BPSG film 59 is a serious problem. In order to improve the step coverage of the corner portion of the BPSG film 59 when the source electrode formed of the Al-Si film 60 is formed by sputtering, the BPSG film 5 is formed.
9 is performed. The degree of corner rounding due to this reflow processing becomes more remarkable as the sum of the concentrations of boron and phosphorus (boron + phosphorus) in the BPSG film 59, that is, the boron / phosphorus concentration, increases. However, when this concentration is increased, the etching rate of the BPSG film due to the HF treatment is increased, and the amount of side etching of the BPSG film 59, that is, the amount of retreat is increased. Therefore, the width of the contact region W (hereinafter, abbreviated as contact width) is obtained. ) Has a problem that it greatly spreads over the mask design.
【０００７】図８は酸化膜除去時のＢＰＳＧ膜の後退量
の膜中不純物（ボロン、リン）濃度依存性を示す図であ
る。この図から、現在使用しているボロン・リン濃度で
ある１２．５ｍｏｌ％のＢＰＳＧ膜５９では、酸化膜除
去時に１５００Å後退し、コンタクト領域Ｗの幅にし
て、３０００Å程度広がることになる。さらに、コンタ
クト領域Ｗを形成する場合、フォトエッチング工程でパ
ターンずれにより、トレンチとコンタクト領域Ｗとの間
でずれが生じる。これらのＢＰＳＧ膜５９の後退量と、
フォトエッチング工程のアライメントずれの両方を考慮
すると、ソース・ゲート間の耐圧不良やソース・ゲート
間の短絡を防ぐために、デバイス設計時に大きなマージ
ンをとる必要があり、またデザインルールの縮小には大
きな障害となっていた。FIG. 8 is a graph showing the dependency of the amount of retreat of the BPSG film during the removal of the oxide film on the concentration of impurities (boron and phosphorus) in the film. From this figure, in the BPSG film 59 having a boron / phosphorus concentration of 12.5 mol%, which is currently used, it recedes by 1500 ° when the oxide film is removed, and expands by about 3000 ° in the width of the contact region W. Further, when the contact region W is formed, a shift occurs between the trench and the contact region W due to a pattern shift in the photoetching process. The retreat amount of these BPSG films 59,
Considering both the misalignment in the photoetching process, it is necessary to take a large margin during device design in order to prevent a breakdown voltage between the source and the gate and to prevent a short circuit between the source and the gate. Had become.
【０００８】この発明の目的は、前記の課題を解決し
て、ソース・ゲート間分離の信頼性を向上し、デザイン
ルールの縮小ができる半導体装置とその製造方法を提供
することにある。An object of the present invention is to solve the above-mentioned problems and to provide a semiconductor device capable of improving reliability of source-gate isolation and reducing design rules, and a method of manufacturing the same.
【０００９】[0009]
【課題を解決するための手段】前記の目的を達成するた
めに、トレンチゲート構造を有する半導体装置におい
て、トレンチ内をポリシリコンで充填し、該ポリシリコ
ンの露出表面層を酸化し、該酸化膜の膜厚を５００Å以
上で、１０００Å以下とする構成とする。To achieve the above object, in a semiconductor device having a trench gate structure, a trench is filled with polysilicon, an exposed surface layer of the polysilicon is oxidized, and the oxide film is formed. Has a thickness of not less than 500 ° and not more than 1000 °.
【００１０】トレンチゲート構造を有する半導体装置に
おいて、トレンチ内をポリシリコンで充填し、該ポリシ
リコン上を含み、該ポリシリコン近傍上をＢＰＳＧ（ボ
ロン・リン添加ガラス）膜で被覆し、該ＢＰＳＧ膜が２
層で構成され、ポリシリコン側の下層のＢＰＳＧ膜のボ
ロン・リン濃度が８．５ｍｏｌ％以上で、１０．５ｍｏ
ｌ％以下であり、且つ、該下層のＢＰＳＧ膜の上を被覆
する上層のＢＰＳＧ膜のボロン・リン濃度が１２ｍｏｌ
％以上で、１３ｍｏｌ％以下である構成とする。In a semiconductor device having a trench gate structure, the inside of a trench is filled with polysilicon, the upper portion including the polysilicon is covered, and the vicinity of the polysilicon is covered with a BPSG (boron / phosphorus added glass) film, and the BPSG film is formed. Is 2
When the boron-phosphorus concentration of the lower BPSG film on the polysilicon side is 8.5 mol% or more, 10.5 mo
1% or less, and the boron-phosphorus concentration of the upper BPSG film covering the lower BPSG film is 12 mol.
% Or more and 13 mol% or less.
【００１１】全面にポリシリコンを堆積させた後、該ボ
リシリコンを除去し、トレンチ内にのみ前記ポリシリコ
ンを残す工程と、ゲート酸化膜のエッチングを行った後
に、スクリーン酸化膜を形成し、レジストマスクを用い
て不純物のイオン注入を行う工程と、酸化を行い、前記
ポリシリコン上にポリシリコン酸化膜を形成する工程
と、前記ポリシリコン上を含み、該ポリシリコン近傍上
にボロン・リン濃度が低い下層とボロン・リン濃度が高
い上層の２層のＢＰＳＧ膜を形成する工程と、熱処理
後、フォトエッチング工程でコンタクト領域を形成し、
前記ポリシリコン酸化膜上とその近傍表面に２層のＢＰ
ＳＧ膜を残す工程と、２層のＢＰＳＧ膜のコーナー丸め
を行う工程とを含む製造工程とする。After depositing polysilicon on the entire surface, the polysilicon is removed and the polysilicon is left only in the trench. After the gate oxide film is etched, a screen oxide film is formed, and a resist is formed. A step of performing ion implantation of impurities using a mask, a step of performing oxidation to form a polysilicon oxide film on the polysilicon, and a step of forming a polysilicon oxide film on the polysilicon, the boron-phosphorus concentration being on and near the polysilicon; A step of forming a two-layer BPSG film of a low lower layer and an upper layer having a high boron / phosphorus concentration;
Two layers of BP are formed on the polysilicon oxide film and on the surface in the vicinity thereof.
The manufacturing process includes a process of leaving the SG film and a process of rounding corners of the two-layer BPSG film.
【００１２】前記の２層のＢＰＳＧ膜を形成する工程
が、ボロン・リン濃度が８．５ｍｏｌ％以上で、１０．
５ｍｏｌ％以下である、下層のＢＰＳＧ膜がポリシリコ
ン上を被覆する工程と、ボロン・リン濃度が１２ｍｏｌ
％以上で、１３ｍｏｌ％以下である、上層のＢＰＳＧ膜
が前記下層のＢＰＳＧ膜上を被覆する工程とを含むとよ
い。前記上層のＢＰＳＧ膜の膜厚が下層のＢＰＳＧ膜の
膜厚の１．５倍以上で、２．５倍以下であるとよい。[0012] The step of forming the two-layer BPSG film is performed when the concentration of boron and phosphorus is 8.5 mol% or more.
A step of covering the polysilicon with a lower BPSG film of 5 mol% or less, and a boron-phosphorus concentration of 12 mol
% Or more and 13 mol% or less, and covering the lower BPSG film with the upper BPSG film. It is preferable that the thickness of the upper BPSG film is not less than 1.5 times and not more than 2.5 times the thickness of the lower BPSG film.
【００１３】このように、ポリシリコン表面を厚く酸化
することにより、ＢＰＳＧ膜がアライメントずれによ
り、トレンチ全体を覆うことができなかった場合、或い
はリフロー後の酸化膜除去により、ＢＰＳＧ膜が大きく
後退して部分的に膜厚が絶縁膜として十分な厚さが無い
領域ができた場合の絶縁膜としての機能するため、ゲー
ト・ソース分離の信頼性向上につながる。As described above, when the BPSG film is not sufficiently covered with the BPSG film due to misalignment by oxidizing the polysilicon surface, or the BPSG film is largely retreated by removing the oxide film after reflow. As a result, since a region having a thickness that is not sufficiently large as an insulating film is partially formed, the film functions as an insulating film, which leads to improvement in reliability of gate-source separation.
【００１４】また、ＢＰＳＧ膜を２層にすることによ
り、上層のボロン・リン濃度の高い層がリフロー形状を
良好に保ちつつ、下層のボロン・リン濃度の低い層はＨ
Ｆ処理時のエッチングレートが小さいために、酸化膜除
去時のコンタクトの広がりを抑えることができる。Further, by forming the BPSG film into two layers, the upper layer having a high boron / phosphorus concentration maintains a good reflow shape, while the lower layer having a low boron / phosphorus concentration has H.
Since the etching rate at the time of the F process is small, the spread of the contact at the time of removing the oxide film can be suppressed.
【００１５】[0015]
【発明の実施の形態】図１はこの発明の第１実施例のト
レンチゲート部の要部断面図である。ｐウエル領域２を
形成した半導体基板１００にトレンチ４（溝）を形成
し、このトレンチ４内にポリシリコン６をゲート酸化膜
５を介して埋設し、ゲート電極を形成する。トレンチ４
以外の領域に選択的にイオン注入してｎソース領域３を
形成する。ポリシリコン６上に５００Åから１０００Å
のポリシリコン酸化膜７を形成し、その表面にリフロー
処理した従来のＢＰＳＧ膜９を被覆する。これらの表面
をＡｌ−Ｓｉ膜１０で被覆してソース電極を形成する。
８はポリシリコン酸化膜５を形成時に形成された酸化膜
であり、１はｎ- 領域である。FIG. 1 is a sectional view of a main part of a trench gate according to a first embodiment of the present invention. A trench 4 (groove) is formed in the semiconductor substrate 100 in which the p-well region 2 is formed, and polysilicon 6 is buried in the trench 4 via a gate oxide film 5 to form a gate electrode. Trench 4
The n source region 3 is formed by selectively ion-implanting the other region. 500Å to 1000Å on polysilicon 6
Is formed, and the surface thereof is covered with a conventional BPSG film 9 subjected to a reflow treatment. These surfaces are covered with an Al-Si film 10 to form a source electrode.
8 is an oxide film formed at the time of forming the polysilicon oxide film 5, and 1 is an n − region.
【００１６】ポリシリコン酸化膜７の膜厚が５００Åよ
り薄いとソース・ゲート間耐圧が急激に低下する。また
膜厚が１０００Åあれば、ソース・ゲート間耐圧の確保
するのに十分であり、それ以上厚くしても効果は変わら
ない。If the thickness of polysilicon oxide film 7 is less than 500 °, the withstand voltage between the source and the gate sharply decreases. If the film thickness is 1000 Å, it is enough to secure the withstand voltage between the source and the gate, and even if the film thickness is further increased, the effect is not changed.
【００１７】この実施例では、ＢＰＳＧ膜９がアライメ
ントずれや酸化膜除去のＨＦ液によるエッチングで後退
量が大きくなり、ポリシリコン６上を部分的に被覆しな
い、点線で示した位置ずれしたＢＰＳＧ膜１１となって
も、ポリシリコン酸化膜７により、ポリシリコン６で形
成されたゲート電極とＡｌ−Ｓｉ膜１０で形成されたソ
ース電極は、電気的に絶縁され、ソース・ゲート間耐圧
を確保できる。In this embodiment, the BPSG film 9 is misaligned or the amount of receding is increased by etching with an HF solution to remove the oxide film, and the BPSG film 9 does not partially cover the polysilicon 6 and is displaced as indicated by a dotted line. Even if the gate electrode becomes 11, the gate electrode formed of the polysilicon 6 and the source electrode formed of the Al-Si film 10 are electrically insulated by the polysilicon oxide film 7, and the source-gate breakdown voltage can be secured. .
【００１８】図２はこの発明の第２実施例のトレンチゲ
ート部の要部断面図である。ｐウエル領域２を形成した
半導体基板１００にトレンチ４を形成し、このトレンチ
４内にポリシリコン６をゲート酸化膜５を介して埋設し
ゲート電極を形成する。イオン注入によりｎソース領域
３を形成し、トレンチ領域４とその周辺領域のスクリー
ン酸化膜１２を介して、２層のＢＰＳＧ膜１３、１４を
リフロー処理により、コーナーが丸められた状態で形成
する。この２層のＢＰＳＧ膜１３、１４は、下層のＢＰ
ＳＧ膜１３と上層のＢＰＳＧ膜１４で構成される。上層
のＢＰＳＧ膜はボロン・リン濃度が８．５ｍｏｌ％〜１
０．５ｍｏｌ％、膜厚が０．３μｍ〜０．４５μｍであ
り、上層のＢＰＳＧ膜１４はボロン・リン濃度が１２ｍ
ｏｌ％〜１３ｍｏｌ％、膜厚が０．５５μｍ〜０．７μ
ｍである。このＢＰＳＧ膜１３、１４上と半導体基板１
００の表面をＡｌ−Ｓｉ膜１０で被覆してソース電極を
形成する。FIG. 2 is a sectional view of a main part of a trench gate portion according to a second embodiment of the present invention. A trench 4 is formed in the semiconductor substrate 100 in which the p-well region 2 has been formed, and a polysilicon 6 is buried in the trench 4 via a gate oxide film 5 to form a gate electrode. An n source region 3 is formed by ion implantation, and two layers of BPSG films 13 and 14 are formed by a reflow process through a trench region 4 and a screen oxide film 12 in a peripheral region thereof with rounded corners. The two layers of BPSG films 13 and 14 are formed of a lower BPSG film.
It is composed of an SG film 13 and an upper BPSG film 14. The upper BPSG film has a boron / phosphorus concentration of 8.5 mol% to 1 mol / l.
0.5 mol%, the film thickness is 0.3 μm to 0.45 μm, and the upper BPSG film 14 has a boron / phosphorus concentration of 12 m.
ol% to 13 mol%, film thickness 0.55 μm to 0.7 μ
m. On the BPSG films 13 and 14 and the semiconductor substrate 1
The source electrode is formed by covering the surface of the substrate with the Al-Si film 10.
【００１９】このように、下層のＢＰＳＧ膜１３のボロ
ン・リン濃度を８．５ｍｏｌ％〜１０．５ｍｏｌ％、膜
厚を０．３μｍ〜０．４５μｍにすると、酸化膜除去の
ＨＦ液でのエッチングでの後退量が小さく、デザインル
ールを小さくしても、ＢＰＳＧ膜が、トレンチ４内のポ
リシリコンを確実に被覆できる。また、リフロー処理で
ＢＰＳＧ膜のコーナー丸みが確実に起こるためにステッ
プカバレッジが良好となる。この下層のＢＰＳＧ膜１３
のボロン・リン濃度を前記の８．５ｍｏｌ％より小さく
すると、コーナー丸みが起こりにくくなりステップカバ
レッジ不良が発生する。また膜厚が０．３μｍより小さ
いと、酸化膜除去のＨＦ液のエッチングでの後退量が大
きく、下層のＢＰＳＧ膜が、トレンチ内のポリシリコン
を部分的に被覆できない場合も生ずる。As described above, when the boron-phosphorus concentration of the lower BPSG film 13 is 8.5 mol% to 10.5 mol% and the film thickness is 0.3 μm to 0.45 μm, etching with an HF solution for removing an oxide film is performed. The BPSG film can reliably cover the polysilicon in the trench 4 even if the amount of retreat is small and the design rule is reduced. In addition, since the corner of the BPSG film is surely rounded by the reflow process, the step coverage is improved. This lower BPSG film 13
If the boron-phosphorus concentration is smaller than the above-mentioned 8.5 mol%, corner rounding hardly occurs and poor step coverage occurs. If the film thickness is smaller than 0.3 μm, the amount of recession in the etching of the HF solution for removing the oxide film is large, and the lower BPSG film may not be able to partially cover the polysilicon in the trench.
【００２０】一方、下層のＢＰＳＧ膜１３のボロン・リ
ン濃度を１０．５ｍｏｌ％より大きくすると、後退量が
大きくなりトレンチ内のポリシリコン６を部分的に被覆
できなくなる。また下層のＢＰＳＧ膜１３の膜厚が０．
４５μｍより大きくすると、ステップカバレッジの関係
で上層のＢＰＳＧ膜１４の膜厚を薄くする必要があり、
そうすると、上層のＢＰＳＧ膜１４の後退量が大きくな
り、極端な場合、上層のＢＰＳＧ膜が除去されてしま
い、２層にする意味がなくなると共に、ステップカバレ
ッジが不良となる。On the other hand, if the boron / phosphorus concentration of the lower BPSG film 13 is larger than 10.5 mol%, the amount of receding becomes large and the polysilicon 6 in the trench cannot be partially covered. In addition, the thickness of the lower BPSG film 13 is set to 0.
If it is larger than 45 μm, it is necessary to reduce the thickness of the upper BPSG film 14 due to the step coverage.
Then, the amount of retreat of the upper BPSG film 14 becomes large, and in an extreme case, the upper BPSG film is removed, and it becomes meaningless to form two layers, and the step coverage becomes poor.
【００２１】これまでは、下層のＢＰＳＧ膜１３につい
て説明したが、上層のＢＰＳＧ膜１４についてつぎに説
明する。上層のＢＰＳＧ膜１４のボロン・リン濃度を１
２ｍｏｌ％〜１３ｍｏｌ％、膜厚を０．５５μｍ〜０．
７μｍにすると、リフロー処理で確実にコーナー丸みを
実現できて、ステップカバレッジが良好となる。また、
酸化膜除去のＨＦ液でのエッチングでの後退量が、下層
のＢＰＳＧ膜１３よりは大きくなるが、上層のＢＰＳＧ
膜１４が完全に除去されることはなく、確実に残留する
条件である。While the lower BPSG film 13 has been described above, the upper BPSG film 14 will be described below. The boron and phosphorus concentration of the upper BPSG film 14 is set to 1
2 mol% to 13 mol%, film thickness 0.55 μm to 0.1 mol
When the thickness is 7 μm, corner roundness can be surely realized by the reflow process, and the step coverage is improved. Also,
The amount of recession in the etching with the HF solution for removing the oxide film is larger than that of the lower BPSG film 13, but is larger than the upper BPSG film 13.
This is a condition under which the film 14 is not completely removed but remains reliably.
【００２２】この上層のＢＰＳＧ膜１４のボロン・リン
濃度が１２ｍｏｌ％より小さいとコーナー丸みが不十分
となり、１３ｍｏｌ％より大きい場合や、膜厚が０．５
５μｍより小さい場合には、酸化膜除去のＨＦ液でのエ
ッチングでの後退量が大きく、極端な場合は上層のＢＰ
ＳＧ膜１４は除去されてしまう。また膜厚を０．７μｍ
より大きくても、コーナー丸みと後退量に関する効果は
変わらないので実用上大きくする必要はない。When the boron / phosphorus concentration of the upper BPSG film 14 is less than 12 mol%, the corner roundness becomes insufficient, and when it is more than 13 mol%, or when the film thickness is 0.5
If it is smaller than 5 μm, the amount of recession by etching with an HF solution for removing the oxide film is large, and in extreme cases, the BP of the upper layer is removed.
The SG film 14 is removed. The film thickness is 0.7 μm
Even if it is larger, the effect on the corner roundness and the amount of retreat does not change, so that it is not necessary to make it larger practically.
【００２３】このように、下層のＢＰＳＧ膜１３を設け
ることによって、後退量を小さくできて、コンタクト領
域Ｌの拡大を設計値に対して、従来の０．３μｍから
０．１μｍ程度に抑えることができる。このことによっ
て、デザインルールの縮小化を実現できる。尚、点線１
５はエッチング前の２層のＢＰＳＧ膜の状態である。By providing the lower BPSG film 13 as described above, the amount of retreat can be reduced, and the enlargement of the contact region L can be suppressed from the conventional value of 0.3 μm to approximately 0.1 μm with respect to the design value. it can. Thus, the design rule can be reduced. The dotted line 1
Reference numeral 5 denotes a state of the two-layer BPSG film before etching.
【００２４】図３はこの発明の第３実施例のトレンチゲ
ート部の要部断面図である。ｐウエル領域２を形成した
半導体基板１００にトレンチ４を形成し、このトレンチ
４内にポリシリコン６をゲート酸化膜５を介して埋設し
ゲート電極を形成する。トレンチ４以外の領域に選択的
にイオン注入してｎソース領域３を形成する。ポリシリ
コン６上に５００Åから１０００Åのポリシリコン酸化
膜７を形成し、トレンチ領域とその周辺領域に２層のＢ
ＰＳＧ膜１３、１４を、リフロー処理により、選択的に
コーナーが丸められた状態で形成する。この２層のＢＰ
ＳＧ膜１３、１４は、図２と同様に下層のＢＰＳＧ膜１
３と上層のＢＰＳＧ膜１４で構成されている。図２と同
様に、下層のＢＰＳＧ膜１３はボロン・リン濃度を８．
５ｍｏｌ％〜１０．５ｍｏｌ％、膜厚を０．３μｍ〜
０．４５μｍとし、上層のＢＰＳＧ膜１４はボロン・リ
ン濃度を１２ｍｏｌ％〜１３ｍｏｌ％、膜厚を０．５５
μｍ〜０．７μｍとする。このＢＰＳＧ膜１３、１４上
と半導体基板１００の表面をＡｌ−Ｓｉ膜１０で被覆し
てソース電極を形成する。FIG. 3 is a sectional view of a main part of a trench gate portion according to a third embodiment of the present invention. A trench 4 is formed in the semiconductor substrate 100 in which the p-well region 2 has been formed, and a polysilicon 6 is buried in the trench 4 via a gate oxide film 5 to form a gate electrode. Ions are selectively implanted into regions other than the trenches 4 to form n source regions 3. A polysilicon oxide film 7 of 500 to 1000 .ANG. Is formed on polysilicon 6, and two layers of B are formed in the trench region and its peripheral region.
The PSG films 13 and 14 are formed by a reflow process in a state where corners are selectively rounded. These two layers of BP
The SG films 13 and 14 are, as in FIG.
3 and an upper BPSG film 14. 2, the lower BPSG film 13 has a boron / phosphorus concentration of 8.
5mol% ~ 10.5mol%, film thickness 0.3μm ~
The upper BPSG film 14 has a boron / phosphorus concentration of 12 mol% to 13 mol% and a thickness of 0.55 μm.
μm to 0.7 μm. The source electrodes are formed by covering the BPSG films 13 and 14 and the surface of the semiconductor substrate 100 with the Al-Si film 10.
【００２５】このように、ポリシリコン６上に５００Å
から１０００Åのポリシリコン酸化膜膜７を形成し、さ
らに、ＢＰＳＧ膜を２層のＢＰＳＧ膜１３、１４にする
ことで、リフロー処理でＢＰＳＧ膜１３、１４のコーナ
ー丸めを確実行い、ステップカバレッジを良好にし、ま
た酸化膜除去のＨＦ液のエッチングでの後退量を小さく
して、アライメントずれがあった場合でも、ポリシリコ
ン上をポリシリコン酸化膜７と２層のＢＰＳＧ膜１３、
１４で確実に被覆できて、ソース・ゲート間耐圧を確実
に確保することができて、ソース・ゲート間の耐圧劣化
や、短絡を防止できる。As described above, 500 ° on the polysilicon 6
Is formed, and the BPSG film is formed into two layers of BPSG films 13 and 14, so that the corners of the BPSG films 13 and 14 are surely rounded by the reflow process, and the step coverage is good. In addition, by reducing the amount of recession in the etching of the HF solution for removing the oxide film, even if there is an alignment shift, the polysilicon oxide film 7 and the two-layer BPSG film 13,
Thus, the breakdown voltage between the source and the gate and the short circuit can be prevented.
【００２６】図４および図５は、この発明の第４実施例
で、図４の工程Ａから図５の工程Ｆは工程順に示した製
造工程断面図である。この製造工程断面図はトレンチゲ
ート部を形成するための工程断面図である。FIGS. 4 and 5 show a fourth embodiment of the present invention, in which the steps A to F of FIG. 4 are sectional views in the order of manufacturing steps. This manufacturing process sectional view is a process sectional view for forming a trench gate portion.
【００２７】全面にポリシリコンを堆積させた後、エッ
チバックを行いトレンチ４内にのみポリシリコン６を残
す。つぎに、ゲート酸化膜５のエッチングを行った後
に、４００Å程度の図示されていないスクリーン酸化膜
を形成し、レジストマスクを用いて各種イオン注入を行
う。この工程までは従来工程と同じである。つぎに、更
に酸化を行い、ポリシリコン６上に厚さ５００Å〜１０
００Åのポリシリコン酸化膜７を形成する。このとき、
半導体基板１００の表面に酸化膜８ａが形成される（図
４．工程Ａ）。つぎに、ＢＰＳＧ膜をＣＶＤ法により成
膜する際、ボロン・リン濃度が８．５ｍｏｌ％〜１０．
５ｍｏｌ％、膜厚が０．３μｍ〜０．４５μｍの下層の
ＢＰＳＧ膜１３ａ、ボロン・リン濃度が１２ｍｏｌ％〜
１３ｍｏｌ％、膜厚が０．５５μｍ〜０．７μｍの上層
のＢＰＳＧ膜１４を形成し、ＢＰＳＧ膜をの２層のＢＰ
ＳＧ膜１３、１４とする（図４．工程Ｂ）。この際、膜
厚に関しては、下層のＢＰＳＧ膜１３ａはリフローによ
る丸めが効果が小さいため、２層のＢＰＳＧ膜１３、１
４のそれぞれの膜厚は、２層のＢＰＳＧ膜１３、１４が
後工程のＡｌ−Ｓｉ膜を形成する際に、良好にステップ
カバレッジが行われるように、下層のＢＰＳＧ膜１３と
上層のＢＰＳＧ膜１４の膜厚の比率を決定する必要があ
る。その比率は下層のＢＰＳＧ膜１３の膜厚に対して、
上層のＢＰＳＧ膜１４の膜厚を１．５倍から２．５倍と
するとよい。また、ボロン・リン濃度に関しては、前記
のように、下層のＢＰＳＧ膜１３についてはコーナーの
丸めが起こりはじめる付近の値で、上層のＢＰＳＧ膜１
４については完全にコーナーの丸めが起こる下限に近い
値ある。After polysilicon is deposited on the entire surface, etch back is performed to leave polysilicon 6 only in trench 4. Next, after etching the gate oxide film 5, a screen oxide film (not shown) of about 400 ° is formed, and various ions are implanted using a resist mask. Up to this step, it is the same as the conventional step. Next, oxidation is further performed, and a thickness of 500-10
A polysilicon oxide film 7 having a thickness of 00 ° is formed. At this time,
An oxide film 8a is formed on the surface of the semiconductor substrate 100 (FIG. 4. Step A). Next, when a BPSG film is formed by the CVD method, the boron / phosphorus concentration is 8.5 mol% to 10.3 mol%.
5 mol%, lower layer BPSG film 13 a having a thickness of 0.3 μm to 0.45 μm, boron / phosphorus concentration of 12 mol%
An upper BPSG film 14 having a thickness of 13 mol% and a thickness of 0.55 μm to 0.7 μm is formed.
SG films 13 and 14 (FIG. 4. Step B). At this time, regarding the film thickness, since the lower BPSG film 13a is less effective in rounding by reflow, the two BPSG films 13, 1
The thickness of each of the lower BPSG film 13 and the upper BPSG film is set so that the two BPSG films 13 and 14 can perform good step coverage when forming an Al-Si film in a later process. It is necessary to determine the ratio of the thickness of the fourteenth film. The ratio is based on the thickness of the lower BPSG film 13.
It is preferable that the thickness of the upper BPSG film 14 be 1.5 to 2.5 times. As described above, the boron-phosphorus concentration of the lower BPSG film 13 is a value in the vicinity of the start of rounding of the corner of the lower BPSG film 13, and
4 has a value close to the lower limit at which corner rounding occurs completely.
【００２８】つぎに、熱処理を行った後、フォトエッチ
ング工程でコンタクト領域Ｌを形成し、ポリシリコン酸
化膜７上とその近傍表面に２層のＢＰＳＧ膜１３ｂ、１
４ｂを残す（図４．工程Ｃ）。つぎに、酸素雰囲気中で
ＢＰＳＧ膜のガラス転移温度により十分高い温度で熱処
理を行い、２層のＢＰＳＧ膜１３ｃ、１４ｃをリフロー
させコーナー丸めを行う。このとき、リフロー処理の熱
でコンタクト領域Ｌの表面に酸化膜１６が形成される
（図５．工程Ｄ）。つぎに、その熱処理中にコンタクト
領域Ｌの表面に成長した酸化膜１６を除去するため、
２．５％ＨＦ液を用いて全面ウエットエッチングを行
う。このウエットエッチングで下層のＢＰＳＧ膜１３は
僅かな量、上層のＢＰＳＧ膜１４はかなりの量がエッチ
ングにより後退する（図５．工程Ｅ）。つぎに、前処理
を２．５％ＨＦ液により行い、自然酸化膜除去を行う。
このときも多少２層のＢＰＳＧ膜１３、１４はエッチン
グされる。その後、Ａｌ−Ｓｉ膜１０をスパッタリング
により、堆積させて、ソース電極を形成する（図５．工
程Ｆ）。２層のＢＰＳＧ膜１３、１４はリフロー処理
で、コーナー丸めされているので、ステップカバレッジ
は良好である。また、下層のＢＰＳＧ膜のボロン・リン
濃度が低いために、酸化膜除去のＨＦ液でのエッチング
での後退量は小さく、図８のデータから、コンタクト領
域Ｌの広がりは０．１μｍ以下に抑えることができる。Next, after the heat treatment, a contact region L is formed by a photoetching step, and two BPSG films 13b, 1b are formed on the polysilicon oxide film 7 and on the surface in the vicinity thereof.
4b (FIG. 4. Step C). Next, heat treatment is performed in an oxygen atmosphere at a temperature sufficiently higher than the glass transition temperature of the BPSG film, and the two-layer BPSG films 13c and 14c are reflowed to round corners. At this time, the oxide film 16 is formed on the surface of the contact region L by the heat of the reflow process (FIG. 5. Step D). Next, in order to remove the oxide film 16 grown on the surface of the contact region L during the heat treatment,
The entire surface is wet-etched using a 2.5% HF solution. In this wet etching, a small amount of the lower BPSG film 13 and a considerable amount of the upper BPSG film 14 recede by etching (FIG. 5, step E). Next, a pretreatment is performed with a 2.5% HF solution to remove a natural oxide film.
At this time, the BPSG films 13 and 14 of two layers are slightly etched. Then, the source electrode is formed by depositing the Al-Si film 10 by sputtering (FIG. 5, step F). Since the corners of the two BPSG films 13 and 14 are rounded by the reflow process, the step coverage is good. Further, since the boron / phosphorus concentration of the lower BPSG film is low, the amount of recession in the etching with the HF solution for removing the oxide film is small, and from the data of FIG. be able to.
【００２９】[0029]
【発明の効果】この発明により、フォトエッチング工程
の際にアライメントずれによりポリシリコン表面をＢＰ
ＳＧ膜で完全に被覆できなかった場合にも、ソース・ゲ
ート短絡、耐圧不良を抑えることができる。また、ＢＰ
ＳＧ膜のリフロー後の酸化膜除去によるコンタクトの広
がりを抑えることができるために、ソース・ゲート間分
離の信頼性向上、デザインルールの縮小が可能となる。According to the present invention, the polysilicon surface is subjected to BP due to misalignment during the photoetching process.
Even when the SG film cannot be completely covered, the source-gate short-circuit and the withstand voltage failure can be suppressed. Also, BP
Since the spread of the contact due to the removal of the oxide film after the reflow of the SG film can be suppressed, the reliability of the source-gate separation can be improved and the design rule can be reduced.
【図１】この発明の第１実施例のトレンチゲート部の要
部断面図FIG. 1 is a sectional view of a main part of a trench gate according to a first embodiment of the present invention;
【図２】この発明の第２実施例のトレンチゲート部の要
部断面図FIG. 2 is a sectional view of a main part of a trench gate portion according to a second embodiment of the present invention;
【図３】この発明の第３実施例のトレンチゲート部の要
部断面図FIG. 3 is a sectional view of a main part of a trench gate according to a third embodiment of the present invention;
【図４】この発明の第４実施例で、工程Ａから工程Ｃは
工程順に示した製造工程断面図FIG. 4 is a cross-sectional view of a manufacturing process in which a process A to a process C are shown in a process order in a fourth embodiment of the present invention.
【図５】この発明の第４実施例の続きで、工程Ｄから工
程Ｆは、図４の工程Ｃに続く、工程順に示した製造工程
断面図FIG. 5 is a sectional view of a manufacturing step shown in the order of steps following Step C of FIG. 4 following the fourth embodiment of the present invention.
【図６】従来の製造工程で、工程Ａから工程Ｃは工程順
に示した製造工程断面図FIG. 6 is a cross-sectional view of a conventional manufacturing process in which a process A to a process C are shown in order of process
【図７】従来の製造工程の続きで、工程Ｄから工程Ｆ
は、図６の工程Ｃに続く、工程順に示した製造工程断面
図FIG. 7 is a continuation of the conventional manufacturing process, from step D to step F;
Is a manufacturing process cross-sectional view shown in a process order following the process C in FIG. 6;
【図８】酸化膜除去時のＢＰＳＧ膜の後退量の膜中不純
物（ボロン、リン）濃度依存性を示す図FIG. 8 is a graph showing the dependence of the amount of recession of the BPSG film upon removal of an oxide film on the concentration of impurities (boron and phosphorus) in the film.
１ ｎ- 層 ２ ｐウエル領域 ３ ｎソース領域 ４ トレンチ（溝） ５ ゲート酸化膜 ６ ポリシリコン ７ ポリシリコン酸化膜 ８ 酸化膜 ８ａ 酸化膜 ９ ＢＰＳＧ膜 １０ Ａｌ−Ｓｉ膜 １１ 位置ずれしたＢＰＳＧ膜 １２ スクリーン酸化膜 １３ 下層のＢＰＳＧ膜 １３ａ 下層のＢＰＳＧ膜 １３ｂ 下層のＢＰＳＧ膜 １３ｃ 下層のＢＰＳＧ膜 １４ 上層のＢＰＳＧ膜 １４ａ 上層のＢＰＳＧ膜 １４ｂ 上層のＢＰＳＧ膜 １４ｃ 上層のＢＰＳＧ膜 １５ エッチング前の２層のＰＢＳＧ膜 Ｌ コンタクト領域Reference Signs List 1 n - layer 2 p-well region 3 n-source region 4 trench (groove) 5 gate oxide film 6 polysilicon 7 polysilicon oxide film 8 oxide film 8a oxide film 9 BPSG film 10 Al-Si film 11 misaligned BPSG film 12 Screen oxide film 13 Lower BPSG film 13a Lower BPSG film 13b Lower BPSG film 13c Lower BPSG film 14 Upper BPSG film 14a Upper BPSG film 14b Upper BPSG film 14c Upper BPSG film 15 Before etching two layers PBSG film L Contact area
Claims (6)
おいて、トレンチ内に充填されたポリシリコンと、該ポ
リシリコン上を含み、該ポリシリコン近傍上を被覆する
ＢＰＳＧ膜（ボロン・リン添加ガラス）を備え、該ポリ
シリコンのＢＰＳＧ膜と接触する露出表面層が、該表面
層を酸化して形成された酸化膜からなり、該酸化膜の膜
厚を５００Å以上で、１０００Å以下とすることを特徴
とする半導体装置。1. A semiconductor device having a trench gate structure, comprising: polysilicon filled in a trench; and a BPSG film (boron / phosphorous doped glass) including on the polysilicon and covering the vicinity of the polysilicon. An exposed surface layer that is in contact with the polysilicon BPSG film is formed of an oxide film formed by oxidizing the surface layer, and the thickness of the oxide film is not less than 500 ° and not more than 1000 °. Semiconductor device.
おいて、トレンチ内に充填されたポリシリコンと、該ポ
リシリコン上を含み、該ポリシリコン近傍上を被覆した
ＢＰＳＧ膜とを備え、該ＢＰＳＧ膜が２層で構成され、
ポリシリコン側の下層のＰＢＳＧ膜のボロン・リン濃度
が８．５ｍｏｌ％以上で、１０．５ｍｏｌ％以下であ
り、且つ、該下層のＢＰＳＧ膜の上を被覆する上層のＢ
ＰＳＧ膜のボロン・リン濃度が１２ｍｏｌ％以上で、１
３ｍｏｌ％以下であることを特徴とする半導体装置。2. A semiconductor device having a trench gate structure, comprising: a polysilicon filled in a trench; and a BPSG film including a portion above the polysilicon and covering a portion near the polysilicon. Composed of layers,
The boron-phosphorus concentration of the lower PBSG film on the polysilicon side is not less than 8.5 mol% and not more than 10.5 mol%, and the upper B film which covers the lower BPSG film is formed.
When the concentration of boron and phosphorus in the PSG film is 12 mol% or more, 1
A semiconductor device characterized by being at most 3 mol%.
ＳＧ膜の膜厚の１．５倍以上で、２．５倍以下であるこ
とを特徴とする請求項２に記載の半導体装置。3. The method according to claim 1, wherein said upper BPSG film has a lower BPSG film thickness.
3. The semiconductor device according to claim 2, wherein the thickness is not less than 1.5 times and not more than 2.5 times the thickness of the SG film.
リシリコンを除去し、トレンチ内にのみ前記ポリシリコ
ンを残す工程と、ゲート酸化膜のエッチングを行った後
に、スクリーン酸化膜を形成し、レジストマスクを用い
て不純物のイオン注入を行う工程と、酸化を行い、前記
ポリシリコン上にポリシリコン酸化膜を形成する工程
と、前記ポリシリコン上を含み、該ポリシリコン近傍上
にボロン・リン濃度が低い下層とボロン・リン濃度が高
い上層の２層のＢＰＳＧ膜を形成する工程と、熱処理
後、フォトエッチング工程でコンタクト領域を形成し、
前記ポリシリコン酸化膜上とその近傍表面に２層のＢＰ
ＳＧ膜を残す工程と、２層のＢＰＳＧ膜のコーナー丸め
を行う工程とを含むことを特徴とする半導体装置の製造
方法。4. A step of depositing polysilicon on the entire surface, removing the polysilicon and leaving the polysilicon only in the trench, and forming a screen oxide film after etching the gate oxide film. Implanting impurities using a resist mask, oxidizing to form a polysilicon oxide film on the polysilicon, including boron on the polysilicon and including boron and phosphorus on the polysilicon. Forming a two-layer BPSG film of a lower layer having a low concentration and an upper layer having a high boron / phosphorus concentration; forming a contact region by a photo-etching step after heat treatment;
Two layers of BP are formed on the polysilicon oxide film and on the surface in the vicinity thereof.
A method of manufacturing a semiconductor device, comprising: a step of leaving an SG film; and a step of rounding a corner of a two-layer BPSG film.
が、ボロン・リン濃度が８．５ｍｏｌ％以上で、１０．
５ｍｏｌ％以下である、下層のＢＰＳＧ膜がポリシリコ
ン上を被覆する工程と、ボロン・リン濃度が１２ｍｏｌ
％以上で、１３ｍｏｌ％以下である、上層のＢＰＳＧ膜
が前記下層のＢＰＳＧ膜上を被覆する工程とを含むこと
を特徴とする請求項４に記載の半導体装置の製造方法。5. The method according to claim 1, wherein the step of forming the two-layer BPSG film comprises the steps of:
A step of covering the polysilicon with a lower BPSG film of 5 mol% or less, and a boron-phosphorus concentration of 12 mol
5% or more and 13 mol% or less, and covering the lower BPSG film with an upper BPSG film.
ＳＧ膜の膜厚の１．５倍以上で、２．５倍以下であるこ
とを特徴とする請求項５に記載の半導体装置の製造方
法。6. The BPSG film according to claim 1, wherein said upper BPSG film has a lower BPSG film thickness.
6. The method according to claim 5, wherein the thickness is not less than 1.5 times and not more than 2.5 times the thickness of the SG film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07560599A JP4026270B2 (en) | 1999-03-19 | 1999-03-19 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07560599A JP4026270B2 (en) | 1999-03-19 | 1999-03-19 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000269498A true JP2000269498A (en) | 2000-09-29 |
| JP4026270B2 JP4026270B2 (en) | 2007-12-26 |
Family
ID=13581019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07560599A Expired - Fee Related JP4026270B2 (en) | 1999-03-19 | 1999-03-19 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4026270B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008071964A (en) * | 2006-09-14 | 2008-03-27 | Nec Electronics Corp | Semiconductor device |
| CN112233983A (en) * | 2020-10-27 | 2021-01-15 | 上海华虹宏力半导体制造有限公司 | Trench gate power device and preparation method thereof |
-
1999
- 1999-03-19 JP JP07560599A patent/JP4026270B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008071964A (en) * | 2006-09-14 | 2008-03-27 | Nec Electronics Corp | Semiconductor device |
| CN112233983A (en) * | 2020-10-27 | 2021-01-15 | 上海华虹宏力半导体制造有限公司 | Trench gate power device and preparation method thereof |
| CN112233983B (en) * | 2020-10-27 | 2024-02-20 | 上海华虹宏力半导体制造有限公司 | Trench gate power device and preparation method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4026270B2 (en) | 2007-12-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0661487A (en) | Semiconductor device and its manufacture | |
| JPH11145273A (en) | Manufacture of semiconductor device | |
| KR100281124B1 (en) | Semicon ductor and method for fabricating the same | |
| US20100123190A1 (en) | Semiconductor device and method for manufacturing the same | |
| US6080647A (en) | Process to form a trench-free buried contact | |
| JP4026270B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR100289808B1 (en) | Manufacturing method for mos transistor | |
| EP0087472A4 (en) | Process for making electrical contact to semiconductor substrate regions. | |
| US6221745B1 (en) | High selectivity mask oxide etching to suppress silicon pits | |
| KR100223736B1 (en) | Method of manufacturing semiconductor device | |
| US5620911A (en) | Method for fabricating a metal field effect transistor having a recessed gate | |
| JP2002164537A (en) | Semiconductor device and its manufacturing method | |
| KR100263673B1 (en) | Method for forming contact of semiconductor derive | |
| JP3001588B2 (en) | Semiconductor device and manufacturing method thereof | |
| US5817570A (en) | Semiconductor structure for an MOS transistor and method for fabricating the semiconductor structure | |
| JPH08288406A (en) | Semiconductor device and manufacture thereof | |
| US5952720A (en) | Buried contact structure | |
| JPH0377376A (en) | Manufacture of semiconductor device | |
| JP4668530B2 (en) | Manufacturing method of semiconductor device | |
| KR100290890B1 (en) | Method for fabricating semiconductor device | |
| JP2789998B2 (en) | Semiconductor device | |
| KR0147770B1 (en) | Manufacture method of semiconductor device | |
| KR100739956B1 (en) | Method of manufacturing a transistor in a semiconductor device | |
| JP3623358B2 (en) | Manufacturing method of semiconductor device | |
| KR100316527B1 (en) | Manufacturing method for flash memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031225 |
|
| A625 | Written request for application examination (by other person) |
Free format text: JAPANESE INTERMEDIATE CODE: A625 Effective date: 20040312 |
|
| RD02 | Notification of acceptance of power of attorney |
Effective date: 20060703 Free format text: JAPANESE INTERMEDIATE CODE: A7422 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060704 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061219 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070410 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070607 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070703 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070723 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Effective date: 20070918 Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071001 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101019 Year of fee payment: 3 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101019 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101019 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |