JP2000269329A - Manufacture for semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、絶縁膜に接続孔と
配線溝を同時に形成するデュアルダマシン（Ｄｕａｌ
Ｄａｍａｓｃｅｎｅ）プロセスを用いた半導体装置の製
造方法に関するものである。The present invention relates to a dual damascene (Dual damascene) for simultaneously forming a connection hole and a wiring groove in an insulating film.
The present invention relates to a method for manufacturing a semiconductor device using a damascene process.
【０００２】[0002]
【従来の技術】半導体デバイスの微細化に伴い、配線の
多層化及び微細化の要求は強まっている。その要求に応
える手段として、ダマシン（Ｄａｍａｓｃｅｎｅ）プロ
セスの開発が進められている。2. Description of the Related Art Along with the miniaturization of semiconductor devices, there is an increasing demand for multilayer and fine wiring. As a means to meet the demand, development of a damascene process is being promoted.
【０００３】ダマシンプロセスとは、エッチングにより
予め配線溝を形成し、スパッタ法やＣＶＤ法により、
Ｗ，Ａｌ合金，Ｃｕのメタルを配線溝に埋め込み、その
後、層間膜との選択比のある条件下の下に、ＣＭＰ（Ｃ
ｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ
ｉｎｇ）を行なうことにより、配線溝の形成を行なうも
のである。In the damascene process, a wiring groove is formed in advance by etching, and the wiring groove is formed by sputtering or CVD.
A metal of W, Al alloy, or Cu is buried in the wiring groove, and then, the CMP (C
chemical Mechanical Polish
ing) to form a wiring groove.
【０００４】さらに、接続孔と溝配線をあらかじめエッ
チング加工し、その後、メタル埋め込み及びメタルＣＭ
Ｐを行なうことにより、接続孔と配線溝を同時に形成す
るデュアルダマシン（Ｄｕａｌ Ｄａｍａｓｃｅｎｅ）
プロセスが提案され、盛んに開発が行なわれている。[0004] Further, the connection hole and the groove wiring are etched in advance, and thereafter, metal embedding and metal CM are performed.
Dual damascene (Dual Damascene) in which a connection hole and a wiring groove are simultaneously formed by performing P
A process has been proposed and is under active development.
【０００５】このデュアルダマシンプロセスは、工程数
の簡略化ができるため、コスト面からも大きな期待を集
めている。[0005] This dual damascene process has attracted great expectations in terms of cost because the number of steps can be simplified.
【０００６】このデュアルダマシンプロセスにおいて、
接続孔と溝配線のエッチング加工方法が提案されてい
る。その方法を図を用いて説明する。In this dual damascene process,
An etching method for connecting holes and trench wiring has been proposed. The method will be described with reference to the drawings.
【０００７】図５に示すように、まず第１の層間絶縁膜
２及びエッチングストッパー膜３及び第２の層間絶縁膜
４を順次堆積する。第１の層間絶縁膜２の堆積後は、Ｃ
ＭＰやエッチバック法を用いて平坦化を行なうのが一般
的である。As shown in FIG. 5, first, a first interlayer insulating film 2, an etching stopper film 3, and a second interlayer insulating film 4 are sequentially deposited. After the first interlayer insulating film 2 is deposited, C
Generally, planarization is performed using MP or an etch-back method.
【０００８】次にリソグラフィーにより接続孔形成用の
レジストパターンを形成した後、このレジストパターン
をマスクとして第２の層間絶縁膜４及びエッチングスト
ッパー膜３を順次エッチングし、接続孔７を開口する。Next, after a resist pattern for forming a connection hole is formed by lithography, the second interlayer insulating film 4 and the etching stopper film 3 are sequentially etched using the resist pattern as a mask to open a connection hole 7.
【０００９】次に、リソグラフィーにより配線溝形成用
のレジストパターン６を第２の層間絶縁膜４上に形成す
る。Next, a resist pattern 6 for forming a wiring groove is formed on the second interlayer insulating film 4 by lithography.
【００１０】引き続いて図６に示すように、レジストパ
ターン６をマスクとして、第２の層間絶縁膜４，及び接
続孔７として第１の層間絶縁膜２をエッチングする。Subsequently, as shown in FIG. 6, using the resist pattern 6 as a mask, the first interlayer insulating film 2 as the second interlayer insulating film 4 and the connection hole 7 is etched.
【００１１】エッチングストッパー膜３及び下層配線１
がエッチングのストッパーとして働くため、接続孔７及
び配線溝８が同時に形成される。最後にレジストパター
ン６を除去する。１は下層配線である。[0011] Etching stopper film 3 and lower wiring 1
Serves as an etching stopper, so that the connection hole 7 and the wiring groove 8 are formed at the same time. Finally, the resist pattern 6 is removed. Reference numeral 1 denotes a lower wiring.
【００１２】[0012]
【発明が解決しようとする課題】しかしながら、図５及
び図６に示す方法では、エッチングの制御が難しいとい
う問題がある。However, the method shown in FIGS. 5 and 6 has a problem that it is difficult to control the etching.
【００１３】接続孔７の内部は、エッチングガスが供給
されにくいため、配線溝８のエッチング量に比べて接続
孔７のエッチング量が少なくなり、過剰にエッチングを
行なわないと、接続孔７を開口することができない。Since the etching gas is hardly supplied to the inside of the connection hole 7, the etching amount of the connection hole 7 is smaller than the etching amount of the wiring groove 8. If the etching is not performed excessively, the connection hole 7 is opened. Can not do it.
【００１４】過剰にエッチングを行なうと、角がスパッ
タされてエッチングされるため、接続孔７上部付近のエ
ッチングストッパー膜３、さらには下層にある第１の層
間絶縁膜２もエッチングされてしまう。そのため、目標
とするデュアルダマシン形状が得られくなるという問題
が生じる。If the etching is performed excessively, the corners are sputtered and etched, so that the etching stopper film 3 near the upper portion of the connection hole 7 and the first interlayer insulating film 2 in the lower layer are also etched. Therefore, there is a problem that a target dual damascene shape cannot be obtained.
【００１５】また図８及び図９に示すの方法では、第１
の層間絶縁膜２及びエッチングストッパー膜３を順次堆
積した後、リソグラフィーにより接続孔７の形成用レジ
ストパターンを形成する。In the method shown in FIGS. 8 and 9, the first
After sequentially depositing the interlayer insulating film 2 and the etching stopper film 3, a resist pattern for forming the connection hole 7 is formed by lithography.
【００１６】このレジストパターンをマスクとして、エ
ッチングストッパー膜３及び第１の層間絶縁膜２をエッ
チングし、図８に示すように接続孔７を形成し、第２の
層間絶縁膜４を堆積する。Using this resist pattern as a mask, the etching stopper film 3 and the first interlayer insulating film 2 are etched to form a connection hole 7 as shown in FIG. 8, and a second interlayer insulating film 4 is deposited.
【００１７】次に図９に示すように、リソグラフィーに
より第２の層間絶縁膜４上に配線溝形成用のレジストパ
ターン６を形成する。Next, as shown in FIG. 9, a resist pattern 6 for forming a wiring groove is formed on the second interlayer insulating film 4 by lithography.
【００１８】このレジストパターン６をマスクとして第
２の層間絶縁膜４をエッチングし、図１０に示すように
接続孔７及び溝配線８を同時形成する。Using this resist pattern 6 as a mask, the second interlayer insulating film 4 is etched, and a connection hole 7 and a groove wiring 8 are simultaneously formed as shown in FIG.
【００１９】しかしながら、図８及び図９に示す第２の
方法は、第１の方法と同様に、接続孔７と配線溝８を同
時形成するエッチングの制御性に問題があり、図７に示
すように接続孔７の開口縁の角部がテーパ上に大幅にエ
ッチングされた形状になってしまうという問題がある。However, the second method shown in FIGS. 8 and 9 has a problem in the controllability of etching for simultaneously forming the connection hole 7 and the wiring groove 8 as in the first method. As described above, there is a problem that the corner of the opening edge of the connection hole 7 becomes a shape largely etched on the taper.
【００２０】本発明の目的は、デュアルダマシンプロセ
スにおいて高い制御性で良好な接続孔及び配線溝を形成
できる半導体装置の製造方法を提供することにある。An object of the present invention is to provide a method of manufacturing a semiconductor device capable of forming good connection holes and wiring grooves with high controllability in a dual damascene process.
【００２１】[0021]
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、デュアルダ
マシン（Ｄｕａｌ Ｄａｍａｓｃｅｎｅ）プロセスを用
いて絶縁膜に接続孔と配線溝を同時に形成する半導体装
置の製造方法であって、絶縁膜に開口される前記接続孔
の開口縁の角部に対するスパッタによるエッチング量の
増加を抑制するものである。In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention is directed to a semiconductor device in which a connection hole and a wiring groove are simultaneously formed in an insulating film using a dual damascene process. A method of manufacturing a device, which suppresses an increase in an etching amount due to sputtering with respect to a corner of an opening edge of the connection hole opened in an insulating film.
【００２２】また前記絶縁膜に開口される前記接続孔の
開口縁の角部領域にエッチングストッパー膜を形成し、
スパッタによるエッチング量の増加を抑制する。An etching stopper film is formed in a corner region of an opening edge of the connection hole opened in the insulating film;
An increase in the amount of etching due to sputtering is suppressed.
【００２３】[0023]
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below with reference to the drawings.
【００２４】図１〜図４は、本発明の一実施形態に係る
半導体装置の製造方法を工程順に示す断面図である。1 to 4 are sectional views showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps.
【００２５】まず図１に示すように、下層配線１上に、
例えばプラズマＣＶＤ法などを用いて、第１の層間絶縁
膜２としての膜厚が例えば８００ｎｍのＳｉＯ2膜２、
第１のエッチングストッパー膜３としての膜厚が例えば
１００ｎｍのＳｉ3Ｎ4膜３、第２の絶縁層間膜４として
の膜厚が例えば８００ｎｍのＳｉＯ2膜４を順次形成す
る。First, as shown in FIG.
For example, by using a plasma CVD method or the like, the SiO 2 film 2 having a thickness of, for example, 800 nm as the first interlayer insulating film 2 is formed.
An Si 3 N 4 film 3 having a thickness of, for example, 100 nm as the first etching stopper film 3 and an SiO 2 film 4 having a thickness of, for example, 800 nm as the second insulating interlayer film 4 are sequentially formed.
【００２６】次に、ＳｉＯ2膜４上にリソグラフィーに
より接続孔形成用のレジストパターン（図示せず）を形
成した後、このレジストパターンをマスクとして、Ｓｉ
Ｏ2膜４及びＳｉ3Ｎ4膜３を順次エッチングし、接続孔
７を開口する。Next, after a resist pattern (not shown) for forming a connection hole is formed on the SiO 2 film 4 by lithography, the resist pattern is used as a mask to form Si.
The O 2 film 4 and the Si 3 N 4 film 3 are sequentially etched to open a connection hole 7.
【００２７】引き続いてレジストパターンを除去した
後、第２のエッチングストッパー膜５としての膜厚が例
えば２０ｎｍのＳｉ3Ｎ4膜５を、接続孔７を含むＳｉＯ
2膜４上に堆積する。Subsequently, after removing the resist pattern, an Si 3 N 4 film 5 having a thickness of, for example, 20 nm as the second etching stopper film 5 is replaced with a SiO 2 film including the connection hole 7.
2 Deposited on the film 4.
【００２８】次に図２に示すように、Ｓｉ3Ｎ4膜５を、
例えばＣＨＦ3とＯ2の混合ガスによる異方性エッチング
法を用いてエッチングして、Ｓｉ3Ｎ4膜５を接続孔７の
側壁部のみに残留させる。Next, as shown in FIG. 2, the Si 3 N 4 film 5 is
For example, etching is performed using an anisotropic etching method using a mixed gas of CHF 3 and O 2 to leave the Si 3 N 4 film 5 only on the side wall of the connection hole 7.
【００２９】次にＳｉＯ2膜４上に配線溝形成用のレジ
ストパターン６を形成する。Next, a resist pattern 6 for forming a wiring groove is formed on the SiO 2 film 4.
【００３０】次に図３に示すように、レジストパターン
６をマスクとして、ＳｉＯ2膜４をエッチングする。Next, as shown in FIG. 3, the SiO 2 film 4 is etched using the resist pattern 6 as a mask.
【００３１】ＳｉＯ2膜４をエッチングする際、図３に
示すように配線溝部８は、エッチングストッパー層であ
るＳｉ3Ｎ4膜３の深さに形成し、Ｓｉ3Ｎ4膜３が存在し
ない接続孔７の部分は、下層配線１の深さにエッチング
して形成する。[0031] etching the SiO 2 film 4, wiring groove 8 as shown in FIG. 3, and a depth of the Si 3 N 4 film 3 as an etching stopper layer, there is no the Si 3 N 4 film 3 The connection hole 7 is formed by etching to the depth of the lower wiring 1.
【００３２】この場合、形成される接続孔７の径は、第
２の層間絶縁膜４に形成した接続孔７の径から、接続孔
７の側壁に残留する第２のエッチングストッパー膜５の
膜厚の２倍の値を引いた値になる。In this case, the diameter of the connection hole 7 to be formed is determined by the diameter of the connection hole 7 formed in the second interlayer insulating film 4 and the thickness of the second etching stopper film 5 remaining on the side wall of the connection hole 7. The value is obtained by subtracting twice the thickness.
【００３３】そのため、レジストパターン６に設ける接
続孔形成用の開口パターンの径は、接続孔７の目標径の
大きさに、接続孔７の側壁に残留する第２のエッチング
ストッパー膜５の膜厚の２倍の値を足した値として設定
しておく。Therefore, the diameter of the opening pattern for forming the connection hole provided in the resist pattern 6 is set to the target diameter of the connection hole 7 and the thickness of the second etching stopper film 5 remaining on the side wall of the connection hole 7. Is set as a value obtained by adding twice the value of.
【００３４】次に図４に示すように、レジストパターン
６を除去した後、第１のエッチングストッパー膜である
Ｓｉ3Ｎ4膜３及び第２のエッチングストッパー膜である
Ｓｉ 3Ｎ4膜５を、例えばラジカル成分が主体のＳＦ6と
Ｈｅの混合ガスを用いたプラズマ法を用いて等方性ドラ
イエッチングして除去する。Next, as shown in FIG.
After removing 6, a first etching stopper film is formed.
SiThreeNFourA film 3 and a second etching stopper film
Si ThreeNFourThe film 5 is made of, for example, SF mainly containing a radical component.6When
An isotropic drive using a plasma method using a mixed gas of He.
Etch and remove.
【００３５】以上のように本発明の実施形態では、接続
孔７と配線溝８を同時形成する際、そのエッチングは、
接続孔７が下層配線１に到達するまで行なう。その際、
第２のエッチングストッパー膜である、接続孔７の側壁
に残留したＳｉ3Ｎ4膜５もスパッタにより一部がエッチ
ングされるが、エッチング終了時まで、接続孔７の側壁
に残留したＳｉ3Ｎ4膜５が第１のエッチングストッパー
膜３より上方に立上がって存在することにより、第１の
エッチングストッパー膜３に設けた接続孔７の開口縁の
角部が過剰にエッチングされることが阻止されることと
なり、ほぼ同一径で接続孔７を開口することができ、良
好な形状の接続孔７及び配線溝８を得ることができる。As described above, in the embodiment of the present invention, when the connection hole 7 and the wiring groove 8 are simultaneously formed, the etching is
The process is performed until the connection hole 7 reaches the lower wiring 1. that time,
A second etching stopper film and in part by even the sputter the Si 3 N 4 film 5 remaining on the side wall of the connection hole 7 is etched, until the end of etching, Si 3 remaining on the side wall of the connection hole 7 N Since the fourth film 5 rises above the first etching stopper film 3, the corner of the opening edge of the connection hole 7 provided in the first etching stopper film 3 is prevented from being excessively etched. As a result, the connection holes 7 can be opened with substantially the same diameter, and the connection holes 7 and the wiring grooves 8 having good shapes can be obtained.
【００３６】なお、本発明の一実施形態について具体的
に説明したが、上述の実施形態に限定されるものではな
く、本発明の技術的思想に基づく各種の変形が可能であ
る。例えば、上述した実施形態においては、図３及び図
４のようにレジストパターン６を除去した後にＳｉ3Ｎ4
膜３とＳｉ3Ｎ4膜５を除去しているが、Ｓｉ3Ｎ4膜３と
Ｓｉ3Ｎ4膜５を除去した後に配線溝形成用レジストパタ
ーン６を除去するようにしてもよい。Although one embodiment of the present invention has been specifically described, the present invention is not limited to the above-described embodiment, and various modifications based on the technical idea of the present invention are possible. For example, in the embodiment described above, Si 3 N 4 after removing the resist pattern 6 as shown in FIGS. 3 and 4
Although the film 3 and the Si 3 N 4 film 5 are removed, the wiring groove forming resist pattern 6 may be removed after the Si 3 N 4 film 3 and the Si 3 N 4 film 5 are removed.
【００３７】また、第１の層間絶縁膜２及び第２の層間
絶縁膜４としてＳｉＯ2膜を用いたが、ＳｉＯx（ｘ≠
２）膜，ＳｉＯＦ膜，及びこれらの膜にＢ、Ｐ等を添加
した膜を用いてもよい。また、ＨＳＱ（ｈｙｄｒｏｇｅ
ｎｓｉｌｓｅｓｑｕｉｏｘａｎｅ）膜やＰＴＦＥ（ｐｏ
ｌｙ−ｔｅｔｒａｆｌｕｏｒｏｅｔｈｙｌｅｎｅ）膜の
ような有機膜を用いてもよい。Although the SiO 2 film was used as the first interlayer insulating film 2 and the second interlayer insulating film 4, SiO x (x ≠
2) A film, a SiOF film, or a film obtained by adding B, P, or the like to these films may be used. In addition, HSQ (hydroge
nsilsesquioxane) membrane or PTFE (po
An organic film such as a ly-tetrafluoroethylene film may be used.
【００３８】また、Ｓｉ3Ｎ4膜の除去には、ＳＦ6とＨ
ｅの混合ガスによる等方性ドライエッチング法を用いた
が、ＣＨＦ3とＯ2の混合ガス等による異方性ドライエッ
チング法を用いてもよい。For removing the Si 3 N 4 film, SF 6 and H
Although an isotropic dry etching method using a mixed gas of e is used, an anisotropic dry etching method using a mixed gas of CHF 3 and O 2 or the like may be used.
【００３９】また、エッチングストッパー層としてＳｉ
3Ｎ4膜を用いたが、絶縁膜のエッチング時にエッチング
耐性を有するものであれば、いずれのものであってもよ
く、ポリマーのような有機膜であっても良い。Further, Si as an etching stopper layer
3 N 4 The film was used, so long as it has an etching resistance during the etching of the insulating film may also be any of those may be an organic film such as a polymer.
【００４０】[0040]
【発明の効果】以上説明したように本発明によれば、デ
ュアルダマシン（Ｄｕａｌ Ｄａｍａｓｃｅｎｅ）プロ
セスを用いて絶縁膜に接続孔と配線溝を同時に形成する
際に、絶縁膜に開口される接続孔の開口縁の角部に対す
るスパッタによるエッチング量の増加を抑制するため、
接続孔及び配線溝の形状の悪化を抑制することができ
る。As described above, according to the present invention, when a connection hole and a wiring groove are simultaneously formed in an insulating film using a dual damascene (Dual Damascene) process, the connection hole formed in the insulating film is removed. In order to suppress an increase in the etching amount due to sputtering on the corners of the opening edge,
Deterioration of the shape of the connection hole and the wiring groove can be suppressed.
【図１】本発明の一実施形態に係る半導体装置の製造方
法を製造工程順に示す断面図である。FIG. 1 is a sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention in the order of manufacturing steps.
【図２】本発明の一実施形態に係る半導体装置の製造方
法を製造工程順に示す断面図である。FIG. 2 is a cross-sectional view illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of manufacturing steps.
【図３】本発明の一実施形態に係る半導体装置の製造方
法を製造工程順に示す断面図である。FIG. 3 is a cross-sectional view illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of manufacturing steps.
【図４】本発明の一実施形態に係る半導体装置の製造方
法を製造工程順に示す断面図である。FIG. 4 is a cross-sectional view illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of manufacturing steps.
【図５】従来例に係る半導体装置の製造方法を製造工程
順に示す断面図である。FIG. 5 is a sectional view illustrating a method of manufacturing a semiconductor device according to a conventional example in the order of manufacturing steps.
【図６】従来例に係る半導体装置の製造方法を製造工程
順に示す断面図である。FIG. 6 is a cross-sectional view illustrating a method of manufacturing a semiconductor device according to a conventional example in the order of manufacturing steps.
【図７】従来例に係る半導体装置の製造方法における問
題を説明する断面図である。FIG. 7 is a cross-sectional view illustrating a problem in a method of manufacturing a semiconductor device according to a conventional example.
【図８】他の従来例に係る半導体装置の製造方法を製造
工程順に示す断面図である。FIG. 8 is a cross-sectional view showing a method of manufacturing a semiconductor device according to another conventional example in the order of manufacturing steps.
【図９】他の従来例に係る半導体装置の製造方法を製造
工程順に示す断面図である。FIG. 9 is a cross-sectional view showing a method of manufacturing a semiconductor device according to another conventional example in the order of manufacturing steps.
【図１０】他の従来例に係る半導体装置の製造方法を製
造工程順に示す断面図である。FIG. 10 is a cross-sectional view showing a method of manufacturing a semiconductor device according to another conventional example in the order of manufacturing steps.
１ 下層配線 ２ 第１の層間絶縁膜 ３ 第１のエッチングストッパー膜 ４ 第２の層間絶縁膜 ５ 第２のエッチングストッパー膜 ６ レジストパターン ７ 接続孔 ８ 配線溝 DESCRIPTION OF SYMBOLS 1 Lower wiring 2 First interlayer insulating film 3 First etching stopper film 4 Second interlayer insulating film 5 Second etching stopper film 6 Resist pattern 7 Connection hole 8 Wiring groove
Claims (2)
ｓｃｅｎｅ）プロセスを用いて絶縁膜に接続孔と配線溝
を同時に形成する半導体装置の製造方法であって、 絶縁膜に開口される前記接続孔の開口縁の角部に対する
スパッタによるエッチング量の増加を抑制することを特
徴とする半導体装置の製造方法。1. Dual damascene (Dual Dama)
A method of manufacturing a semiconductor device, wherein a connection hole and a wiring groove are simultaneously formed in an insulating film by using a process (scene), wherein an increase in the amount of etching by sputtering with respect to a corner of an opening edge of the connection hole opened in the insulating film is reduced. A method for manufacturing a semiconductor device, comprising:
の角部領域にエッチングストッパー膜を形成し、スパッ
タによるエッチング量の増加を抑制することを特徴とす
る請求項１に記載の半導体装置の製造方法。2. The semiconductor according to claim 1, wherein an etching stopper film is formed in a corner region of an opening edge of the connection hole opened in the insulating film to suppress an increase in an etching amount due to sputtering. Device manufacturing method.
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