JP2000267985A - メモリコントローラおよびメモリアクセス制御方法 - Google Patents
メモリコントローラおよびメモリアクセス制御方法Info
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Abstract
(57)【要約】
【課題】 簡単な構成で所定のビット幅以下のデータバ
スであっても制御ラインを共有して所定のビット幅のメ
モリに対するアクセスを正常に実行させることである。 【解決手段】 ＳＤＲＡＭ１０２に対する書込みアクセ
ス要求に基づきメモリコントローラ１０１がＳＤＲＡＭ
１０２に対する制御信号またはライトデータのいずれか
に遷移させ、制御信号中のアドレスを「−１」減算し、
該減算したアドレス部分への書込みを無効化して、ＳＤ
ＲＡＭ１０２に対する書込みアクセス要求時に、データ
バスと制御信号のための制御ラインとによる共有ライン
を介して前記所定のビット幅でデータを書き込ませ、Ｓ
ＤＲＡＭ１０２に対する読出しアクセス要求時に、共有
ラインを介してＳＤＲＡＭ１０２からリードデータを読
み出させる構成を特徴とする。
スであっても制御ラインを共有して所定のビット幅のメ
モリに対するアクセスを正常に実行させることである。 【解決手段】 ＳＤＲＡＭ１０２に対する書込みアクセ
ス要求に基づきメモリコントローラ１０１がＳＤＲＡＭ
１０２に対する制御信号またはライトデータのいずれか
に遷移させ、制御信号中のアドレスを「−１」減算し、
該減算したアドレス部分への書込みを無効化して、ＳＤ
ＲＡＭ１０２に対する書込みアクセス要求時に、データ
バスと制御信号のための制御ラインとによる共有ライン
を介して前記所定のビット幅でデータを書き込ませ、Ｓ
ＤＲＡＭ１０２に対する読出しアクセス要求時に、共有
ラインを介してＳＤＲＡＭ１０２からリードデータを読
み出させる構成を特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、所定のビット幅以
下のデータバスを介して所定のビット幅のメモリに対す
るアクセスを制御するメモリコントローラおよびメモリ
アクセス制御方法に関するものである。
下のデータバスを介して所定のビット幅のメモリに対す
るアクセスを制御するメモリコントローラおよびメモリ
アクセス制御方法に関するものである。
【０００２】
【従来の技術】従来、メモリ媒体としてのＳＤＲＡＭの
メモリコントローラは、デバイス（ＳＤＲＡＭ）の各信
号（Ｄ（Ｄａｔａ−Ｂｕｓ），Ａ（Ａｄｄｒｅｓｓ−Ｂ
ｕｓ），／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳ，ＤＱ
Ｍ）を図６に示すように接続し、それぞれの信号線で個
別に制御するように構成されている。
メモリコントローラは、デバイス（ＳＤＲＡＭ）の各信
号（Ｄ（Ｄａｔａ−Ｂｕｓ），Ａ（Ａｄｄｒｅｓｓ−Ｂ
ｕｓ），／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＣＳ，ＤＱ
Ｍ）を図６に示すように接続し、それぞれの信号線で個
別に制御するように構成されている。
【０００３】図６は、従来のメモリコントローラの構成
を説明するブロック図である。
を説明するブロック図である。
【０００４】図において、１０１はメモリコントローラ
で、ＳＤＲＡＭ１０２とＤａｔａ−Ｂｕｓ，Ａｄｄｒｅ
ｓｓ−Ｂｕｓ，／ＲＡＳ信号，／ＣＡＳ信号，／ＷＥ信
号，／ＣＳ信号，ＤＱＭ信号等によりそのアクセスが制
御されている。
で、ＳＤＲＡＭ１０２とＤａｔａ−Ｂｕｓ，Ａｄｄｒｅ
ｓｓ−Ｂｕｓ，／ＲＡＳ信号，／ＣＡＳ信号，／ＷＥ信
号，／ＣＳ信号，ＤＱＭ信号等によりそのアクセスが制
御されている。
【０００５】
【発明が解決しようとする課題】しかしながら上記従来
例では、メモリコントローラ１０１側にもデバイス（Ｓ
ＤＲＡＭ１０２）と同じ数の信号端子が必要であったた
め、次の，に示すような問題点があった。
例では、メモリコントローラ１０１側にもデバイス（Ｓ
ＤＲＡＭ１０２）と同じ数の信号端子が必要であったた
め、次の，に示すような問題点があった。
【０００６】信号端子が多数必要となるためメモリコ
ントローラのＩＣのパッケージが大きくなり、高コスト
になってしまう。
ントローラのＩＣのパッケージが大きくなり、高コスト
になってしまう。
【０００７】パッケージが大きくなることで、高密度
実装に対して不利になり、基板のコスト、放射ノイズ等
に悪影響を及ぼす。
実装に対して不利になり、基板のコスト、放射ノイズ等
に悪影響を及ぼす。
【０００８】本発明は、上記の問題点を解決するために
なされたもので、メモリに対する書込みアクセス要求に
基づきメモリに対する制御信号またはライトデータのい
ずれかに遷移させ、制御信号中のアドレスを「−１」減
算し、該減算したアドレス部分への書込みを無効化し
て、メモリに対する書込みアクセス要求時に、データバ
スと制御信号のための制御ラインとによる共有ラインを
介して前記所定のビット幅でデータを書き込ませ、メモ
リに対する読出しアクセス要求時に、前記共有ラインを
介してメモリからリードデータを読み出させることによ
り、簡単な構成で所定のビット幅以下のデータバスであ
っても制御ラインを共有して所定のビット幅のメモリに
対するアクセスを正常に実行できる小型のメモリシステ
ムを自在に構築することができるメモリコントローラお
よびメモリアクセス制御方法を提供することである。
なされたもので、メモリに対する書込みアクセス要求に
基づきメモリに対する制御信号またはライトデータのい
ずれかに遷移させ、制御信号中のアドレスを「−１」減
算し、該減算したアドレス部分への書込みを無効化し
て、メモリに対する書込みアクセス要求時に、データバ
スと制御信号のための制御ラインとによる共有ラインを
介して前記所定のビット幅でデータを書き込ませ、メモ
リに対する読出しアクセス要求時に、前記共有ラインを
介してメモリからリードデータを読み出させることによ
り、簡単な構成で所定のビット幅以下のデータバスであ
っても制御ラインを共有して所定のビット幅のメモリに
対するアクセスを正常に実行できる小型のメモリシステ
ムを自在に構築することができるメモリコントローラお
よびメモリアクセス制御方法を提供することである。
【０００９】
【課題を解決するための手段】本発明に係る第１の発明
は、所定のビット幅以下のデータバスを介して所定のビ
ット幅のメモリ（図１に示すＳＤＲＡＭ１０２）に対す
るアクセスを制御するメモリコントローラであって、前
記メモリに対する書込みアクセス要求に基づき前記メモ
リに対する制御信号またはライトデータのいずれかに遷
移させる選択手段（図２に示すセレクタ２０３）と、前
記選択手段により前記制御ラインを前記データバスに遷
移させる場合に、前記制御信号中のアドレスを「−１」
減算する減算手段（図２に示す減算器２０２）と、前記
減算手段により「−１」減算したアドレス部分への書込
みを無効化する無効化手段（図２に示すシーケンサ２０
１）と、前記メモリに対する書込みアクセス要求時に、
前記データバスと前記制御信号のための制御ラインとに
よる共有ラインを介して前記所定のビット幅でデータを
書き込ませ、前記メモリに対する読出しアクセス要求時
に、前記共有ラインを介して前記メモリからリードデー
タを読み出させる制御手段（セレクタ２０５〜２０８，
シーケンサ２０１）とを有するものである。
は、所定のビット幅以下のデータバスを介して所定のビ
ット幅のメモリ（図１に示すＳＤＲＡＭ１０２）に対す
るアクセスを制御するメモリコントローラであって、前
記メモリに対する書込みアクセス要求に基づき前記メモ
リに対する制御信号またはライトデータのいずれかに遷
移させる選択手段（図２に示すセレクタ２０３）と、前
記選択手段により前記制御ラインを前記データバスに遷
移させる場合に、前記制御信号中のアドレスを「−１」
減算する減算手段（図２に示す減算器２０２）と、前記
減算手段により「−１」減算したアドレス部分への書込
みを無効化する無効化手段（図２に示すシーケンサ２０
１）と、前記メモリに対する書込みアクセス要求時に、
前記データバスと前記制御信号のための制御ラインとに
よる共有ラインを介して前記所定のビット幅でデータを
書き込ませ、前記メモリに対する読出しアクセス要求時
に、前記共有ラインを介して前記メモリからリードデー
タを読み出させる制御手段（セレクタ２０５〜２０８，
シーケンサ２０１）とを有するものである。
【００１０】本発明に係る第２の発明は、前記メモリ
は、ＳＤＲＡＭで構成するものである。
は、ＳＤＲＡＭで構成するものである。
【００１１】本発明に係る第３の発明は、前記メモリ
は、シンクロナスＤＲＡＭインタフェースを備えるＳＧ
ＲＡＭで構成するものである。
は、シンクロナスＤＲＡＭインタフェースを備えるＳＧ
ＲＡＭで構成するものである。
【００１２】本発明に係る第４の発明は、前記減算手段
は、ＳＤＲＡＭで構成されるメモリのカラムアドレスを
「−１」減算するものである。
は、ＳＤＲＡＭで構成されるメモリのカラムアドレスを
「−１」減算するものである。
【００１３】本発明に係る第５の発明は、前記無効化手
段は、前記減算手段により「−１」減算したアドレス部
分への書込みをデータ入出力マスク信号で無効化するも
のである。
段は、前記減算手段により「−１」減算したアドレス部
分への書込みをデータ入出力マスク信号で無効化するも
のである。
【００１４】本発明に係る第６の発明は、所定のビット
幅以下のデータバスを介して所定のビット幅のメモリに
対するアクセスを制御するメモリコントローラにおける
メモリアクセス制御方法であって、前記メモリに対する
書込みアクセス要求に基づき前記メモリに対する制御信
号またはライトデータのいずれかに遷移させる選択工程
（図３に示すバンクアクティブ状態）と、前記選択工程
により前記制御ラインを前記データバスに遷移させる場
合に、前記制御信号中のアドレスを「−１」減算する減
算工程（図３に示すバンクアクティブ状態）と、前記減
算工程により「−１」減算したアドレス部分への書込み
を無効化する無効化工程（図３に示すＳＤＲＡＭのライ
ト状態）と、前記メモリに対する書込みアクセス要求時
に、前記データバスと前記制御信号のための制御ライン
とによる共有ラインを介して前記所定のビット幅でデー
タを書き込ませ、前記メモリに対する読出しアクセス要
求時に、前記共有ラインを介して前記メモリからリード
データを読み出させる書込み／読出し工程（図３に示す
ライト状態，リード状態）とを有するものである。
幅以下のデータバスを介して所定のビット幅のメモリに
対するアクセスを制御するメモリコントローラにおける
メモリアクセス制御方法であって、前記メモリに対する
書込みアクセス要求に基づき前記メモリに対する制御信
号またはライトデータのいずれかに遷移させる選択工程
（図３に示すバンクアクティブ状態）と、前記選択工程
により前記制御ラインを前記データバスに遷移させる場
合に、前記制御信号中のアドレスを「−１」減算する減
算工程（図３に示すバンクアクティブ状態）と、前記減
算工程により「−１」減算したアドレス部分への書込み
を無効化する無効化工程（図３に示すＳＤＲＡＭのライ
ト状態）と、前記メモリに対する書込みアクセス要求時
に、前記データバスと前記制御信号のための制御ライン
とによる共有ラインを介して前記所定のビット幅でデー
タを書き込ませ、前記メモリに対する読出しアクセス要
求時に、前記共有ラインを介して前記メモリからリード
データを読み出させる書込み／読出し工程（図３に示す
ライト状態，リード状態）とを有するものである。
【００１５】本発明に係る第７の発明は、前記メモリ
は、ＳＤＲＡＭで構成するものである。
は、ＳＤＲＡＭで構成するものである。
【００１６】本発明に係る第８の発明は、前記メモリ
は、シンクロナスＤＲＡＭインタフェースを備えるＳＧ
ＲＡＭで構成するものである。
は、シンクロナスＤＲＡＭインタフェースを備えるＳＧ
ＲＡＭで構成するものである。
【００１７】本発明に係る第９の発明は、前記減算工程
は、ＳＤＲＡＭで構成されるメモリのカラムアドレスを
「−１」減算するものである。
は、ＳＤＲＡＭで構成されるメモリのカラムアドレスを
「−１」減算するものである。
【００１８】本発明に係る第１０の発明は、前記無効化
工程は、前記減算工程により「−１」減算したアドレス
部分への書込みをデータ入出力マスク信号で無効化する
ものである。
工程は、前記減算工程により「−１」減算したアドレス
部分への書込みをデータ入出力マスク信号で無効化する
ものである。
【００１９】
【発明の実施の形態】図１は、本発明の一実施形態を示
すメモリコントローラの構成を説明するブロック図であ
り、図６と同一のものには同一の符号を付してある。
すメモリコントローラの構成を説明するブロック図であ
り、図６と同一のものには同一の符号を付してある。
【００２０】図において、１０１はメモリコントローラ
であり、１０２はＳＤＲＡＭ（またはＳＤＲＡＭモジュ
ール）であり、この両者を図のようにＳＤＲＡＭ１０２
のデータバスと制御信号をメモリコントローラ１０１の
同一信号線を介して接続する。
であり、１０２はＳＤＲＡＭ（またはＳＤＲＡＭモジュ
ール）であり、この両者を図のようにＳＤＲＡＭ１０２
のデータバスと制御信号をメモリコントローラ１０１の
同一信号線を介して接続する。
【００２１】メモリコントローラ１０１は、ＣＰＵ等の
他のハードウエア（図示せず）からの要求にしたがっ
て、この信号線の共有化を行ったＳＤＲＡＭ１０２を制
御する。
他のハードウエア（図示せず）からの要求にしたがっ
て、この信号線の共有化を行ったＳＤＲＡＭ１０２を制
御する。
【００２２】図２は、図１に示したメモリコントローラ
１０１の要部制御構成を説明する回路ブロック図であ
る。
１０１の要部制御構成を説明する回路ブロック図であ
る。
【００２３】図２において、２０２は減算器であり、入
力データを“−１”減算して出力する。具体的には、こ
こでカラムアドレス（Ｃｏｌｕｍｎアドレス）の“−
１”減算を実行する。
力データを“−１”減算して出力する。具体的には、こ
こでカラムアドレス（Ｃｏｌｕｍｎアドレス）の“−
１”減算を実行する。
【００２４】２０３，２０４，２０５，２０６，２０
７，２０８はセレクタであり、Ｓ入力が“１”のときＡ
入力データを選択し、Ｓ入力が“０”のときはＢ入力デ
ータを選択するように動作する。
７，２０８はセレクタであり、Ｓ入力が“１”のときＡ
入力データを選択し、Ｓ入力が“０”のときはＢ入力デ
ータを選択するように動作する。
【００２５】具体的には、セレクタ２０３でリードかラ
イトかによってカラムアドレス（Ｃｏｌｕｍｎアドレ
ス）の選択を行い、セレクタ２０４でローアドレス（Ｒ
ｏｗアドレス）とＣｏｌｕｍｎアドレスの切り替えを行
い、セレクタ２０５〜２０８で制御信号（アドレスを含
む）とライトデータの切り替えを行う。
イトかによってカラムアドレス（Ｃｏｌｕｍｎアドレ
ス）の選択を行い、セレクタ２０４でローアドレス（Ｒ
ｏｗアドレス）とＣｏｌｕｍｎアドレスの切り替えを行
い、セレクタ２０５〜２０８で制御信号（アドレスを含
む）とライトデータの切り替えを行う。
【００２６】２０１はシーケンサであり、図３に示す状
態遷移手順に従ってメモリアクセス状態を制御する。
態遷移手順に従ってメモリアクセス状態を制御する。
【００２７】以下、図３に示す状態遷移図および図４，
図５に示すタイミングチャートに基づいてＳＤＲＡＭ１
０２に対するメモリアクセス制御動作について説明す
る。
図５に示すタイミングチャートに基づいてＳＤＲＡＭ１
０２に対するメモリアクセス制御動作について説明す
る。
【００２８】図３は、図２に示したシーケンサ２０１に
よるメモリアクセス状態を説明する状態遷移図であり、
図４は、本発明に係るメモリコントローラにおけるメモ
リライト動作を説明するするタイミングチャートであ
り、図５は、本発明に係るメモリコントローラにおける
メモリリード動作を説明するするタイミングチャートで
ある。なお、本実施形態においては、ＳＤＲＡＭ１０２
の初期化（パワーオンシーケンスやモードレジスタセッ
ト等）は済んでいることとし、その詳細な説明は割愛す
る。なお、モードレジスタセットでは、ＣＡＳレイテン
シを２以上（本実施形態では２）、バーストレングスを
フルページにする必要がある。
よるメモリアクセス状態を説明する状態遷移図であり、
図４は、本発明に係るメモリコントローラにおけるメモ
リライト動作を説明するするタイミングチャートであ
り、図５は、本発明に係るメモリコントローラにおける
メモリリード動作を説明するするタイミングチャートで
ある。なお、本実施形態においては、ＳＤＲＡＭ１０２
の初期化（パワーオンシーケンスやモードレジスタセッ
ト等）は済んでいることとし、その詳細な説明は割愛す
る。なお、モードレジスタセットでは、ＣＡＳレイテン
シを２以上（本実施形態では２）、バーストレングスを
フルページにする必要がある。
【００２９】図において、ＩＤＯＬはアイドル状態であ
り、ＣＰＵ等の他のハードウエア（図示せず）からの要
求信号（ＲＥＱ信号）を待つ状態（ＳＤＲＡＭはアイド
ル状態）に対応する。
り、ＣＰＵ等の他のハードウエア（図示せず）からの要
求信号（ＲＥＱ信号）を待つ状態（ＳＤＲＡＭはアイド
ル状態）に対応する。
【００３０】ＡＣＴはバンクアクティブ状態であり、Ｃ
ＰＵ等からの要求信号（ＲＥＱ）が“１”になると、／
ＣＳ←０，ＲＡＳｎ←０，ＯＥｎ←０の処理（ＳＤＲＡ
Ｍに対しＲｏｗアドレスの出力、バンクアクティブコマ
ンドの発行処理）を行う状態（バンクアクティブ状態）
に対応する。
ＰＵ等からの要求信号（ＲＥＱ）が“１”になると、／
ＣＳ←０，ＲＡＳｎ←０，ＯＥｎ←０の処理（ＳＤＲＡ
Ｍに対しＲｏｗアドレスの出力、バンクアクティブコマ
ンドの発行処理）を行う状態（バンクアクティブ状態）
に対応する。
【００３１】このバンクアクティブ状態では、以後の処
理状態が分岐するので、まずライト（ＲｎＷ＝１）処理
の場合を図４に示すタイミングチャート等を参照しなが
ら説明する。
理状態が分岐するので、まずライト（ＲｎＷ＝１）処理
の場合を図４に示すタイミングチャート等を参照しなが
ら説明する。
【００３２】ＩＷはウェイト（バンクアクティブ）状態
で、リードライト信号（ＲｎＷ）を観測し、ＲｎＷ＝１
（ライト）であったら、／ＣＳ←１，ＲＡＳｎ←１，Ｃ
ＳＥＬ←１，ＷＡＳＥＬ←１の処理（セレクタ２０３，
２０４を切り替え、ＳＤＲＡＭに対し“−１”したＣｏ
ｌｕｍｎアドレスの出力処理）を行う状態に対応する。
で、リードライト信号（ＲｎＷ）を観測し、ＲｎＷ＝１
（ライト）であったら、／ＣＳ←１，ＲＡＳｎ←１，Ｃ
ＳＥＬ←１，ＷＡＳＥＬ←１の処理（セレクタ２０３，
２０４を切り替え、ＳＤＲＡＭに対し“−１”したＣｏ
ｌｕｍｎアドレスの出力処理）を行う状態に対応する。
【００３３】ＷＣは第１のライト状態で、／ＣＳ←０，
ＣＡＳｎ←０，ＷＥｎ←０の処理（ＳＤＲＡＭに対しラ
イトコマンドの発行処理）を行う。但し、ＤＱＭ信号に
よってライトはマスクされている。
ＣＡＳｎ←０，ＷＥｎ←０の処理（ＳＤＲＡＭに対しラ
イトコマンドの発行処理）を行う。但し、ＤＱＭ信号に
よってライトはマスクされている。
【００３４】ＷＤは第２のライト状態で、／ＣＳ←１，
ＣＡＳｎ←１，ＷＥｎ←１，ＣＳＥＬ←０，ＤＱＭ←０
ｈ，ＡＣＫ←１，ＷＤＳＥＬ←１，ＷＡＳＥＬ←０の処
理（セレクタ２０５〜２０８を切り替え、ＳＤＲＡＭに
対しライトデータの出力、ＣＰＵ等へのライト完了の通
知処理）を行う状態に対応する。なお、バースト長をカ
ウントするカウンタを順次カウントアップ（ＢＣ←ＢＣ
＋１）し、ＢＣ＝ＢＬ（ＢＬ：バースト長）が成立する
までライトを続行する。
ＣＡＳｎ←１，ＷＥｎ←１，ＣＳＥＬ←０，ＤＱＭ←０
ｈ，ＡＣＫ←１，ＷＤＳＥＬ←１，ＷＡＳＥＬ←０の処
理（セレクタ２０５〜２０８を切り替え、ＳＤＲＡＭに
対しライトデータの出力、ＣＰＵ等へのライト完了の通
知処理）を行う状態に対応する。なお、バースト長をカ
ウントするカウンタを順次カウントアップ（ＢＣ←ＢＣ
＋１）し、ＢＣ＝ＢＬ（ＢＬ：バースト長）が成立する
までライトを続行する。
【００３５】ＰＲＥはプリチャージ状態で、ＤＱＭ←Ｆ
ｈ，ＡＣＫ←０，ＷＤＳＥＬ←０，／ＣＳ←０，ＲＡＳ
ｎ←０，ＷＥｎ←０の処理（セレクタ２０５〜２０８を
切り替え、ＳＤＲＡＭに対しプリチャージコマンドの発
行処理）を行う状態に対応する。その後、初期化を行
い、上記ＩＤＯＬのステートに戻る。
ｈ，ＡＣＫ←０，ＷＤＳＥＬ←０，／ＣＳ←０，ＲＡＳ
ｎ←０，ＷＥｎ←０の処理（セレクタ２０５〜２０８を
切り替え、ＳＤＲＡＭに対しプリチャージコマンドの発
行処理）を行う状態に対応する。その後、初期化を行
い、上記ＩＤＯＬのステートに戻る。
【００３６】なお、図４において、ＩＤＯＬ，ＡＣＴ，
ＩＷ，ＷＣ，ＷＤ，ＰＲＥ，ＩＤＯＬはステートして表
記している。
ＩＷ，ＷＣ，ＷＤ，ＰＲＥ，ＩＤＯＬはステートして表
記している。
【００３７】次に、リード（ＲｎＷ＝０）の処理の場合
を図５に示すタイミングチャート等を参照しながら説明
する。
を図５に示すタイミングチャート等を参照しながら説明
する。
【００３８】ＩＲ１はバンクアクティブ状態で、リード
ライト信号（ＲｎＷ）を観測しＲｎＷ＝０（リード）で
あったら、ＣＳ←１，ＲＡＳｎ←１，ＣＳＥＬ←１の処
理（セレクタ２０４を切り替え、ＳＤＲＡＭに対しＣｏ
ｌｕｍｎアドレスの出力処理）を行う状態に対応する。
ライト信号（ＲｎＷ）を観測しＲｎＷ＝０（リード）で
あったら、ＣＳ←１，ＲＡＳｎ←１，ＣＳＥＬ←１の処
理（セレクタ２０４を切り替え、ＳＤＲＡＭに対しＣｏ
ｌｕｍｎアドレスの出力処理）を行う状態に対応する。
【００３９】ＲＣはリード状態で、／ＣＳ←０，ＣＡＳ
ｎ←０，ＤＱＭ←０ｈの処理（ＳＤＲＡＭに対しリード
コマンドの発行処理）を行う状態に対応する。但し、Ｃ
ＡＳレイテンシ＝２のためデータバスはＨｉ−Ｚ（ハイ
インピーダンス）状態となる。
ｎ←０，ＤＱＭ←０ｈの処理（ＳＤＲＡＭに対しリード
コマンドの発行処理）を行う状態に対応する。但し、Ｃ
ＡＳレイテンシ＝２のためデータバスはＨｉ−Ｚ（ハイ
インピーダンス）状態となる。
【００４０】ＩＲ２はリード状態で、／ＣＳ←１，ＣＡ
Ｓｎ←１，ＣＳＥＬ←０，ＯＥｎ←０の処理（出力の停
止）を行う状態に対応する。但し、ＣＡＳレイテンシ＝
２のためデータバスはＨｉ−Ｚ（ハイインピーダンス）
状態となる。
Ｓｎ←１，ＣＳＥＬ←０，ＯＥｎ←０の処理（出力の停
止）を行う状態に対応する。但し、ＣＡＳレイテンシ＝
２のためデータバスはＨｉ−Ｚ（ハイインピーダンス）
状態となる。
【００４１】ＲＤはリード状態で、ＡＣＫ←１の処理
（ＣＰＵ等への有効データの通知処理）を行う状態に対
応する。
（ＣＰＵ等への有効データの通知処理）を行う状態に対
応する。
【００４２】なお、バースト長をカウントするカウンタ
を順次カウントアップ（ＢＣ←ＢＣ＋１）し、ＢＣ＝Ｂ
Ｌが成立するまでリードを続行する。
を順次カウントアップ（ＢＣ←ＢＣ＋１）し、ＢＣ＝Ｂ
Ｌが成立するまでリードを続行する。
【００４３】但し、ＢＣ＝ＢＬ−２の時にＤＱＭ←Ｆｈ
の処理（２サイクル後のＳＤＲＡＭリードデータのマス
ク）を行う。
の処理（２サイクル後のＳＤＲＡＭリードデータのマス
ク）を行う。
【００４４】ＩＲ３はリード状態で、ＡＣＫ←０の処理
（ＣＰＵ等への無効データの通知処理）を行う状態に対
応する。但し、ＤＱＭ信号でマスクされているためデー
タバスはＨｉ−Ｚ（ハイインピーダンス）状態となる。
（ＣＰＵ等への無効データの通知処理）を行う状態に対
応する。但し、ＤＱＭ信号でマスクされているためデー
タバスはＨｉ−Ｚ（ハイインピーダンス）状態となる。
【００４５】ＰＲＥはプリチャージ状態で、／ＣＳ←
０，ＲＡＳｎ←０，ＷＥｎ←０，ＯＥｎ←０の処理（Ｓ
ＤＲＡＭに対しプリチャージコマンドの発行処理）を行
う状態に対応する。その後、初期化を行い、上記ＩＤＯ
Ｌステートに戻る。
０，ＲＡＳｎ←０，ＷＥｎ←０，ＯＥｎ←０の処理（Ｓ
ＤＲＡＭに対しプリチャージコマンドの発行処理）を行
う状態に対応する。その後、初期化を行い、上記ＩＤＯ
Ｌステートに戻る。
【００４６】以上述べてきたように、図１に示すような
信号線の共有化を行っても、上記のような構成・動作に
よって支障なくＳＤＲＡＭ１０２へのアクセスが可能と
なる。
信号線の共有化を行っても、上記のような構成・動作に
よって支障なくＳＤＲＡＭ１０２へのアクセスが可能と
なる。
【００４７】従って、メモリコントローラ１０１のＩＣ
のパッケージの小型化が可能であり、メモリコントロー
ラ１０１自身のコストの低減が可能となる。
のパッケージの小型化が可能であり、メモリコントロー
ラ１０１自身のコストの低減が可能となる。
【００４８】また、パッケージの小型化、信号線の減少
に伴い、高密度実装に対し有利となり、基板コストの低
減、放射ノイズの減少等に対しても効果がある。
に伴い、高密度実装に対し有利となり、基板コストの低
減、放射ノイズの減少等に対しても効果がある。
【００４９】なお、上記実施形態では、データバスの上
位ビットと制御線との共有化を行ったが、共有化の組み
合わせは任意で良く、これらに限定されるものでない。
位ビットと制御線との共有化を行ったが、共有化の組み
合わせは任意で良く、これらに限定されるものでない。
【００５０】また、上記実施形態では、ＳＤＲＡＭにつ
いて述べたが、ＳＧＲＡＭでも良く、この場合ＳＧＲＡ
Ｍ特有のＤＳＦ信号もデータバスとの共有化が可能とな
る。
いて述べたが、ＳＧＲＡＭでも良く、この場合ＳＧＲＡ
Ｍ特有のＤＳＦ信号もデータバスとの共有化が可能とな
る。
【００５１】上記実施形態によれば、信号線の共有化を
行ってもＳＤＲＡＭへのアクセスが可能となり、メモリ
コントローラのＩＣのパッケージの小型化が可能であ
り、コスト低減の効果がある。また、パッケージの小型
化、信号線の減少に伴い、高密度実装に対し有利とな
り、基板コストの低減、放射ノイズの減少等に対しても
効果がある。
行ってもＳＤＲＡＭへのアクセスが可能となり、メモリ
コントローラのＩＣのパッケージの小型化が可能であ
り、コスト低減の効果がある。また、パッケージの小型
化、信号線の減少に伴い、高密度実装に対し有利とな
り、基板コストの低減、放射ノイズの減少等に対しても
効果がある。
【００５２】
【発明の効果】以上説明したように、本発明に係る第１
の発明によれば、所定のビット幅以下のデータバスを介
して所定のビット幅のメモリに対するアクセスを制御す
るメモリコントローラであって、前記メモリに対する書
込みアクセス要求に基づき前記メモリに対する制御信号
またはライトデータのいずれかに遷移させる選択手段
と、前記選択手段により前記制御ラインを前記データバ
スに遷移させる場合に、前記制御信号中のアドレスを
「−１」減算する減算手段と、前記減算手段により「−
１」減算したアドレス部分への書込みを無効化する無効
化手段と、前記メモリに対する書込みアクセス要求時
に、前記データバスと前記制御信号のための制御ライン
とによる共有ラインを介して前記所定のビット幅でデー
タを書き込ませ、前記メモリに対する読出しアクセス要
求時に、前記共有ラインを介して前記メモリからリード
データを読み出させる制御手段とを有するので、所定の
ビット幅以下のデータバスを介して所定のビット幅のメ
モリに対するアクセスを正常に実行でき、メモリコント
ローラ側のデータバス幅を削減でき、メモリコントロー
ラのＩＣパッケージを小型化できる。
の発明によれば、所定のビット幅以下のデータバスを介
して所定のビット幅のメモリに対するアクセスを制御す
るメモリコントローラであって、前記メモリに対する書
込みアクセス要求に基づき前記メモリに対する制御信号
またはライトデータのいずれかに遷移させる選択手段
と、前記選択手段により前記制御ラインを前記データバ
スに遷移させる場合に、前記制御信号中のアドレスを
「−１」減算する減算手段と、前記減算手段により「−
１」減算したアドレス部分への書込みを無効化する無効
化手段と、前記メモリに対する書込みアクセス要求時
に、前記データバスと前記制御信号のための制御ライン
とによる共有ラインを介して前記所定のビット幅でデー
タを書き込ませ、前記メモリに対する読出しアクセス要
求時に、前記共有ラインを介して前記メモリからリード
データを読み出させる制御手段とを有するので、所定の
ビット幅以下のデータバスを介して所定のビット幅のメ
モリに対するアクセスを正常に実行でき、メモリコント
ローラ側のデータバス幅を削減でき、メモリコントロー
ラのＩＣパッケージを小型化できる。
【００５３】また、ＩＣパッケージを小型化により、パ
ッケージの小型化、信号線の減少に伴い、高密度実装に
有利となり、基板コストを低減できるとともに、放射ノ
イズも減少できる。
ッケージの小型化、信号線の減少に伴い、高密度実装に
有利となり、基板コストを低減できるとともに、放射ノ
イズも減少できる。
【００５４】第２の発明によれば、前記メモリは、ＳＤ
ＲＡＭで構成するので、所定のビット幅以下のデータバ
スを介して所定のビット幅のＳＤＲＡＭに対するアクセ
スを正常に実行でき、メモリコントローラ側のデータバ
ス幅を削減できる。
ＲＡＭで構成するので、所定のビット幅以下のデータバ
スを介して所定のビット幅のＳＤＲＡＭに対するアクセ
スを正常に実行でき、メモリコントローラ側のデータバ
ス幅を削減できる。
【００５５】第３の発明によれば、前記メモリは、シン
クロナスＤＲＡＭインタフェースを備えるＳＧＲＡＭで
構成するので、所定のビット幅以下のデータバスを介し
て所定のビット幅のＳＧＲＡＭに対するアクセスを正常
に実行でき、メモリコントローラ側のデータバス幅を削
減できる。
クロナスＤＲＡＭインタフェースを備えるＳＧＲＡＭで
構成するので、所定のビット幅以下のデータバスを介し
て所定のビット幅のＳＧＲＡＭに対するアクセスを正常
に実行でき、メモリコントローラ側のデータバス幅を削
減できる。
【００５６】第４の発明によれば、前記減算手段は、Ｓ
ＤＲＡＭで構成されるメモリのカラムアドレスを「−
１」減算するので、簡単な構成で、ＳＤＲＡＭをアクセ
スする際の制御ラインをデータバスとして共有すること
ができる。
ＤＲＡＭで構成されるメモリのカラムアドレスを「−
１」減算するので、簡単な構成で、ＳＤＲＡＭをアクセ
スする際の制御ラインをデータバスとして共有すること
ができる。
【００５７】第５の発明によれば、前記無効化手段は、
前記減算手段により「−１」減算したアドレス部分への
書込みをＤＱＭ信号で無効化するので、簡単な構成で、
ＳＤＲＡＭをアクセスする際の制御ラインをデータバス
として共有することができる。
前記減算手段により「−１」減算したアドレス部分への
書込みをＤＱＭ信号で無効化するので、簡単な構成で、
ＳＤＲＡＭをアクセスする際の制御ラインをデータバス
として共有することができる。
【００５８】第６の発明によれば、所定のビット幅以下
のデータバスを介して所定のビット幅のメモリに対する
アクセスを制御するメモリコントローラにおけるメモリ
アクセス制御方法であって、前記メモリに対する書込み
アクセス要求に基づき前記メモリに対する制御信号また
はライトデータのいずれかに遷移させる選択工程と、前
記選択工程により前記制御ラインを前記データバスに遷
移させる場合に、前記制御信号中のアドレスを「−１」
減算する減算工程と、前記減算工程により「−１」減算
したアドレス部分への書込みを無効化する無効化工程
と、前記メモリに対する書込みアクセス要求時に、前記
データバスと前記制御信号のための制御ラインとによる
共有ラインを介して前記所定のビット幅でデータを書き
込ませ、前記メモリに対する読出しアクセス要求時に、
前記共有ラインを介して前記メモリからリードデータを
読み出させる書込み／読出し工程とを有するので、所定
のビット幅以下のデータバスを介して所定のビット幅の
メモリに対するアクセスを正常に実行でき、メモリコン
トローラ側のデータバス幅を削減でき、メモリコントロ
ーラのＩＣパッケージを小型化できる。
のデータバスを介して所定のビット幅のメモリに対する
アクセスを制御するメモリコントローラにおけるメモリ
アクセス制御方法であって、前記メモリに対する書込み
アクセス要求に基づき前記メモリに対する制御信号また
はライトデータのいずれかに遷移させる選択工程と、前
記選択工程により前記制御ラインを前記データバスに遷
移させる場合に、前記制御信号中のアドレスを「−１」
減算する減算工程と、前記減算工程により「−１」減算
したアドレス部分への書込みを無効化する無効化工程
と、前記メモリに対する書込みアクセス要求時に、前記
データバスと前記制御信号のための制御ラインとによる
共有ラインを介して前記所定のビット幅でデータを書き
込ませ、前記メモリに対する読出しアクセス要求時に、
前記共有ラインを介して前記メモリからリードデータを
読み出させる書込み／読出し工程とを有するので、所定
のビット幅以下のデータバスを介して所定のビット幅の
メモリに対するアクセスを正常に実行でき、メモリコン
トローラ側のデータバス幅を削減でき、メモリコントロ
ーラのＩＣパッケージを小型化できる。
【００５９】また、ＩＣパッケージの小型化により、パ
ッケージの小型化、信号線の減少に伴い、高密度実装に
有利となり、基板コストを低減できるとともに、放射ノ
イズも減少できる。
ッケージの小型化、信号線の減少に伴い、高密度実装に
有利となり、基板コストを低減できるとともに、放射ノ
イズも減少できる。
【００６０】第７の発明によれば、前記メモリは、ＳＤ
ＲＡＭで構成するので、所定のビット幅以下のデータバ
スを介して所定のビット幅のＳＤＲＡＭに対するアクセ
スを正常に実行でき、メモリコントローラ側のデータバ
ス幅を削減できる。
ＲＡＭで構成するので、所定のビット幅以下のデータバ
スを介して所定のビット幅のＳＤＲＡＭに対するアクセ
スを正常に実行でき、メモリコントローラ側のデータバ
ス幅を削減できる。
【００６１】第８の発明によれば、前記メモリは、シン
クロナスＤＲＡＭインタフェースを備えるＳＧＲＡＭで
構成するので、所定のビット幅以下のデータバスを介し
て所定のビット幅のＳＧＲＡＭに対するアクセスを正常
に実行でき、メモリコントローラ側のデータバス幅を削
減できる。
クロナスＤＲＡＭインタフェースを備えるＳＧＲＡＭで
構成するので、所定のビット幅以下のデータバスを介し
て所定のビット幅のＳＧＲＡＭに対するアクセスを正常
に実行でき、メモリコントローラ側のデータバス幅を削
減できる。
【００６２】第９の発明によれば、前記減算工程は、Ｓ
ＤＲＡＭで構成されるメモリのカラムアドレスを「−
１」減算するので、簡単な構成で、ＳＤＲＡＭをアクセ
スする際の制御ラインをデータバスとして共有すること
ができる。
ＤＲＡＭで構成されるメモリのカラムアドレスを「−
１」減算するので、簡単な構成で、ＳＤＲＡＭをアクセ
スする際の制御ラインをデータバスとして共有すること
ができる。
【００６３】第１０の発明によれば、前記無効化工程
は、前記減算工程により「−１」減算したアドレス部分
への書込みをＤＱＭ信号で無効化するので、簡単な構成
で、ＳＤＲＡＭをアクセスする際の制御ラインをデータ
バスとして共有することができる。
は、前記減算工程により「−１」減算したアドレス部分
への書込みをＤＱＭ信号で無効化するので、簡単な構成
で、ＳＤＲＡＭをアクセスする際の制御ラインをデータ
バスとして共有することができる。
【００６４】従って、簡単な構成で所定のビット幅以下
のデータバスであっても制御ラインを共有して所定のビ
ット幅のメモリに対するアクセスを正常に実行できる小
型のメモリシステムを自在に構築することができる等の
効果を奏する。
のデータバスであっても制御ラインを共有して所定のビ
ット幅のメモリに対するアクセスを正常に実行できる小
型のメモリシステムを自在に構築することができる等の
効果を奏する。
【図１】本発明の一実施形態を示すメモリコントローラ
の構成を説明するブロック図である。
の構成を説明するブロック図である。
【図２】図１に示したメモリコントローラの要部制御構
成を説明する回路ブロック図である。
成を説明する回路ブロック図である。
【図３】図２に示したシーケンサによるメモリアクセス
状態を説明する状態遷移図である。
状態を説明する状態遷移図である。
【図４】本発明に係るメモリコントローラにおけるメモ
リライト動作を説明するするタイミングチャートであ
る。
リライト動作を説明するするタイミングチャートであ
る。
【図５】本発明に係るメモリコントローラにおけるメモ
リリード動作を説明するするタイミングチャートであ
る。
リリード動作を説明するするタイミングチャートであ
る。
【図６】従来のメモリコントローラの構成を説明するブ
ロック図である。
ロック図である。
１０１ メモリコントローラ １０２ ＳＤＲＡＭ（またはＳＤＲＡＭモジュール） ２０１ シーケンサ ２０２ 減算器 ２０３〜２０８ セレクタ
Claims (10)
- 【請求項１】 所定のビット幅以下のデータバスを介し
て所定のビット幅のメモリに対するアクセスを制御する
メモリコントローラであって、 前記メモリに対する書込みアクセス要求に基づき前記メ
モリに対する制御信号またはライトデータのいずれかに
遷移させる選択手段と、 前記選択手段により前記制御ラインを前記データバスに
遷移させる場合に、前記制御信号中のアドレスを「−
１」減算する減算手段と、 前記減算手段により「−１」減算したアドレス部分への
書込みを無効化する無効化手段と、 前記メモリに対する書込みアクセス要求時に、前記デー
タバスと前記制御信号のための制御ラインとによる共有
ラインを介して前記所定のビット幅でデータを書き込ま
せ、前記メモリに対する読出しアクセス要求時に、前記
共有ラインを介して前記メモリからリードデータを読み
出させる制御手段と、を有することを特徴とするメモリ
コントローラ。 - 【請求項２】 前記メモリは、ＳＤＲＡＭで構成するこ
とを特徴とする請求項１記載のメモリコントローラ。 - 【請求項３】 前記メモリは、シンクロナスＤＲＡＭイ
ンタフェースを備えるＳＧＲＡＭで構成することを特徴
とする請求項１記載のメモリコントローラ。 - 【請求項４】 前記減算手段は、ＳＤＲＡＭで構成され
るメモリのカラムアドレスを「−１」減算することを特
徴とする請求項１記載のメモリコントローラ。 - 【請求項５】 前記無効化手段は、前記減算手段により
「−１」減算したアドレス部分への書込みをデータ入出
力マスク信号で無効化することを特徴とする請求項１記
載のメモリコントローラ。 - 【請求項６】 所定のビット幅以下のデータバスを介し
て所定のビット幅のメモリに対するアクセスを制御する
メモリコントローラにおけるメモリアクセス制御方法で
あって、 前記メモリに対する書込みアクセス要求に基づき前記メ
モリに対する制御信号またはライトデータのいずれかに
遷移させる選択工程と、 前記選択工程により前記制御ラインを前記データバスに
遷移させる場合に、前記制御信号中のアドレスを「−
１」減算する減算工程と、 前記減算工程により「−１」減算したアドレス部分への
書込みを無効化する無効化工程と、 前記メモリに対する書込みアクセス要求時に、前記デー
タバスと前記制御信号のための制御ラインとによる共有
ラインを介して前記所定のビット幅でデータを書き込ま
せ、前記メモリに対する読出しアクセス要求時に、前記
共有ラインを介して前記メモリからリードデータを読み
出させる書込み／読出し工程と、を有することを特徴と
するメモリアクセス制御方法。 - 【請求項７】 前記メモリは、ＳＤＲＡＭで構成するこ
とを特徴とする請求項６記載のメモリアクセス制御方
法。 - 【請求項８】 前記メモリは、シンクロナスＤＲＡＭイ
ンタフェースを備えるＳＧＲＡＭで構成することを特徴
とする請求項６記載のメモリアクセス制御方法。 - 【請求項９】 前記減算工程は、ＳＤＲＡＭで構成され
るメモリのカラムアドレスを「−１」減算することを特
徴とする請求項６記載のメモリアクセス制御方法。 - 【請求項１０】 前記無効化工程は、前記減算工程によ
り「−１」減算したアドレス部分への書込みをデータ入
出力マスク信号で無効化することを特徴とする請求項６
記載のメモリアクセス制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11074680A JP2000267985A (ja) | 1999-03-19 | 1999-03-19 | メモリコントローラおよびメモリアクセス制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11074680A JP2000267985A (ja) | 1999-03-19 | 1999-03-19 | メモリコントローラおよびメモリアクセス制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000267985A true JP2000267985A (ja) | 2000-09-29 |
Family
ID=13554195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11074680A Pending JP2000267985A (ja) | 1999-03-19 | 1999-03-19 | メモリコントローラおよびメモリアクセス制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000267985A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7210017B2 (en) * | 2003-04-08 | 2007-04-24 | Matsushita Electric Industrial Co., Ltd. | Information processing apparatus, memory, information processing method, and program |
-
1999
- 1999-03-19 JP JP11074680A patent/JP2000267985A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7210017B2 (en) * | 2003-04-08 | 2007-04-24 | Matsushita Electric Industrial Co., Ltd. | Information processing apparatus, memory, information processing method, and program |
| CN100359493C (zh) * | 2003-04-08 | 2008-01-02 | 松下电器产业株式会社 | 信息处理装置和信息处理方法 |
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