JP2000267876A - エミュレータ及びマイクロコンピュータ - Google Patents
エミュレータ及びマイクロコンピュータInfo
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Abstract
(57)【要約】
【課題】 トレース用端子とトレースメモリ容量の節約
されたエミュレータ及びマイクロコンピュータを提供す
る。 【解決手段】 エミュレーション回路から出力しトレー
スメモリに記憶されるメモリアドレスに関する情報は、
マイクロコンピュータが動作する時のメモリアドレスの
上位ビット列をエンコードしたビット列に、下位ビット
を組み合わせたものとする。
されたエミュレータ及びマイクロコンピュータを提供す
る。 【解決手段】 エミュレーション回路から出力しトレー
スメモリに記憶されるメモリアドレスに関する情報は、
マイクロコンピュータが動作する時のメモリアドレスの
上位ビット列をエンコードしたビット列に、下位ビット
を組み合わせたものとする。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータの開発支援装置（エミュレータ）に関するものであ
る。
ータの開発支援装置（エミュレータ）に関するものであ
る。
【０００２】
【従来の技術】マイクロコンピュータのアドレス空間の
増大に伴い、エミュレータがトレースするアドレス幅も
多くなっている。従来は、このアドレスを全てトレース
していたが、この時アドレス情報を出力する端子数の増
加と、書込むメモリ容量の増加やそれに伴う消費電力の
増大が問題となっている。
増大に伴い、エミュレータがトレースするアドレス幅も
多くなっている。従来は、このアドレスを全てトレース
していたが、この時アドレス情報を出力する端子数の増
加と、書込むメモリ容量の増加やそれに伴う消費電力の
増大が問題となっている。
【０００３】エミュレータには、マイクロコンピュータ
とエミュレーション回路を組合わせたタイプと、マイク
ロコンピュータ内にエミュレーション回路を組み込んだ
タイプがある。前者は一般にエバチップと呼ばれるエミ
ュレーション回路を組合わせたチップを別に作成し、エ
ミュレータを作成する。このタイプでは、エミュレーシ
ョン回路を多く盛り込むことができ、豊富なエミュレー
ション機能を持つことができる。
とエミュレーション回路を組合わせたタイプと、マイク
ロコンピュータ内にエミュレーション回路を組み込んだ
タイプがある。前者は一般にエバチップと呼ばれるエミ
ュレーション回路を組合わせたチップを別に作成し、エ
ミュレータを作成する。このタイプでは、エミュレーシ
ョン回路を多く盛り込むことができ、豊富なエミュレー
ション機能を持つことができる。
【０００４】一方後者はユーザの使用するマイクロコン
ピュータ内にエミュレーション回路（オンチップエミュ
レーション回路）を盛り込むものである。このタイプで
は、ユーザの使用するマイクロコンピュータと同一の電
気的特性をもったエミュレータを作成することができ
る。
ピュータ内にエミュレーション回路（オンチップエミュ
レーション回路）を盛り込むものである。このタイプで
は、ユーザの使用するマイクロコンピュータと同一の電
気的特性をもったエミュレータを作成することができ
る。
【０００５】図６は、エバチップを使用した場合のデバ
ックシステムを示すブロックダイアグラムである。ここ
で、エミュレータ１のマイクロコンピュータ３とエバチ
ップ９は、ユーザシステム５のマイクロコンピュータに
代って、処理を実行する。エバチップ９はマイクロコン
ピュータ３からのアドレス情報をトレースメモリ１１へ
の書込みデータに変換する機能を持つ。よってエバチッ
プ９からトレースメモリ１１にマイクロコンピュータ３
のアドレス情報が書込みデータとして出力される。この
時、マイクロコンピュータ３のアドレス幅の拡大に伴
い、エバチップ端子の増大、トレースメモリ数の増加と
これらに伴うエミュレータ消費電力の増大が問題となっ
ている。
ックシステムを示すブロックダイアグラムである。ここ
で、エミュレータ１のマイクロコンピュータ３とエバチ
ップ９は、ユーザシステム５のマイクロコンピュータに
代って、処理を実行する。エバチップ９はマイクロコン
ピュータ３からのアドレス情報をトレースメモリ１１へ
の書込みデータに変換する機能を持つ。よってエバチッ
プ９からトレースメモリ１１にマイクロコンピュータ３
のアドレス情報が書込みデータとして出力される。この
時、マイクロコンピュータ３のアドレス幅の拡大に伴
い、エバチップ端子の増大、トレースメモリ数の増加と
これらに伴うエミュレータ消費電力の増大が問題となっ
ている。
【０００６】マイクロコンピュータによっては、パイプ
ライン実行により、命令フェッチ，命令実行，データア
クセス等が同じタイミングで起こるものがあり、この場
合には、トレース用の命令フェッチ，命令実行，データ
アクセス等に関わるアドレス情報を一つの端子から出力
することができず、それぞれ別々の端子で出力しなけれ
ばならない。３２ビットのアドレス情報をもつマイクロ
コンピュータでは、３２ｘ３（命令フェッチ，命令実
行，データアクセス用）＝９６ビット分のトレース端子
が必要となる。
ライン実行により、命令フェッチ，命令実行，データア
クセス等が同じタイミングで起こるものがあり、この場
合には、トレース用の命令フェッチ，命令実行，データ
アクセス等に関わるアドレス情報を一つの端子から出力
することができず、それぞれ別々の端子で出力しなけれ
ばならない。３２ビットのアドレス情報をもつマイクロ
コンピュータでは、３２ｘ３（命令フェッチ，命令実
行，データアクセス用）＝９６ビット分のトレース端子
が必要となる。
【０００７】図７は、マイクロコンピュータ内にエミュ
レーション回路を組み込んだデバックシステムを示すブ
ロックダイアグラムである。このタイプでは、マイクロ
コンピュータ２１にエミュレータ２３と通信するデバッ
グ端子が設けられている。このデバッグ端子は、ユーザ
のアプリケーションで使用される端子数とマイクロコン
ピュータパッケージに付加できる最大端子数より数ピン
から十数ピンに制約されている。この制約されたデバッ
グ端子からトレース用のアドレス情報を出力するとき、
その情報は（アドレスビット数／デバッグ端子数）回に
分割されてエミュレータ２３に出力され、変換回路２５
を経てトレースメモリ１１に記憶される。
レーション回路を組み込んだデバックシステムを示すブ
ロックダイアグラムである。このタイプでは、マイクロ
コンピュータ２１にエミュレータ２３と通信するデバッ
グ端子が設けられている。このデバッグ端子は、ユーザ
のアプリケーションで使用される端子数とマイクロコン
ピュータパッケージに付加できる最大端子数より数ピン
から十数ピンに制約されている。この制約されたデバッ
グ端子からトレース用のアドレス情報を出力するとき、
その情報は（アドレスビット数／デバッグ端子数）回に
分割されてエミュレータ２３に出力され、変換回路２５
を経てトレースメモリ１１に記憶される。
【０００８】例えば、デバッグ端子数が１ピンの場合、
３２ビットのアドレス情報を出力するためには３２回に
分割される。よってこの分割アドレス情報が出力されて
いる間は次のアドレス情報が出力できない。通常このタ
イプのエミュレータでは、アドレス情報として、分岐時
のアドレスのみに情報を制約する、デバッグ端子数を増
やす、デバッグ情報転送クロックレートを上げるなどし
て、アドレス情報の重なりを軽減しているが、デバッグ
情報の欠落、アプリケーション用端子の制約、ノイズの
発生などユーザへの負担が大きくなっている。
３２ビットのアドレス情報を出力するためには３２回に
分割される。よってこの分割アドレス情報が出力されて
いる間は次のアドレス情報が出力できない。通常このタ
イプのエミュレータでは、アドレス情報として、分岐時
のアドレスのみに情報を制約する、デバッグ端子数を増
やす、デバッグ情報転送クロックレートを上げるなどし
て、アドレス情報の重なりを軽減しているが、デバッグ
情報の欠落、アプリケーション用端子の制約、ノイズの
発生などユーザへの負担が大きくなっている。
【０００９】
【発明が解決しようとする課題】従って、本発明の目的
は、上記問題点を解決し、ユーザの見たい情報量を減ら
すことなく、トレース出力のための端子数の削減、トレ
ースメモリ容量の削減、エミュレータ消費電力の削減が
出来るエミュレータ及びマイクロコンピュータを提供す
ることを目的とする。
は、上記問題点を解決し、ユーザの見たい情報量を減ら
すことなく、トレース出力のための端子数の削減、トレ
ースメモリ容量の削減、エミュレータ消費電力の削減が
出来るエミュレータ及びマイクロコンピュータを提供す
ることを目的とする。
【００１０】又、本発明の他の目的は、オンチップエミ
ュレーション回路をもつマイクロコンピュータのデバッ
クシステムで、そのデバッグ端子の削減、転送クロック
周波数の低減によるノイズの削減、トレース情報量の増
加が出来るエミュレータ及びマイクロコンピュータを提
供することを目的とする。
ュレーション回路をもつマイクロコンピュータのデバッ
クシステムで、そのデバッグ端子の削減、転送クロック
周波数の低減によるノイズの削減、トレース情報量の増
加が出来るエミュレータ及びマイクロコンピュータを提
供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明のエミュレータは、ユーザシステムで用いら
れるものと同等の機能を持ったマイクロコンピュータ
と、前記マイクロコンピュータと電気的に結合し、前記
マイクロコンピュータが動作する時のメモリアドレスを
トレースするエミュレーション回路と、前記エミュレー
ション回路に接続し前記メモリアドレスに関する情報を
記憶するトレースメモリとからなり、前記エミュレーシ
ョン回路から出力され前記トレースメモリに記憶される
前記メモリアドレスに関する情報は、前記マイクロコン
ピュータが動作する時のメモリアドレスの上位ビット列
をエンコードしたビット列に、下位ビットを組み合わせ
たものであることを特徴とする。
め、本発明のエミュレータは、ユーザシステムで用いら
れるものと同等の機能を持ったマイクロコンピュータ
と、前記マイクロコンピュータと電気的に結合し、前記
マイクロコンピュータが動作する時のメモリアドレスを
トレースするエミュレーション回路と、前記エミュレー
ション回路に接続し前記メモリアドレスに関する情報を
記憶するトレースメモリとからなり、前記エミュレーシ
ョン回路から出力され前記トレースメモリに記憶される
前記メモリアドレスに関する情報は、前記マイクロコン
ピュータが動作する時のメモリアドレスの上位ビット列
をエンコードしたビット列に、下位ビットを組み合わせ
たものであることを特徴とする。
【００１２】従って、ユーザの見たい情報量を減らすこ
となく、トレース出力のための端子数の削減、トレース
メモリ容量の削減、エミュレータ消費電力の削減が出来
る。
となく、トレース出力のための端子数の削減、トレース
メモリ容量の削減、エミュレータ消費電力の削減が出来
る。
【００１３】又、好適な実施態様においては、前記エミ
ュレーション回路と前記マイクロコンピュータは、１チ
ップの集積回路となっている。
ュレーション回路と前記マイクロコンピュータは、１チ
ップの集積回路となっている。
【００１４】又、本発明によるエミュレーション回路を
内蔵したマイクロコンピュータでは、前記エミュレーシ
ョン回路は、前記マイクロコンピュータが動作する時の
メモリアドレスをトレースし、前記メモリアドレスに関
する情報として、前記マイクロコンピュータが動作する
時のメモリアドレスの上位ビット列をエンコードしたビ
ット列に、下位ビットを組み合わせたビット列を出力す
ることを特徴とする。
内蔵したマイクロコンピュータでは、前記エミュレーシ
ョン回路は、前記マイクロコンピュータが動作する時の
メモリアドレスをトレースし、前記メモリアドレスに関
する情報として、前記マイクロコンピュータが動作する
時のメモリアドレスの上位ビット列をエンコードしたビ
ット列に、下位ビットを組み合わせたビット列を出力す
ることを特徴とする。
【００１５】従って、ユーザの見たい情報量を減らすこ
となく、デバッグ端子の削減、転送クロック周波数の低
減によるノイズの削減、トレース情報量の増加が出来
る。
となく、デバッグ端子の削減、転送クロック周波数の低
減によるノイズの削減、トレース情報量の増加が出来
る。
【００１６】
【発明の実施の形態】以下、本発明の実施例を説明す
る。トレースメモリに書込むアドレス情報について、ユ
ーザはマイクロコンピュータのアドレス空間の全てを使
用していることは少ない。よって本方式では使用してい
るアドレス空間をグルーピングし、そのそれぞれのグル
ープにコードをつけることにより、トレースするアドレ
ス情報の節約を行なう。この時、マイクロコンピュータ
の暴走などで予期しないアドレス出力にも対応するた
め、グルーピングアドレス外アクセスを示す情報端子も
１ビット設ける。
る。トレースメモリに書込むアドレス情報について、ユ
ーザはマイクロコンピュータのアドレス空間の全てを使
用していることは少ない。よって本方式では使用してい
るアドレス空間をグルーピングし、そのそれぞれのグル
ープにコードをつけることにより、トレースするアドレ
ス情報の節約を行なう。この時、マイクロコンピュータ
の暴走などで予期しないアドレス出力にも対応するた
め、グルーピングアドレス外アクセスを示す情報端子も
１ビット設ける。
【００１７】例えば、マイクロコンピュータが４ＧＢ
（ギガバイト）空間のアドレスを持ち、ユーザがその内
の２５６ＫＢ（キロバイト）の空間を６４ＫＢづつ４等
分して使用していた場合、トレースするアドレス情報
は、下位アドレス１６ビット（６４ＫＢ分）とグループ
コード２ビット（４グループ分）、グルーピングアドレ
ス外アクセス識別１ビットの計１９ビットとなる。図２
は、本発明の実施例によるエミュレータにおけるグルー
ピングの方法を示す説明図である。
（ギガバイト）空間のアドレスを持ち、ユーザがその内
の２５６ＫＢ（キロバイト）の空間を６４ＫＢづつ４等
分して使用していた場合、トレースするアドレス情報
は、下位アドレス１６ビット（６４ＫＢ分）とグループ
コード２ビット（４グループ分）、グルーピングアドレ
ス外アクセス識別１ビットの計１９ビットとなる。図２
は、本発明の実施例によるエミュレータにおけるグルー
ピングの方法を示す説明図である。
【００１８】グルーピングの指定方法とユーザインター
フェースについては次のようになる。まずグルーピング
の指定については、あらかじめユーザから上位アドレス
と対応するグループコードをエミュレータに指定しても
らい（図２（Ａ）参照）、これをユーザインターフェー
スを受け持つエミュレータソフトウェアがエバチップの
レジスタに設定する方法や、コンパイラからのセグメン
ト情報によりエミュレータソフトウェアが自動的にエバ
チップのレジスタへ上位アドレスとグループコードを設
定する方法がある。
フェースについては次のようになる。まずグルーピング
の指定については、あらかじめユーザから上位アドレス
と対応するグループコードをエミュレータに指定しても
らい（図２（Ａ）参照）、これをユーザインターフェー
スを受け持つエミュレータソフトウェアがエバチップの
レジスタに設定する方法や、コンパイラからのセグメン
ト情報によりエミュレータソフトウェアが自動的にエバ
チップのレジスタへ上位アドレスとグループコードを設
定する方法がある。
【００１９】エバチップやエミュレータはこのレジスタ
に設定されたアドレスと対応する上位アドレスをもと
に、マイクロコンピュータから出力される上位アドレス
を監視し、対応するグループコードに変換してトレース
メモリに出力する。マイクロコンピュータから出力され
た上位アドレスがあらかじめエミュレータソフトウェア
から設定されたものに該当しないときにはグルーピング
アドレス外アクセス識別ビットをトレースメモリに出力
する。
に設定されたアドレスと対応する上位アドレスをもと
に、マイクロコンピュータから出力される上位アドレス
を監視し、対応するグループコードに変換してトレース
メモリに出力する。マイクロコンピュータから出力され
た上位アドレスがあらかじめエミュレータソフトウェア
から設定されたものに該当しないときにはグルーピング
アドレス外アクセス識別ビットをトレースメモリに出力
する。
【００２０】次にトレース結果の表示の仕方としては、
グループコードやセグメント情報と下位アドレスで表示
してもよいし、グループコードをエミュレータソフトウ
ェアで上位アドレスに変換して表示してもよい。この表
示のときに、グルーピングからはずれたアドレス出力の
識別ビットがエバチップからセットされた場合は、その
ことをユーザにトレース情報としてエミュレータソフト
が知らせる。
グループコードやセグメント情報と下位アドレスで表示
してもよいし、グループコードをエミュレータソフトウ
ェアで上位アドレスに変換して表示してもよい。この表
示のときに、グルーピングからはずれたアドレス出力の
識別ビットがエバチップからセットされた場合は、その
ことをユーザにトレース情報としてエミュレータソフト
が知らせる。
【００２１】具体的には、図２（Ｂ）に有るようなアド
レスが観測された場合、トレースフレーム毎に、図２
（Ｃ）に示されているようにグループコードと下位アド
レスを記録すればよい。グループコードをコンパイラの
セグメントコードと対応した場合は、ユーザに図２
（Ｄ）のように表示できる。ここで、Missはグループ外
をあらわす。又、図２（Ｅ）に示されているように、グ
ループコードをデコードしてマイクロコンピュータの上
位アドレスに戻して表示してもよい。ここでも、Missは
グループ外をあらわす。
レスが観測された場合、トレースフレーム毎に、図２
（Ｃ）に示されているようにグループコードと下位アド
レスを記録すればよい。グループコードをコンパイラの
セグメントコードと対応した場合は、ユーザに図２
（Ｄ）のように表示できる。ここで、Missはグループ外
をあらわす。又、図２（Ｅ）に示されているように、グ
ループコードをデコードしてマイクロコンピュータの上
位アドレスに戻して表示してもよい。ここでも、Missは
グループ外をあらわす。
【００２２】このアドレス情報の節約は、出力端子（Ｉ
Ｃパッケージの縮小化）、トレース記録メモリ数の削
減、消費電力の節約につながる。例えば従来、すべての
アドレス情報をトレースしていた場合は、アドレス情報
用に３２ビットの端子が必要であったが、本方式のよう
にトレースしたい空間のみに絞りこむことにより、４グ
ループの場合１９ビットとなり、１３端子の節約とな
る。これによりトレースするアドレス情報を記録するメ
モリも１３ビット幅分幅節約できる。これらの端子とメ
モリ節約により、エミュレータシステムの消費電力も削
減することができる。マイクロコンピュータが３Ｖ，４
０ＭＨｚで動作しており、最大動作電流１９０ｍＡの１
６ビット幅トレース記録メモリ使用のケースを想定で
は、１３端子の節約で、 端子消費電流＝２０ｐＦ／端子 ｘ ３Ｖ ｘ １３端子
ｘ ４０ＭＨｚｘ ０．５（スイッチング確率）＝１５．
６ｍＡ メモリ消費電流＝１９０ｍＡ ｘ １３（削減端子）／１
６（メモリビット幅）＝１５４．４ｍＡ 計＝１７０ｍＡ の電流が節約できる。
Ｃパッケージの縮小化）、トレース記録メモリ数の削
減、消費電力の節約につながる。例えば従来、すべての
アドレス情報をトレースしていた場合は、アドレス情報
用に３２ビットの端子が必要であったが、本方式のよう
にトレースしたい空間のみに絞りこむことにより、４グ
ループの場合１９ビットとなり、１３端子の節約とな
る。これによりトレースするアドレス情報を記録するメ
モリも１３ビット幅分幅節約できる。これらの端子とメ
モリ節約により、エミュレータシステムの消費電力も削
減することができる。マイクロコンピュータが３Ｖ，４
０ＭＨｚで動作しており、最大動作電流１９０ｍＡの１
６ビット幅トレース記録メモリ使用のケースを想定で
は、１３端子の節約で、 端子消費電流＝２０ｐＦ／端子 ｘ ３Ｖ ｘ １３端子
ｘ ４０ＭＨｚｘ ０．５（スイッチング確率）＝１５．
６ｍＡ メモリ消費電流＝１９０ｍＡ ｘ １３（削減端子）／１
６（メモリビット幅）＝１５４．４ｍＡ 計＝１７０ｍＡ の電流が節約できる。
【００２３】図１は、エバチップを使用時にユーザシス
テムに組合わせた場合の、本発明の第１の実施例による
エミュレータを利用したデバックシステムを示すブロッ
クダイアグラムである。ここで、エミュレータ３１のマ
イクロコンピュータ３３とエバチップ３９は、ユーザシ
ステム３５のマイクロコンピュータに代って、処理を実
行する。エバチップ３９はマイクロコンピュータ３３か
らのアドレス情報をトレースメモリ４１への書込みデー
タ、即ち、エンコードされた上位ビットを持ったアドレ
ス情報に変換する機能を持つ。よってエバチップ３９か
らトレースメモリ４１にマイクロコンピュータ３３のア
ドレス情報が書込みデータとして出力される。
テムに組合わせた場合の、本発明の第１の実施例による
エミュレータを利用したデバックシステムを示すブロッ
クダイアグラムである。ここで、エミュレータ３１のマ
イクロコンピュータ３３とエバチップ３９は、ユーザシ
ステム３５のマイクロコンピュータに代って、処理を実
行する。エバチップ３９はマイクロコンピュータ３３か
らのアドレス情報をトレースメモリ４１への書込みデー
タ、即ち、エンコードされた上位ビットを持ったアドレ
ス情報に変換する機能を持つ。よってエバチップ３９か
らトレースメモリ４１にマイクロコンピュータ３３のア
ドレス情報が書込みデータとして出力される。
【００２４】上記のように本発明によるエバチップで
は、マイクロコンピュータが動作する時の実際のメモリ
アドレスの上位ビットがエンコードされるので、少ない
ビット幅の情報がトレースメモリ４１へ転送され書込ま
れる。
は、マイクロコンピュータが動作する時の実際のメモリ
アドレスの上位ビットがエンコードされるので、少ない
ビット幅の情報がトレースメモリ４１へ転送され書込ま
れる。
【００２５】図３は、マイクロコンピュータ５３内にオ
ンチップエミュレーション回路５１を組み込んだタイプ
の本発明の第２の実施例によるデバックシステムを示す
ブロックダイアグラムである。ここで、オンチップエミ
ュレーション回路５１はマイクロコンピュータ５３から
のアドレス情報をデバッグ端子から出力する。エミュレ
ータ５５の変換回路５７は、このアドレス情報をトレー
スメモリ６１への書込みデータに変換する機能を持つ。
そして、トレースメモリ６１にマイクロコンピュータ５
３のアドレス情報が書込みデータとして記録される。こ
こでも、マイクロコンピュータが動作する時の実際のメ
モリアドレスの上位ビットがエンコードされるので、少
ないビット幅の情報がユーザシステムからエミュレータ
５５へ転送され、トレースメモリ６１へ書込まれる。
ンチップエミュレーション回路５１を組み込んだタイプ
の本発明の第２の実施例によるデバックシステムを示す
ブロックダイアグラムである。ここで、オンチップエミ
ュレーション回路５１はマイクロコンピュータ５３から
のアドレス情報をデバッグ端子から出力する。エミュレ
ータ５５の変換回路５７は、このアドレス情報をトレー
スメモリ６１への書込みデータに変換する機能を持つ。
そして、トレースメモリ６１にマイクロコンピュータ５
３のアドレス情報が書込みデータとして記録される。こ
こでも、マイクロコンピュータが動作する時の実際のメ
モリアドレスの上位ビットがエンコードされるので、少
ないビット幅の情報がユーザシステムからエミュレータ
５５へ転送され、トレースメモリ６１へ書込まれる。
【００２６】従って、アドレス情報を削減でき、その結
果全アドレス出力に比べ、多くのアドレス情報が出力で
き、ユーザ端子への制限が少なくなり、転送レートを上
げずにすみ、ノイズを低減できるといった効果がある。
例えば、３２ビットアドレス情報を下位アドレス１６ビ
ット、グループコード２ビット、グループ外識別１ビッ
トの計１９ビットで出力できれば、デバッグ端子が１ビ
ットの場合、３２回に分けて出力しなければならない情
報を１９回で出力できるようになり、「アドレス情報出
力の重なりの軽減、デバッグ端子幅の削減によるユーザ
使用可能端子の増加、アドレス情報転送クロックを低周
波に押さえられることによるノイズの抑制」に効果が上
がる。また、この方式のエミュレータでも第１の実施例
と同様にトレースメモリへのアドレス情報出力端子とト
レースメモリの削減やそれに伴う消費電力の低減の効果
がある。
果全アドレス出力に比べ、多くのアドレス情報が出力で
き、ユーザ端子への制限が少なくなり、転送レートを上
げずにすみ、ノイズを低減できるといった効果がある。
例えば、３２ビットアドレス情報を下位アドレス１６ビ
ット、グループコード２ビット、グループ外識別１ビッ
トの計１９ビットで出力できれば、デバッグ端子が１ビ
ットの場合、３２回に分けて出力しなければならない情
報を１９回で出力できるようになり、「アドレス情報出
力の重なりの軽減、デバッグ端子幅の削減によるユーザ
使用可能端子の増加、アドレス情報転送クロックを低周
波に押さえられることによるノイズの抑制」に効果が上
がる。また、この方式のエミュレータでも第１の実施例
と同様にトレースメモリへのアドレス情報出力端子とト
レースメモリの削減やそれに伴う消費電力の低減の効果
がある。
【００２７】パイプライン実行により命令フェッチ、命
令実行、データアクセスが同じタイミングで起こるマイ
クロコンピュータの場合、３２ビットのアドレス情報を
もつものでは、本方式を用いない場合、３２ｘ３（命令
フェッチ，命令実行，データアクセス用）＝９６ビット
分のトレース端子が必要となるが、上記の例で本方式を
用いた場合、１９ｘ３＝５７ビットの端子でよく、３９
端子の節約となる。消費電流についても上記の計算を適
用すると本方式を用いない場合に比べ、５１０ｍＡの削
減が出来る。
令実行、データアクセスが同じタイミングで起こるマイ
クロコンピュータの場合、３２ビットのアドレス情報を
もつものでは、本方式を用いない場合、３２ｘ３（命令
フェッチ，命令実行，データアクセス用）＝９６ビット
分のトレース端子が必要となるが、上記の例で本方式を
用いた場合、１９ｘ３＝５７ビットの端子でよく、３９
端子の節約となる。消費電流についても上記の計算を適
用すると本方式を用いない場合に比べ、５１０ｍＡの削
減が出来る。
【００２８】メモリアドレスの上位ビット列をグループ
コードに変換するエンコード回路の例を、図４に示す。
Ａはマイクロコンピュータの３２ビットアドレスであ
り、Ｂはエンコード後の１９ビットのアドレスである。
ここではマイクロコンピュータのアドレス空間から、夫
々６４ＫＢの４つのグループが設定される。夫々のグル
ープ毎に、２ビットのグループコードを格納するレジス
タ１０３と、１６ビットの上位アドレスを格納するレジ
スタ１０５と、一致回路１０７が設けられている。レジ
スタ１０３とレジスタ１０５には、ソフトウエアで適当
な内容を格納できる。
コードに変換するエンコード回路の例を、図４に示す。
Ａはマイクロコンピュータの３２ビットアドレスであ
り、Ｂはエンコード後の１９ビットのアドレスである。
ここではマイクロコンピュータのアドレス空間から、夫
々６４ＫＢの４つのグループが設定される。夫々のグル
ープ毎に、２ビットのグループコードを格納するレジス
タ１０３と、１６ビットの上位アドレスを格納するレジ
スタ１０５と、一致回路１０７が設けられている。レジ
スタ１０３とレジスタ１０５には、ソフトウエアで適当
な内容を格納できる。
【００２９】マイクロコンピュータのアドレスの上位ビ
ットとレジスタ１０３に格納されているアドレスは、一
致回路１０７で比較され、一致していればＡＮＤ回路を
経て、レジスタ１０３に格納されているグループコード
がエンコード後のアドレスの一部として出力される。
又、夫々のグループの一致回路の出力の否定の論理和
が、やはりエンコード後のアドレスの一部として出力さ
れる。これは、どのグループにも当てはまらないアドレ
スを示すビットとなる。マイクロコンピュータのアドレ
スの１６ビットの下位ビットは、そのままエンコード後
のアドレスの１６ビットの下位ビットとなる。
ットとレジスタ１０３に格納されているアドレスは、一
致回路１０７で比較され、一致していればＡＮＤ回路を
経て、レジスタ１０３に格納されているグループコード
がエンコード後のアドレスの一部として出力される。
又、夫々のグループの一致回路の出力の否定の論理和
が、やはりエンコード後のアドレスの一部として出力さ
れる。これは、どのグループにも当てはまらないアドレ
スを示すビットとなる。マイクロコンピュータのアドレ
スの１６ビットの下位ビットは、そのままエンコード後
のアドレスの１６ビットの下位ビットとなる。
【００３０】又、マイクロコンピュータのアドレス空間
から夫々６４ＫＢの３つのグループを設定するような場
合、グループ外アドレスを示す識別ビットを、グループ
コードに含めることが可能である。又、３つの上位アド
レスを格納するレジスタ１０５毎に、予め決まったグル
ープコードを割りつけることにより、グループコードを
格納するレジスタ１０３を省略することが可能である。
そのような第３の実施例を図５に示す。ここで、エンコ
ーダ１２１は通常の４ー２エンコーダであるが、上位ア
ドレスを格納するレジスタと一致回路と共に、メモリア
ドレスの上位ビット列をグループコードに変換するエン
コード回路の要素となる。又、この場合は、グループコ
ード"００"は、グループ外アドレスを示すものとなる。
から夫々６４ＫＢの３つのグループを設定するような場
合、グループ外アドレスを示す識別ビットを、グループ
コードに含めることが可能である。又、３つの上位アド
レスを格納するレジスタ１０５毎に、予め決まったグル
ープコードを割りつけることにより、グループコードを
格納するレジスタ１０３を省略することが可能である。
そのような第３の実施例を図５に示す。ここで、エンコ
ーダ１２１は通常の４ー２エンコーダであるが、上位ア
ドレスを格納するレジスタと一致回路と共に、メモリア
ドレスの上位ビット列をグループコードに変換するエン
コード回路の要素となる。又、この場合は、グループコ
ード"００"は、グループ外アドレスを示すものとなる。
【００３１】
【発明の効果】以上説明したように、この発明によれ
ば、実際にユーザがプログラムを開発する場合、ユーザ
の見たい情報量を減らすことなく、トレース出力のため
の端子数の削減、トレースメモリ容量の削減、エミュレ
ータ消費電力の削減が出来る。また、オンチップエミュ
レーション回路をもつマイクロコンピュータでは、その
デバッグ端子の削減、転送クロック周波数の低減による
ノイズの削減、トレース情報量の増加が出来る。
ば、実際にユーザがプログラムを開発する場合、ユーザ
の見たい情報量を減らすことなく、トレース出力のため
の端子数の削減、トレースメモリ容量の削減、エミュレ
ータ消費電力の削減が出来る。また、オンチップエミュ
レーション回路をもつマイクロコンピュータでは、その
デバッグ端子の削減、転送クロック周波数の低減による
ノイズの削減、トレース情報量の増加が出来る。
【図１】エバチップを使用時にユーザシステムに組合わ
せた場合の、本発明の第１の実施例によるエミュレータ
を利用したデバックシステムを示すブロックダイアグラ
ム。
せた場合の、本発明の第１の実施例によるエミュレータ
を利用したデバックシステムを示すブロックダイアグラ
ム。
【図２】本発明の実施例によるエミュレータにおけるグ
ルーピングの方法を示す説明図。
ルーピングの方法を示す説明図。
【図３】マイクロコンピュータ内にオンチップエミュレ
ーション回路を組み込んだタイプの本発明の第２の実施
例によるデバックシステムを示すブロックダイアグラ
ム。
ーション回路を組み込んだタイプの本発明の第２の実施
例によるデバックシステムを示すブロックダイアグラ
ム。
【図４】メモリアドレスの上位ビット列をグループコー
ドに変換するエンコード回路の例を示す説明図。
ドに変換するエンコード回路の例を示す説明図。
【図５】メモリアドレスの上位ビット列をグループコー
ドに変換するエンコード回路の別の例を示す説明図。
ドに変換するエンコード回路の別の例を示す説明図。
【図６】従来のエバチップを使用した場合のデバックシ
ステムを示すブロックダイアグラム。
ステムを示すブロックダイアグラム。
【図７】従来のマイクロコンピュータ内にエミュレーシ
ョン回路を組み込んだデバックシステムを示すブロック
ダイアグラム。
ョン回路を組み込んだデバックシステムを示すブロック
ダイアグラム。
１ エミュレータ ３ マイクロコンピュータ ５ ユーザシステム ９ エバチップ １１ トレースメモリ ２１ マイクロコンピュータ ２３ エミュレータ ２５ 変換回路 ３１ エミュレータ ３３ マイクロコンピュータ ３５ ユーザシステム ３９ エバチップ ４１ トレースメモリ ５１ オンチップエミュレーション回路 ５３ マイクロコンピュータ ５５ エミュレータ ５７ 変換回路 ６１ トレースメモリ １０３ レジスタ １０５ レジスタ １０７ 一致回路 １２１ エンコーダ
Claims (4)
- 【請求項１】 ユーザシステムで用いられるものと同等
の機能を持ったマイクロコンピュータと、前記マイクロ
コンピュータと電気的に結合し、前記マイクロコンピュ
ータが動作する時のメモリアドレスをトレースするエミ
ュレーション回路と、前記エミュレーション回路に接続
し前記メモリアドレスに関する情報を記憶するトレース
メモリとからなり、前記エミュレーション回路から出力
され前記トレースメモリに記憶される前記メモリアドレ
スに関する情報は、前記マイクロコンピュータが動作す
る時のメモリアドレスの上位ビット列をエンコードした
ビット列に、下位ビットを組み合わせたものであること
を特徴とするエミュレータ。 - 【請求項２】 前記メモリアドレスの上位ビット列と同
じビット長の特定のビット列を格納するレジスタと、前
記特定のビット列と前記マイクロコンピュータが動作す
る時のメモリアドレスの上位ビット列を比較し、それら
が一致した時に、前記特定のビット列で代表されるメモ
リ領域を示すグループコードを出力するデコード回路を
備えたことを特徴とする請求項１に記載のエミュレー
タ。 - 【請求項３】 エミュレーション回路を内蔵したマイク
ロコンピュータであって、前記エミュレーション回路
は、前記マイクロコンピュータが動作する時のメモリア
ドレスをトレースし、前記メモリアドレスに関する情報
として、前記マイクロコンピュータが動作する時のメモ
リアドレスの上位ビット列をエンコードしたビット列
に、下位ビットを組み合わせたビット列を出力すること
を特徴とするマイクロコンピュータ。 - 【請求項４】 前記マイクロコンピュータが動作する時
のメモリアドレスをトレースし、前記メモリアドレスに
関する情報として、前記マイクロコンピュータが動作す
る時のメモリアドレスの上位ビット列をエンコードした
ビット列に、下位ビットを組み合わせたビット列を出力
するエミュレーション回路を内蔵したマイクロコンピュ
ータに接続され、前記メモリアドレスの上位ビット列を
エンコードしたビット列に、下位ビットを組み合わせた
ビット列を受け、前記メモリアドレスに関する情報をト
レースメモリに記憶するエミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11072611A JP2000267876A (ja) | 1999-03-17 | 1999-03-17 | エミュレータ及びマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11072611A JP2000267876A (ja) | 1999-03-17 | 1999-03-17 | エミュレータ及びマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000267876A true JP2000267876A (ja) | 2000-09-29 |
Family
ID=13494374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11072611A Pending JP2000267876A (ja) | 1999-03-17 | 1999-03-17 | エミュレータ及びマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000267876A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7330809B2 (en) | 2002-03-26 | 2008-02-12 | Kabushiki Kaisha Toshiba | Trace data compression system and trace data compression method and microcomputer implemented with a built-in trace data compression circuit |
| US7521918B2 (en) | 2004-11-05 | 2009-04-21 | Nec Electronics Corporation | Microcomputer chip with function capable of supporting emulation |
| WO2013145298A1 (ja) * | 2012-03-30 | 2013-10-03 | 富士通株式会社 | 情報処理装置、及びプログラム解析情報収集方法 |
-
1999
- 1999-03-17 JP JP11072611A patent/JP2000267876A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7330809B2 (en) | 2002-03-26 | 2008-02-12 | Kabushiki Kaisha Toshiba | Trace data compression system and trace data compression method and microcomputer implemented with a built-in trace data compression circuit |
| US7521918B2 (en) | 2004-11-05 | 2009-04-21 | Nec Electronics Corporation | Microcomputer chip with function capable of supporting emulation |
| WO2013145298A1 (ja) * | 2012-03-30 | 2013-10-03 | 富士通株式会社 | 情報処理装置、及びプログラム解析情報収集方法 |
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