JP2000267851A - デジタルシステムおよびその動作方法 - Google Patents

Abstract

(57)【要約】 【課題】 デジタル信号プロセッサなどのプロセッサの
性能を改善することにある。 【解決手段】 高コード密度と平易プログラミングを与
える、可変命令長を持つプログラム可能なデジタル信号
プロセッサ（ＤＳＰ）である、プロセッサ（１００）が
設けられている。アーキテクチャーおよび命令組は、Ｄ
ＳＰアルゴリズムの実行の高効率化や低消費電力に適
し、例えば無線電話など、純制御タスクにも最適化され
ている。命令（１００３）が復号化され、アドレスフィ
ールド（１００３ａ）に従ってデータ項目にアクセスす
る。別の命令（１００２）が復号化され、命令修飾語
（１００２ｂ）による異なる方法データアドレスフィー
ルド（１００２ａ）に従ってデータ項目にアクセスす
る。その命令修飾語は、修飾命令（１００２）と完全に
並行して実行される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタルマイクロ
プロセッサに係り、さらに詳細には、デジタルマイクロ
プロセッサ用の命令組に関する。

【０００２】

【従来の技術】マイクロプロセッサは、ソフトウエアを
実行するために大きな命令処理能力を必要とする汎用プ
ロセッサであり、特別のソフトウエアアプリケーション
によって広範囲の処理を行うことができる。マイクロプ
ロセッサ用の命令組は、主メモリ、Ｉ／Ｏ、またはレジ
スタなど様々な記憶ロケーションからデータにアクセス
するための異なる命令を含んでいる。

【０００３】

【発明が解決しようとする課題】多くの型のプロセッサ
が知られている。そのほんの一例としてマイクロプロセ
ッサがある。例えば、デジタル信号プロセッサ（ＤＳ
Ｐ）は、特に、移動体処理装置などの特有の装置に対し
て広く使用されている。ＤＳＰは、典型的には、それが
関連している装置の性能を最適化するように構成（アー
キテクチャ）されている。この性能を得るために、ＤＳ
Ｐは、さらに専用の実行ユニットや命令組を採用してい
る。特に、それに限られるわけではないが、移動体通信
装置などの用途においては、電力消費をできるだけ低く
維持しながら、ＤＳＰの性能を常に向上させることが望
ましい。

【０００４】

【課題を解決するための手段】本発明の特定のそして好
適な観点は、これに付随している特許請求の範囲の独立
および従属の請求項に説明されている。従属の請求項か
ら得られる特徴の組み合わせは、単に請求項に明確に述
べられている通りではなく、適切なものとして独立の請
求項の特徴と組み合わせることができる。本発明は、例
えばデジタル信号プロセッサ等、プロセッサの性能を向
上させるためのものであるが、これに限定されるもので
はない。本発明の１つの観点により、高いコード密度と
簡易なプログラミングを与える、可変命令長を持つプロ
グラム可能なデジタル信号プロセッサ（ＤＳＰ）である
プロセッサが提供される。アーキテクチャーおよび命令
組は、ＤＳＰアルゴリズムの実行の高効率化や低消費電
力に適し、例えば無線電話など、純制御タスクにも最適
化されている。プロセッサは、命令メモリから取り込ま
れる命令を復号化するように動作可能な命令バッファユ
ニットを含んでいる。その命令は、多数の命令フォーマ
ットを持つ。データアドレス発生ユニットは、第１の命
令に応答して、第１のオペランドの第１のアドレスを計
算するように動作可能である。命令バッファメモリは、
さらに、第１の命令の復号化が第２の命令によって修飾
されるように、上記命令バッファユニットが、第１の命
令を復号化している間に、組み合わせ方法で命令シーケ
ンスから第２の命令を復号化するように動作可能になっ
ている。プロセッサは、第１のアドレスに応答して、第
１のオペランドを取り出すための手段と、第１のオペラ
ンドを取り扱うための手段と、命令バッファユニットに
よって復号化されるべき命令流内の命令を同定する、命
令アドレスを与えるための手段を有する。

【０００５】本発明の別の観点によれば、データアドレ
ス発生ユニットは、第２の命令に応答して、第１のアド
レスの代わりに第２のオペランドの第２のアドレスを計
算するように動作可能である。本発明の別の観点によれ
ば、第１のオペランドの第１のアドレスは、メモリアド
レス空間内にあって、第２のオペランドの第２のアドレ
スは、メモリマップレジスタである。本発明の別の観点
によれば、第１オペランドの第１アドレスは、メモリア
ドレス空間内にあって、第２オペランドの第２アドレス
は、周辺装置レジスタである。本発明の別の観点によれ
ば、デジタルシステムを動作させる方法が与えられる。
複数個の命令が、プロセッサコアの命令パイプラインに
おいて実行される。それらの命令は、プログラムカウン
タに応答してプロセッサコアと関連付けられた命令メモ
リから取り込まれる。命令シーケンスは、多数の命令フ
ォーマットを有する命令組から選択される。命令シーケ
ンスから第１の命令が復号化される。第１の命令は複数
個の命令フォーマットから選択される第１のフォーマッ
トを有する。第１のデータ項目が、第１の命令を復号化
する段階に応答して、第１の方法で取り扱われる。その
後、命令シーケンスからの第２の命令が復号化される。
この場合、第２の命令は上記第１の命令と同一である。
しかし、第２の命令を復号化する段階が第３の命令を復
号化する段階によって修飾されるように、第２の命令を
復号化する段階との組み合わせ方法で、修飾子命令が復
号化される。第２のデータ項目は、第２の命令と修飾子
命令を復号化する段階の組み合わせ方法に応答して、第
１のデータ項目を取り扱う段階とは異なる方法で取り扱
われる。

【０００６】

【発明の実施の形態】本発明は、例えば特殊用途向け集
積回路（ＡＳＩＣ）内に実現されるディジタル信号プロ
セッサ（ＤＳＰ）に特に用いられるが、他の種類のプロ
セッサにも用いられる。本発明によるプロセッサの一例
の基本的構成について以下に説明する。プロセッサ１０
０は、可変命令長（８ビットから４８ビット）のプログ
ラマブル固定小数点ＤＳＰコアであって、コード密度が
高くプログラミングが容易である。構成および命令集合
は、電力消費を低くし、かつ、無線電話や専用の制御タ
スク用のようなＤＳＰアルゴリズムの実行の効率を高め
るように、最適化されている。プロセッサ１００は、エ
ミュレーションおよびコード・デバッグの機能を含む。

【０００７】図１は、本発明の一実施の形態によるディ
ジタル装置１０の概略図である。ディジタル装置は、プ
ロセッサ１００とプロセッサ・バックプレーン２０とを
含む。本発明の特定の例では、ディジタル装置は、特殊
用途向け集積回路（ＡＳＩＣ）で実現されたディジタル
信号プロセッサ装置１０である。簡単のために、図１
は、本発明の実施の形態を理解するのに必要なマイクロ
プロセッサ１００のそれらの部分だけを示す。ＤＳＰの
一般的な構造の詳細は良く知られているので、別の文献
を参照していただきたい。例えば、Frederick Boutaud
らに発行された米国特許第５，０７２，４１８号はＤＳ
Ｐについて詳細に説明しているので、ここに援用する。
Gary Swoboda らに発行された米国特許第５，３２９，
４７１号はＤＳＰを試験しエミュレートする方法につい
て詳細に説明しているので、ここに援用する。マイクロ
プロセッサ技術の当業者が本発明を製作し使用すること
ができるように、本発明の一実施の形態に関するマイク
ロプロセッサ１００の一部の詳細について以下に説明す
る。

【０００８】本発明の態様の恩恵を被ることのできるい
くつかの例示の装置は、ここに援用した米国特許第５，
０７２，４１８号に、特に米国特許第５，０７２，４１
８号の図２から図１８を参照して述べられている。性能
を向上させコストを削減する本発明の態様を組み込んだ
マイクロプロセッサを用いれば、米国特許第５，０７
２，４１８号に述べられた装置を更に改善することがで
きる。かかる装置は、これらに限定されるわけではない
が、工業的プロセス制御，自動車システム，モータ制
御，ロボット制御装置，衛星通信システム，エコー消去
装置，モデム，ビデオ映像装置，音声認識装置，暗号化
されたボコーダ・モデム装置などを含む。図１のマイク
ロプロセッサの種々の構造の特徴の説明および命令の完
全な集合の説明は、本出願人に譲渡された出願番号第０
９／４１０，９７７号（ＴＩ−２８４３３）に述べられ
ているので、これをここに援用する。

【０００９】図１に示すように、プロセッサ１００は、
プロセッサ・コア１０２と、プロセッサ・コア１０２を
プロセッサ・コア１０２の外部にあるメモリ・ユニット
とインターフェースするメモリ・インターフェース・ユ
ニット１０４とを有する中央処理装置（ＣＰＵ）を形成
する。プロセッサ・バックプレーン２０は、プロセッサ
のメモリ管理ユニット１０４が接続されたバックプレー
ン・バス２２を含む。バックプレーン・バス２２には、
命令メモリ２４，周辺装置２６および外部インターフェ
ース２８も接続されている。理解されるように、他の例
では、異なる構成および／または異なる技術を用いて本
発明を実現することができる。例えば、プロセッサ１０
０は、プロセッサ・バックプレーン２０をそこから分離
して、第１の集積回路を形成してもよい。例えば、プロ
セッサ１００は、バックプレーン・バス２２と周辺およ
び外部インターフェースとを支援するバックプレーン２
０から離してその上に取り付けたＤＳＰであってもよ
い。例えば、プロセッサ１００は、ＤＳＰではなくマイ
クロプロセッサでもよいし、また、ＡＳＩＣ技術以外の
技術で実現してもよい。このプロセッサまたはこのプロ
セッサを含むプロセッサを１つ以上の集積回路に実現し
てもよい。

【００１０】図２は、プロセッサ・コア１０２の一実施
の形態の基本構造を示す。図示するように、プロセッサ
・コア１０２のこの実施の形態は、４つの要素、すなわ
ち、命令バッファ・ユニット（Ｉユニット）１０６と３
つの実行ユニットとを含む。実行ユニットは、プログラ
ム・フロー・ユニット（Ｐユニット）１０８と、アドレ
ス・データ・フロー・ユニット（Ａユニット）１１０
と、命令バッファ・ユニット（Ｉユニット）１０６から
復号された命令を実行するとともにプログラム・フロー
を制御し監視するデータ計算ユニット（Ｄユニット）１
１２とである。

【００１１】図３は、プロセッサ・コア１０２のＰユニ
ット１０８，Ａユニット１１０およびＤユニット１１２
をもっと詳細に示す図であり、また、プロセッサ・コア
１０２の種々の要素を接続するバス構造を示す。Ｐユニ
ット１０８は、例えば、ループ制御回路と、ＧｏＴｏ／
分岐制御回路と、反復カウンタ・レジスタや割込みマス
ク，フラグまたはベクトル・レジスタのようなプログラ
ム・フローを制御し監視する種々のレジスタとを含む。
Ｐユニット１０８は、汎用データ書込みバス（ＥＢ，Ｆ
Ｂ）１３０，１３２と、データ読取りバス（ＣＢ，Ｄ
Ｂ）１３４，１３６と、アドレス定数バス（ＫＡＢ）１
４２とに結合されている。また、Ｐユニット１０８は、
ＣＳＲ，ＡＣＢおよびＲＧＤとラベルされた種々のバス
を介してＡユニット１１０およびＤユニット１１２内の
サブユニットに結合されている。

【００１２】図３に示すように、この実施の形態では、
Ａユニット１１０はレジスタ・ファイル３０とデータ・
アドレス生成サブユニット（ＤＡＧＥＮ）３２と算術・
論理演算ユニット（ＡＬＵ）３４とを含む。Ａユニット
・レジスタ・ファイル３０は種々のレジスタを含む。例
えば、１６ビット・ポインタ・レジスタ（ＡＲ０〜ＡＲ
７）と、データ・フローおよびアドレス生成にも用いら
れるデータ・レジスタ（ＤＲ０〜ＤＲ３）とである。ま
た、レジスタ・ファイルは、１６ビット循環バッファ・
レジスタと７ビットのデータ・ページ・レジスタとを含
む。汎用バス（ＥＢ，ＦＢ，ＣＢ，ＤＢ）１３０，１３
２，１３４，１３６の他に、データ定数バス１４０およ
びアドレス定数バス１４２もＡユニット・レジスタ・フ
ァイル３０に結合されている。Ａユニット・レジスタ・
ファイル３０は、それぞれ逆方向に動作する一方向バス
１４４，１４６を介してＡユニットＤＡＧＥＮユニット
３２に結合されている。ＤＡＧＥＮユニット３２は、例
えば処理エンジン１００内のアドレス生成を制御し監視
する１６ビット・Ｘ／Ｙレジスタと係数／スタック・ポ
インタ・レジスタとを含む。

【００１３】Ａユニット１１０は、加算，減算およびＡ
ＮＤ，ＯＲ，ＸＯＲ論理演算子のようなＡＬＵに一般に
関連する機能とともにシフタ機能を含むＡＬＵ３４も含
む。ＡＬＵ３４は、汎用バス（ＥＢ，ＤＢ）１３０，１
３６および命令定数データ・バス（ＫＤＢ）１４０にも
結合されている。ＡユニットＡＬＵは、ＰＤＡバスを介
してＰユニット１０８に結合されて、Ｐユニット１０８
レジスタ・ファイルからレジスタ定数を受ける。ＡＬＵ
３４は、バスＲＧＡ，ＲＧＢを介してＡユニット・レジ
スタ・ファイル３０にも結合されて、アドレスおよびデ
ータ・レジスタの内容を受けるとともに、バスＲＧＤを
介してレジスタ・ファイル３０のアドレスおよびデータ
・レジスタの内容を転送する。

【００１４】本発明の例示の実施の形態によれば、Ｄユ
ニット１１２は、Ｄユニット・レジスタ・ファイル３６
と、ＤユニットＡＬＵ３８と、Ｄユニット・シフタ４０
と、２つの乗算および累算ユニット（ＭＡＣ１，ＭＡＣ
２）４２，４４とを含む。Ｄユニット・レジスタ・ファ
イル３６とＤユニットＡＬＵ３８とＤユニット・シフタ
４０とはバス（ＥＢ，ＦＢ，ＣＢ，ＤＢ，ＫＤＢ）１３
０，１３２，１３４，１３６，１４０に結合され、ま
た、ＭＡＣユニット４２，４４はバス（ＣＢ，ＤＢ，Ｋ
ＤＢ）１３４，１３６，１４０とデータ読取りバス（Ｂ
Ｂ）１４４とに結合されている。Ｄユニット・レジスタ
・ファイル３６は、４０ビット累算器（ＡＣ０〜ＡＣ
３）と１６ビット遷移レジスタとを含む。Ｄユニット１
１２は、４０ビット累算器の他に、発信元レジスタまた
は宛先レジスタとしてＡユニット１１０の１６ビット・
ポインタおよびデータ・レジスタも用いる。Ｄユニット
・レジスタ・ファイル３６は、累積器書込みバス（ＡＣ
Ｗ０，ＡＣＷ１）１４６，１４８を介してＤユニットＡ
ＬＵ３８とＭＡＣ１ ４２とＭＡＣ２ ４４とからデー
タを受け、また、累積器書込みバス（ＡＣＷ１）１４８
を介してＤユニット・シフタ４０からデータを受ける。
データは、Ｄユニット・レジスタ・ファイル累積器から
累積器読取りバス（ＡＣＲ０，ＡＣＲ１）１５０，１５
２を介してＤユニットＡＬＵ３８，Ｄユニット・シフタ
４０，ＭＡＣ１ ４２およびＭＡＣ２ ４４に読み取ら
れる。ＤユニットＡＬＵ３８およびＤユニット・シフタ
４０は、ＥＦＣ，ＤＲＢ，ＤＲ２およびＡＣＢとラベル
された種々のバスを介してＡユニット１０８のサブユニ
ットにも結合されている。

【００１５】図４を参照すると、３２語の命令バッファ
待ち行列（ＩＢＱ）５０２を含む本発明による命令バッ
ファ・ユニット１０６が示されている。ＩＢＱ５０２
は、８ビット・バイト５０６に論理的に分割された３２
×１６ビットのレジスタ５０４を含む。命令は、３２ビ
ットのプログラム・バス（ＰＢ）１２２を介してＩＢＱ
５０２に到着する。命令は、ローカル書込みプログラム
・カウンタ（ＬＷＰＣ）５３２によって指し示される位
置に３２ビット・サイクルで取り出される。ＬＷＰＣ５
３２は、Ｐユニット１０８にあるレジスタに含まれてい
る。Ｐユニット１０８も、ローカル読取りプログラム・
カウンタ（ＬＲＰＣ）５３６レジスタと、書込みプログ
ラム・カウンタ（ＷＰＣ）５３０レジスタと、読取りプ
ログラム・カウンタ（ＲＰＣ）５３４レジスタとを含
む。ＬＲＰＣ５３６は、命令デコーダ５１２，５１４に
ロードされるべき次の命令のＩＢＱ５０２内の位置を指
し示す。すなわち、ＬＲＰＣ５３６は、デコーダ５１
２，５１４に現在ディスパッチされている命令のＩＢＱ
５０２内の位置を指し示す。ＷＰＣは、プログラム・メ
モリにおけるパイプライン用の次の４バイトの命令コー
ドの開始アドレスを指し示す。ＩＢＱに取り出す度に、
プログラム・メモリからの次の４バイトが命令境界に関
わらず取り出される。ＲＰＣ５３４は、デコーダ５１２
／５１４に現在ディスパッチされている命令のプログラ
ム・メモリのアドレスを指し示す。

【００１６】この実施の形態では、命令は、４８ビット
語で形成され、マルチプレクサ５２０，５２１を介して
４８ビットのバス５１６により命令デコーダ５１２，５
１４にロードされる。当業者には明らかなように、命令
は４８ビット以外で構成された語に形成されてもよく、
本発明は上述した特定の実施の形態に限定されるもので
はない。

【００１７】現在好ましいとされる４８ビット語サイズ
に対して、バス５１６は、並列に実行される任意の１命
令サイクル中に最大２命令（デコーダ当たり１命令）を
ロードすることができる。命令の組合せは、４８ビット
のバスに適合する任意の書式（８，１６，２４，３２，
４０および４８ビット）の組合せでよい。１サイクル中
に１命令だけをロードする場合は、デコーダ２ ５１４
よりデコーダ１ ５１２の方を優先してロードする。次
に、各命令が、それらを実行するとともに、命令または
操作が実行されるべきデータをアクセスするために、各
機能ユニットに送られる。命令デコーダに渡される前
に、命令はバイト境界上で整列される。整列は、その復
号中に前の命令に対して得られた書式に基づいて行われ
る。バイト境界との命令の整列に関連する多重化はマル
チプレクサ５２０，５２１で行われる。

【００１８】２つの命令の一方が並列イネーブル・ビッ
トを持つ場合は、２つの命令を並列に入れることができ
る。かかる種類の並列方式を支援するハードウエアを並
列イネーブル機構と呼ぶ。同様に、２つの命令が両方と
も間接モードで単一データ・メモリ・アクセス（Ｓｍｅ
ｍまたはｄｂｌ（ｌｍｅｍ））を行う場合は、２つの命
令を並列に入れることができる。かかる種類の並列方式
を支援するハードウエアをソフト二重機構と呼ぶ。

【００１９】プロセッサ・コア１０２は７段階のパイプ
ラインにより命令を実行する。その各段階について、表
１と図５を参照して以下に説明する。どこ（Ａユニット
かＤユニット）で実行するかに関わらず、７段階のパイ
プラインによりプロセッサ命令を実行する。本発明の一
態様によれば、プログラム・コード・サイズを小さくす
るために、ＣコンパイラはＡユニットでの実行のために
できるだけ多くの命令をディスパッチするので、Ｄユニ
ットは、電力を節約するために電源を切られてもよい。
このため、Ａユニットは、メモリ・オペランドで実行さ
れる基本的動作を支援する必要がある。

【００２０】

【表１】

【００２１】パイプラインの第１段階は、事前取出し
（Ｐ０）段階２０２であり、この段階中では、メモリ・
インターフェース１０４のアドレス・バス（ＰＡＢ）１
１８上にアドレスを表明することによって、次のプログ
ラム・メモリ位置がアドレスされる。次の段階の取出し
（Ｐ１）段階２０４では、プログラム・メモリが読み取
られ、メモリ・インターフェース・ユニット１０４から
ＰＢバス１２２を介してＩユニット１０６が満たされ
る。事前取出しおよび取出し段階は、他のパイプライン
段階から切り離されており、事前取出しおよび取出し段
階中はパイプラインに割り込んで、連続したプログラム
・フローを中断するとともに、プログラム・メモリ内の
別の命令（例えば、分岐命令）を指し示すことができ
る。

【００２２】次に、第３段階の復号（Ｐ２）段階２０６
では、命令バッファ内の次の命令がデコーダ５１２／５
１４にディスパッチされ、命令が復号されるとともにそ
の命令を実行する実行ユニット（例えば、Ｐユニット１
０８，Ａユニット１１０またはＤユニット１１２）にデ
ィスパッチされる。復号段階２０６は、命令の種類を示
す第１の部分と命令の書式を示す第２の部分と命令用の
アドレス指定モードを示す第３の部分とを含む命令の少
なくとも一部を復号することを含む。次の段階はアドレ
ス（Ｐ３）段階２０８であり、そこでは、命令で用いら
れるべきデータのアドレスが計算されるか、命令がプロ
グラムの分岐またはジャンプを必要とする場合は新しい
プログラム・アドレスが計算される。各計算はＡユニッ
ト１１０またはＰユニット１０８でそれぞれ行う。

【００２３】アクセス（Ｐ４）段階２１０では、読取り
オペランドのアドレスが生成され、また、そのアドレス
がＹｍｅｍ間接アドレス指定モードでＤＡＧＥＮ Ｙオ
ペレータで生成されているメモリ・オペランドが、間接
的にアドレスされたＹメモリ（Ｙｍｅｍ）から読み取ら
れる。パイプラインの次の段階は、そのアドレスがＸｍ
ｅｍ間接アドレス指定モードでＤＡＧＥＮ Ｘ内でまた
は係数アドレス・モードでＤＡＧＥＮ Ｃオペレータで
生成されているメモリ・オペランドが読み取られる読取
り（Ｐ５）段階２１２である。命令の結果が書き込まれ
るべきメモリ位置のアドレスが生成される。

【００２４】最後は、Ａユニット１１０またはＤユニッ
ト１１２のいずれかで命令が実行される実行（Ｐ６）段
階２１４である。次に、その結果がデータ・レジスタす
なわち累算器に記憶されるか、読取り／変更／書込み命
令用のメモリに書き込まれる。更に、シフト操作が、実
行段階中に累算器でデータについて行われる。プロセッ
サ１００のパイプラインは保護されている。これによ
り、ＮＯＰ命令が待ち時間の要求を満たすために挿入さ
れる必要がなくなるので、Ｃコンパイラ性能が大幅に向
上する。また、これにより、前の生成プロセッサから後
の生成プロセッサへのコード変換が非常に容易になる。

【００２５】プロセッサ１００で用いられるパイプライ
ン保護の基本的規則は、次の通りである。実行中の読取
りアクセスが終了する前に書込みアクセスが開始され、
かつ、両方のアクセスが同じ資源を共用する場合は、追
加のサイクルが挿入されて、書込みを完了させ、更新さ
れたオペランドで次の命令を実行することができるよう
にするが、エミュレーションについては、単一ステップ
・コード実行がフリーランニング・コード実行と全く同
様に行われなければならない。

【００２６】パイプライン・プロセッサの動作の基本的
原理について、図５を参照して以下に説明する。図５か
ら分かるように、第１の命令３０２では、連続するパイ
プライン段階が時間Ｔ₁〜Ｔ₇の間に実行される。各時間
は、プロセッサ・マシン・クロックの１クロック・サイ
クルである。第２の命令３０４は、時間Ｔ₂にパイプラ
インに入ることができる。なぜなら、前の命令はすでに
次のパイプライン段階に移っているからである。命令３
（３０６）では、事前取出し段階２０２が時間Ｔ₃に起
こる。図５から分かるように、第７段階のパイプライン
では、７命令全部を同時に処理することができる。７つ
の命令３０２〜３１４全部に対して、図５は、時間Ｔ₇
で処理中であるそれらすべてを示す。このような構造
は、命令の処理に並列形式を付加する。

【００２７】図６に示すように、本発明のこの実施の形
態は、２４ビットのアドレス・バス１１８および３２ビ
ットの双方向データ・バス１２０を介して外部プログラ
ム記憶ユニット１５０に結合されているメモリ・インタ
ーフェース・ユニット１０４を含む。また、メモリ・イ
ンターフェース・ユニット１０４は、２４ビットのアド
レス・バス１１４および双方向の１６ビットのデータ・
バス１１６を介してデータ記憶ユニット１５１に結合さ
れている。メモリ・インターフェース・ユニット１０４
は、３２ビットのプログラム読取りバス（ＰＢ）１２２
を介してマシン・プロセッサ・コア１０２のＩユニット
１０６にも結合されている。Ｐユニット１０８，Ａユニ
ット１１０およびＤユニット１１２は、データ読取りお
よびデータ書込みバスとこれに対応するアドレスバスと
を介してメモリ・インターフェース・ユニット１０４に
結合されている。Ｐユニット１０８はプログラム・アド
レス・バス１２８に更に結合されている。

【００２８】より詳しく述べると、Ｐユニット１０８
は、２４ビットのプログラム・アドレス・バス１２８と
２つの１６ビットのデータ書込みバス（ＥＢ，ＦＢ）１
３０，１３２と２つの１６ビットのデータ読取りバス
（ＣＢ，ＤＢ）１３４，１３６とを介してメモリ・イン
ターフェース・ユニット１０４に結合されている。Ａユ
ニット１１０は、２つの２４ビットのデータ書込みアド
レス・バス（ＥＡＢ，ＦＡＢ）１６０，１６２と２つの
１６ビットのデータ書込みバス（ＥＢ，ＦＢ）１３０，
１３２と３つのデータ読取りアドレス・バス（ＢＡＢ，
ＣＡＢ，ＤＡＢ）１６４，１６６，１６８と２つの１６
ビットのデータ読取りバス（ＣＢ，ＤＢ）１３４，１３
６とを介してメモリ・インターフェース・ユニット１０
４に結合されている。Ｄユニット１１２は、２つのデー
タ書込みバス（ＥＢ，ＦＢ）１３０，１３２と３つのデ
ータ読取りバス（ＢＢ，ＣＢ，ＤＢ）１４４，１３４，
１３６とを介してメモリ・インターフェース・ユニット
１０４に結合されている。

【００２９】図６は、１２４でＩユニット１０６からＰ
ユニット１０８への命令の受け渡し、例えば分岐命令を
送ることを表す。また、図６は、１２６および１２８で
Ｉユニット１０６からＡユニット１１０およびＤユニッ
ト１１２へのデータの受け渡しを表す。

【００３０】図７に示すように、プロセッサ１００は統
一プログラム／データ空間の周りに組織化されている。
プログラム・ポインタは、内部では２４ビットであっ
て、バイトアドレス指定機能を持つが、プログラムの取
出しが常に３２ビット境界で行われるので２２ビットの
アドレスだけがメモリに送られる。しかし、例えばソフ
トウエア開発のためのエミュレーション中は、ハードウ
エア区切り点を実現するために全２４ビットのアドレス
が与えられる。データ・ポインタは７ビットの主データ
・ページで拡張された１６ビットであり、語アドレス指
定機能を有する。

【００３１】ソフトウエアは最大３主データ・ページを
次のように定義する。 ・ＭＤＰ 直接アクセス 間接アクセス ＣＤＰ ・ＭＤＰ０５ − 間接アクセス ＡＲ［０〜５］ ・ＭＤＰ６７ − 間接アクセス ＡＲ［６〜７］ スタックは、維持されて、主データ・ページ０に常駐す
る。ＣＰＵメモリ・マップ・レジスタは全てのページか
ら見える。プロセッサ１００の種々の態様を表２に要約
する。

【００３２】

【表２】

【００３３】本発明の観点によれば、図４を参照して説
明されたように、プロセッサ１００は、同一の実行サイ
クル内で並列に２つの命令を実行可能にさせる。並列方
式には２つの型がある。 １）単一命令内の「組込み」並列方式： 幾つかの命令
が、２つの異なる演算を並列に実行する。２つの演算を
分離するため、「カンマ」が使用される。この型の並列
方式は、「黙示」並列方式とも呼ばれる。 例： Ｒｅｐｅａｔ（ＣＳＲ），ＣＳＲ ＋＝ ＃４； この命
令は、繰返し単一処理を起動し、並行して、Ａユニット
ＡＬＵにおいて、ＣＳＲ内容が４だけ増分される。これ
は単一プロセッサ命令である。 ２）２つの命令間の「ユーザ定義」並列方式： ２つの
命令の１つに並列イネーブルビットを設定することによ
って、２つの命令が、ユーザ、Ｃコンパイラまたはアッ
センブラ最適化装置によって並列に処理される。セパレ
ータ「｜｜」は、プロセッサによって並行して実行され
るべき２つの命令を分離するために使用される。 例： ＡＣ１＝（^*ＡＲ１−）^*（^*ＡＲ２＋）；この第１の命
令は、Ｄユニットにおいて乗算を実行する。 ｜｜ＤＲ１＝ＤＲ１^ＡＲ２ この第２の命令は、ＡユニットＡＬＵにおいて論理演算
を実行する。黙示並列方式は、ユーザ定義並列方式と組
み合わせることができる。２つのプロセッサ命令の境界
を決めるため、括弧セパレータが使用される。 例： （ＡＣ２＝^*ＡＲ３＋^*ＡＣ１， ；これは第１の命令である。 ＤＲ３＝（^*ＡＲ３＋）） ；並列方式を含む。 ｜｜ＡＲ１＝＃５ ；これは第２の命令である。

【００３４】図３を再度参照する。Ａユニットのデータ
アドレス発生ユニット（ＤＡＧＥＮ）の主機能は、デー
タメモリオペランドのアドレスを計算することにある。
プロセッサ１００は３つのデータメモリアドレス指定モ
ードを有する。 １）直接、間接、または絶対選択（Ｓｍｅｎ、ｄｂｌ
（Ｌｍｅｎ））で単一データメモリアドレス指定。 ２）間接アドレス（Ｘｍｅｍ、Ｙｍｅｍ）で複合データ
メモリアドレス指定 ３）係数データメモリアドレス指定（ｃｏｅｆｆ） Ａユニットのデータアドレス発生ユニットの第２の使用
法は、プロセッサＣＰＵレジスタ内でビットを取り扱う
ために使用されるビット位置アドレスを発生することで
ある。この場合、メモリオペランドはアクセスされな
い。この型のアドレス指定は、（直接、間接）レジスタ
ビットアドレス指定（Ｂａｄｄｒ、（Ｂａｄｄｒ）対）
として表わされる。プロセッサＣＰＵレジスタは、メモ
リマップ化されている。従って、Ａユニットのデータア
ドレス発生ユニットの第３の使用法は、これらのＣＰＵ
レジスタのデータメモリアドレスを計算することであ
る。この型のアドレス指定は、（直接、間接、絶対）Ｍ
ＭＲアドレス指定として表わされる。Ａユニットのデー
タアドレス発生ユニットの第４の使用法は、Ｉ／Ｏメモ
リオペランド（周辺レジスタまたはＡＳＩＣドメインハ
ードウエア）のアドレスを計算することである。この型
のアドレス指定は、（直接、間接、絶対）単一Ｉ／Ｏメ
モリアドレス指定として表わされる。Ａユニットのデー
タアドレス発生ユニットの最後の使用法は、データメモ
リスタックオペランドのアドレスを計算することであ
る。この型のアドレス指定は、単一スタックアドレス指
定および複合スタックアドレス指定として表わされる。
先に説明されたように、プロセッサコアＣＰＵレジスタ
は、８Ｍ語メモリ空間にあるメモリマップ化レジスタ
（ＭＭＲ）である。プロセッサ１００の命令組は、デー
タメモリアクセスを実行する命令を介して、いかなるレ
ジスタにもアクセスするための効率的手段を提供する。
メモリマップ化レジスタ（ＭＭＲ）は、語アドレス０ｈ
と０５Ｆｈ間のそれぞれの主データページの始めに存在
する。従って、ＭＭＲはローカルデータページ０（ＤＰ
＝０ｈ）の部分のみを占有する。プロセッサ１００の様
々なＭＭＲが、表３に示されている。

【００３５】

【表３ａ】

【００３６】

【表３ｂ】 以下、単一データメモリオペランドアドレス指定の様々
な観点について、さらに詳細に説明する。単一データメ
モリオペランドアドレス指定は、次のアッセンブラニー
モニック：Ｓｍｅｎ、ｄｂｌ（Ｌｍｅｎ）を使用してい
る。直接、間接および絶対アドレス指定が、単一データ
メモリオペランドを有する命令において使用される。ア
クセスデータの型によって、単一データメモリアドレス
指定は、表４の如く命令内に示される。

【００３７】

【表４】 以下の例において、例１および２は、それぞれ、累算
器、データまたはアドレスレジスタにおいて、バイトを
ロードする命令および語をロードする命令を表わす。例
３は、累算器レジスタに長語をロードする命令を示して
いる。最後の例は、長語メモリオペランドから抽出され
た２つの１６ビット値を持つ２つの隣接するデータまた
はアドレスレジスタ（ＤＡｘ）をロードする命令であ
る。 例： １）ｄｓｔ＝ｌｏｗ＿ｂｙｔｅ（Ｂｍｅｍ） ２）ｄｓｔ＝Ｓｍｅｍ ３）ＡＣｘ＝ｄｂｌ（Ｌｍｅｍ） ４）ｐａｉｒ（ＤＡｘ）＝Ｌｍｅｍ

【００３８】図８は、単一データメモリオペランド命令
フォーマットを示している。単一データメモリオペラン
ド命令は、データメモリアドレスを発生させるため、デ
ータアドレス発生ユニット（ＤＡＧＥＮ）によって使用
される８ビットサブフィールド８００を組み込んでいる
命令フォーマットを有する。単一データメモリオペラン
ド命令の語メモリオペランドおよびバイトメモリオペラ
ンド（表５を参照）は、プロセッサ１００において以下
のバスを介してアクセスされる。 − 読出しメモリオペランド用のＤＢバス − Ｄユニットシフター内で予備的シフトが発生しない
ときの書込みメモリオペランド用のＤＢバス − Ｄユニットシフター内で予備的シフトが発生すると
きの書込みメモリオペランド用のＦＢバス

【００３９】

【表５】 長語メモリオペランドは、プロセッサ１００において以
下のバスを介してアクセスされる。 − 読出しメモリオペランド用の（最上位語−ＭＳＷ
用）ＣＢおよび（最下位語−ＬＳＷ用）ＤＢ − 書込みメモリオペランド（ＭＳＷ用）ＦＢおよび
（ＬＳＷ用）ＥＢ

【００４０】図９は、命令のアドレス指定フィールドに
おける７ビット正オフセット直接メモリアドレス９００
のアドレスフィールドを示している。直接メモリアドレ
ス指定（ｄｍａ）モードは、ローカルデータページポイ
ンタ（ＤＰ）レジスタまたはデータスタックポインタ
（ＤＰ）レジスタのいずれか一方に関連して、直接メモ
リアクセスを許可する。相対アドレス指定の型は、ＣＰ
Ｌ状態ビットによって制御される。ＣＰＬ＝０のとき、
直接メモリアドレス指定は、ＤＰに関連している。ＣＰ
Ｌ＝１のときは、直接メモリアドレス指定は、ＳＰに関
連している。表６に示される如く、２３ビット語アドレ
スの計算は、アクセスされたメモリオペランドの型に依
存しない。バイト、語または長語メモリアクセスに対し
て、（ｄｍａと呼ばれる）７ビット正オフセットは、Ｄ
ＰまたはＳＰの１６ビットに加えられる。その１６ビッ
ト加算結果は、以下の１つに結び付けられる。 １．ＣＰＬ＝０の場合、７ビット主データページポイン
タＭＤＰ ２．ＣＰＬ＝１の場合、０にクリアされた７ビットフィ
ールド（スタックは、主データページ０において実施さ
れる必要がある）

【００４１】

【表６】 ７ビット正オフセットｄｍａは、［０、１２７］区間内
に配列され、命令のアドレス指定フィールドにおいて７
ビットフィールド９００内に符号化される（図９を参
照）。その結果、ｄｍａモードは、１２８語ＤＰまたは
ＳＰフレームに含まれるバイト、語または長語へのアク
セスを許可する。間接メモリアドレス指定モードは、８
個のアドレスレジスタＡＲ［０−７］の内容または係数
データポインタＣＤＰの内容から、データメモリオペラ
ンドのアドレス計算を許可する。そのようなメモリアク
セスが実行されるときはいつでも、選択されたポインタ
レジスタが、アドレス発生の前後に修正される。事前修
正子は、メモリオペランドアドレスを発生する前に、レ
ジスタの内容を修正する。事後修正子は、メモリオペラ
ンドアドレスを発生した後に、レジスタの内容を修正す
る。ポインタレジスタに与えられる修正子組は、ＡＲＭ
Ｓ状態ビットに依存する。ＡＲＭＳ＝０のとき、ＤＳＰ
集約装置の効率的な実行を可能にさせる１組の修正子
が、間接メモリアクセスに対して利用できる。ＡＲＭＳ
＝１のときは、制御コードの符号サイズを最適化させる
１組の修正子が、間接メモリアクセスに対して利用でき
る。この修正子組は、「制御モード」修正子と呼ばれ
る。

【００４２】選択されたポインタレジスタに適用される
修正子は、循環バッファをデータメモリに実装するた
め、循環管理機構によって制御される。その循環管理機
構は、以下の手段によって制御される。 − 状態レジスタＳＴ２。各ポインタレジスタが循環ま
たは直列モードで構成される。 − ３個の１６ビットバッファサイズレジスタＢＫ０
３、ＢＫ４７、およびＢＫＣ。実装するための循環バッ
ファのサイズが決定される。 − ５個の１６ビットバッファオフセットレジスタＢＯ
Ｆ０１、ＢＯＦ２３、ＢＯＦ４５、ＢＯＦ６７およびＢ
ＯＦＣ。循環バッファ開始アドレスをいかなる制約に対
しても開放する。循環アドレス指定が駆動されようとさ
れまいと、すべての場合において、２３ビット発生アド
レスは、１６ビット選択ポインタ（ＡＲｘまたはＣＤ
Ｐ）に関連して事前修正を行うことによって計算され
る。この１６ビットの結果は、以下の如く、７ビット主
データページポインタの１つと結び付けられる。 １．間接メモリアドレス指定が、ＡＲ０、ＡＲ１、ＡＲ
２、ＡＲ３、ＡＲ４またはＡＲ５アドレスレジスタで行
われるとき、ＭＤＰ０５。 ２．間接メモリアドレス指定が、ＡＲ６またはＡＲ７で
行われるとき、ＭＤＰ６７。 ３．間接メモリアドレス指定が、ＣＤＰで行われると
き、ＭＤＰ。 ＊ａｂｓ１６（＃ｋ）および＊（＃ｋ）として示され
る、２つの絶対メモリアドレス指定モードが、プロセッ
サ上に存在する（表７を参照）。第１の絶対アドレス指
定モードは、ＭＤＰ基準アドレス指定である。すなわ
ち、語アドレスを表わす１６ビット定数は、７ビット主
データページポインタＭＤＰと結び付けられ、２３ビッ
ト語メモリアドレスを発生する。このアドレスは、命令
によって、その命令に付加された２バイト拡張によって
与えられる。第２の絶対アドレス指定モードは、２３ビ
ット語アドレスを表わしている定数で、全体で８Ｍ語の
データメモリのアドレス指定を許可する。このアドレス
は、命令によって、その命令に付加された３バイト拡張
によって与えられる（この３バイト拡張の最上位ビット
は切り捨てれれる）。これらのアドレス指定モードを使
用する命令は、並列方式することはできない。

【００４３】

【表７】 （Ｘｍｅｍ、Ｙｍｅｍ）によって示される間接複合デー
タメモリアドレス指定モードは、８ＡＲ［０−７］アド
レスレジスタを介して、２つのメモリアクセスを許可す
る。このアドレス指定モードは、２つの１６ビットメモ
リアクセスを行う命令を実行するとき、または２つの命
令を並行して実行するときに使用される。前者の場合、
２つのデータメモリオペランドが、ＸｍｅｍおよびＹｍ
ｅｍキーワードを持つ命令内に示されている。後者の場
合、各命令は、間接単一データメモリアドレス（Ｓｍｅ
ｍ、ｄｂｌ（Ｌｍｅｍ））を使用する必要がある。第１
の命令のデータメモリオペランドは、Ｘｍｅｍオペラン
ドとして取り扱われ、第２の命令のデータメモリオペラ
ンドは、Ｙｍｅｍオペランドとして取り扱われる。これ
らの型の複合アクセスは、「ソフトウエア」間接複合ア
クセスとして示される。

【００４４】以下の例１は、２つの１６ビットメモリオ
ペランドを付加し、その結果を指定された累算器レジス
タに記憶する命令を表わしている。例２は、上記ルール
が考慮される場合並列に処理される２つの単一データメ
モリアドレス指定命令を示している。 例： １．ＡＣｘ＝（Ｘｍｅｍ＜＜＃１６）＋（Ｙｍｅｍ＜＜
＃１６） ２．ｄｓｔ＝Ｓｍｅｍ｜｜ｄｓｔ＝ｓｒｃ and Ｓｍｅ
ｍ Ｘｍｅｍオペランドは、読出しメモリオペランド用のＤ
Ｂバスおよび書込みメモリオペランド用のＥＢバスを介
してアクセスされる。Ｙｍｅｍオペランドは、読出しメ
モリオペランド用のＣＢバスおよび書込みメモリオペラ
ンド用のＦＢバスを介してアクセスされる。間接複合デ
ータメモリアドレス指定モードは、間接単一データメモ
リアドレス指定モード（前記参照）と同一の特性を有す
る。ＡＲｘアドレスレジスタによる間接メモリアドレス
指定アクセスは、ＭＤＰ０５およびＭＤＰ６７によって
選択された主データページ内で実行される。ＡＲｘアド
レスレジスタによる間接メモリアドレス指定アクセス
は、バッファオフセットレジスタＢＯＦｘ、バッファサ
イズレジスタＢＫｘｘ、およびポインタ構成レジスタＳ
Ｔ２が適切に初期化されるとき（前記参照）、循環メモ
リバッファをアドレス指定できる。しかし、ＡＲＭＳ状
態ビットは、間接複合データメモリアドレス指定モード
に利用可能な修正子組を構成しない。

【００４５】（Ｃｏｅｆｆ）によって示される、係数デ
ータメモリアドレス指定は、係数データポインタレジス
タＣＤＰを介するメモリ読出しアクセスを許可する。こ
のモードは、間接単一データメモリアドレス指定モード
と同一の特性を有する。ＣＤＰポインタレジスタによる
間接メモリアドレス指定アクセスは、ＭＤＰレジスタに
よって選択された主データページ内で実行される。ＣＤ
Ｐアドレスレジスタによる間接メモリアドレス指定アク
セスは、循環メモリバッファをアドレス指定できる。メ
モリオペランドにアクセスするための係数メモリアドレ
ス指定モードを使用する命令は、主としてサイクル毎に
３つのメモリオペランドで演算を実行する。これらのオ
ペランドの２つ、Ｘｍｅｍ、Ｙｍｅｍは、間接複合デー
タメモリアドレス指定モードでアクセスされる。第３の
オペランドは、係数データメモリアドレス指定モードデ
ータでアクセスされる。このモードは、「ｃｏｅｆｆ」
キーワードをもつ命令内に示されている。

【００４６】次の命令例は、このアドレス構成を説明し
ている。１サイクルにおいて、Ｄユニット複合ＭＡＣオ
ペレータで２つの乗算が並行して行われる。間接複合デ
ータメモリアドレス指定は２つの別のデータ（Ｘｍｅ
ｍ、Ｙｍｅｍ）にアクセスするが、１つのメモリオペラ
ンドが、両方の乗算器（ｃｏｅｆｆ）に共通になってい
る。 ＡＣｘ＝ｓａｔ４０（ｒｎｄ（ｕｎｓ（Ｘｍｅｍ）^*ｕ
ｎｓ（ｃｏｅｆｆ）））， ｓａｔ４０（ｒｎｄ（ｕｎｓ（Ｙｍｅｍ）^*ｕｎｓ（ｃ
ｏｅｆｆ））） ｃｏｅｆｆオペランドは、ＢＢバスを介してアクセスさ
れる。１サイクル中に（上記の例のように）３つの読出
しメモリオペランドにアクセスするために、ｃｏｅｆｆ
オペランドは、ＸｍｅｍおよびＹｍｅｍオペランドとは
異なるメモリバンクに配置されるべきである。

【００４７】プロセッサＣＰＵコアは、データアドレス
発生ユニット（ＤＡＧＥＮ）の特徴を利点とし、ＣＰＵ
レジスタ内にビットをアドレス指定するための効率的な
手段を与える。この場合、メモリアクセスは実行されな
い。直接および間接レジスタビットアドレス指定モード
が、プロセッサコアＣＰＵアドレス、データおよび累算
器レジスタ上でビット操作を実行する命令において使用
される。レジスタビットアドレス指定は、「Ｂａｄｄ
ｒ」キーワードで命令内に示されている。以下の例に示
された５つのビット操作命令は、このアドレス指定モー
ドを使用する。最後の命令例は、２つの連続ビットが
「ｓｒｃ」レジスタ内で試験されている間に、単一のレ
ジスタビットアドレスをＤＡＧＥＮによって発生させる
ようにする。 − ＴＣｘ＝ｂｉｔ（ｓｒｃ、Ｂａｄｄｒ） − ｃｂｉｔ（ｓｒｃ、Ｂａｄｄｒ） − ｂｉｔ（ｓｒｃ、Ｂａｄｄｒ）＝＃０ − ｂｉｔ（ｓｒｃ、Ｂａｄｄｒ）＝＃１ − ｂｉｔ（ｓｒｃ、ｐａｉｒ（Ｂａｄｄｒ）） プロセッサ１００内のメモリマップ化レジスタのアクセ
ス方法について、さらに詳細に説明する。表３に関連し
て前に説明されたように、プロセッサＣＰＵレジスタ
は、アドレス０ｈと０５Ｆｈとの間の各６４Ｋ主データ
ページの始めに、メモリマップ化される。このことは、
どのような単一データメモリアドレス指定モード（Ｓｍ
ｅｍ、ｄｂｌ（Ｌｍｅｍ））もプロセッサＭＭＲレジス
タにアクセスするために使用され得ることを意味する。

【００４８】直接データメモリアドレス指定（ｄｍａ）
が使用される。この場合、ユーザは、プロセッサがアプ
リケーションモード（ＣＰＬ状態ビットが０に設定され
ている）にあって、ローカルデータページポインタレジ
スタが０にリセットされていることを保証する必要があ
る。その後、ユーザはＭＭＲレジスタ記号を使用し、こ
れらのレジスタにアクセスするためアッセンブラに、単
一データメモリオペランド命令のｄｍａフィールドを定
義させる。 例： １． ＤＰ＝＃０ ；ＤＰを０に設定 ２． ．ＤＰ０ ；ＤＰ値０を示すように向けら れたアッセンブラ ３． ｂｉｔ（ＳＴ１、＃ＣＰＬ）＝＃０ ；ＣＰＬを０に設定する。 ４． ＡＣ１＝ｕｎｓ（＠ＡＣ０＿Ｌ） ；ＡＣ０＿Ｌ ＭＭＲレジスタ をアドレスにｄｍａアクセス を行う 間接データメモリアドレス指定が使用される。この場
合、ユーザは、使用されるポインタレジスタが選択され
たＭＭＲレジスタを指定するように適切に初期化される
ことを保証する必要がある。

【００４９】これらのＭＭＲレジスタのアドレスは、表
３に与えられる。ＡＲＭＳ、ＦＡＭＩＬＹ状態ビットお
よびＳＴ２、ＢＯＦｘｘ、ＢＫｘｘ、ＭＤＰｘｘ、およ
びＤＲｘレジスタが、間接単一データメモリアクセス
（Ｓｍｅｍ、ｄｂｌ（Ｌｍｅｍ））に対して初期化され
るべきである。 例： １．ＡＲ１＝＃ＡＣ０＿Ｌ ；ＡＣ０＿Ｌを指すようにＡＲ１を初期化 する。 ２．ＡＣ１＝ｕｎｓ（^*ＡＲ１） ；ＡＣ０＿Ｌ ＭＭＲレジスタのアドレス に間接アクセスを行う。 絶対データメモリアドレス指定が使用される。この場
合、ＭＭＲレジスタ（表３を参照）のアドレスが、選択
されたＭＭＲにアクセスするために使用される。 例： ＡＣ１＝＊（^#ＡＣ０＿Ｌ） ；ＡＣ０＿Ｌ ＭＭＲレジ
スタのアドレスに絶対アクセスを行う。 第１の構成は、ＭＭＲアクセスを行う前に、ユーザにロ
ーカルデータページポインタおよびＣＰＬをリセットさ
せるという不利益を持つ。第３の構成は、２バイト拡張
語で単一データメモリオペランド命令を拡張するという
不利益がある。

【００５０】図１０は、図８および図９を参照して、上
述したように、本発明の１つの観点に係る、命令修飾子
を付加することによって、一般的なメモリアクセス命令
の動作を修正するための手段を表わしている。可変長命
令列１０００−１００４は、プロセッサ１００によって
実行されるプログラムを表わしている。命令１００２
は、本発明の１つの観点に係る命令修飾子１００２ｂと
関連付けられた一般的なメモリアクセス命令である。好
適には、改善されたＭＭＲアドレス指定モードが与えら
れ、これは、直接メモリアドレス（ｄｍａ）アクセスを
行う命令と並行して、ｍｍａｐ（）として示された、命
令修飾子を使用する。ｍｍａｐ（）命令修飾子１００２
ｂは、前に説明したように、黙示並列方式を用いている
関連のメモリアクセス命令１００２と関連する組み合わ
せ方法で、命令ユニット１０６において復号化される。
ｍｍａｐ（）修飾子は、並列化された命令の実行に対
し、以下のことが生ずるように、ＤＡＧＥＮユニットを
構成する。 − ＣＰＬは、０にマスクされる。 − ＤＰは、０にマスクされる。 − ＭＤＰは、０にマスクされる。 例： ＡＣ１＝＠（ＡＣ０＿Ｌ）｜｜ｍｍａｐ（） ；ＡＣ０＿Ｌレジスタへ のＭＭＲアクセスを行う 。これらのセッティングは、ＭＭＲレジスタに対応す
る、アドレスフィールド１００２ａを用いている８Ｍ語
のデータメモリの１２８個の第１語へのアクセスを可能
にさせる。命令１００３は、アドレスフィールド１００
３ａに同一の内容を持ち、命令１００２と同一の命令で
ある。しかし、命令１００３は、命令修飾子命令と関連
付けられていないので、命令１００３は、前に論じたア
ドレスモードの１つにおいて、アドレスフィールド１０
０３を用いてデータメモリ１５１からデータ値にアクセ
スする。

【００５１】好適には、ｍｍａｐ（）命令修飾子を用い
ることによって、プロセッサ１００は、命令パイプライ
ンの復号化段階中にバルクメモリに対してアクセスが行
われるのではなく、むしろＭＭＲに対してアクセスが行
われることを決める。従って、メモリに接続されたバス
は、修飾された命令のアクセスサイクル中に、他の手段
によって使用されるように開放される。ＭＭＲがアクセ
スされようとしていることを判定するために、アドレス
復号化が行われなければならない場合には、必要としな
いメモリバスは、別の用途に対して開放されない。この
実施例において前に説明されたＭＭＲアドレス指定モー
ドのすべてに対し、幾つかの保証が課せられる。メモリ
に記憶する前にシフト動作を行う命令およびバイトを、
ロードする、すなわち記憶する命令は、ＭＭＲにアクセ
スできない（表８を参照）。代替の実施例においては、
これらの保証は取り除かれる。

【表８】

【００５２】Ｉ／Ｏメモリアドレス指定モードについて
説明する。前に説明されたように、周辺レジスタまたは
ＡＳＩＣドメインハードウエアは、６４Ｋ語Ｉ／Ｏメモ
リ空間においてメモリマップ化される。効率的なＤＡＧ
ＥＮユニットオペレータは、このメモリ空間にアドレス
するために使用される。再び図１および図６を参照す
る。単一データメモリオペランド（Ｓｍｅｍ）を有する
すべての命令は、ＤＡＢおよびＥＡＢバスを介してメモ
リ管理ユニット１０４を経由して、周辺機器２６にアク
セスするために使用される。好適には、本発明の１つの
観点によれば、改善されたＩ／Ｏ空間アドレス指定モー
ドが設けられる。このモードでは、直接メモリアドレス
（ｄｍａ）アクセスを行う命令と並行して、ｒｅａｄｐ
ｏｒｔ（）またはｗｒｉｔｅｐｏｒｔ（）として示され
る命令修飾子が使用される。これらの命令修飾子は、単
一データメモリオペランド命令と並行して使用され、再
度メモリアクセスをデータ空間からＩ／Ｏ空間に向け
る。ｒｅａｄｐｏｒｔ（）修飾子が使用されると、命令
のすべてのＳｍｅｍ読出しオペランドが再度Ｉ／Ｏ空間
に向けられる。以下の第１の例は、語データメモリ読出
しアクセスを示している。第２の例は、語Ｉ／Ｏメモリ
読出しアクセスを示している。 １）ｄｓｔ＝Ｓｍｅｍ ２）ｄｓｔ＝Ｓｍｅｍ｜｜ｒｅａｄｐｏｒｔ（）

【００５３】この実施例において、この修飾子をＳｍｅ
ｍ書込みオペランドを持つ命令に与えることは、非合法
である。ｗｒｉｔｅｐｏｒｔ（）修飾子が使用される
と、命令のすべてのＳｍｅｍ書込みオペランドが再度Ｉ
／Ｏ空間に向けられる。以下の第１の例は、語データメ
モリ読出しアクセスを示している。第２の例は、語Ｉ／
Ｏメモリ書込みアクセスを示している。 ３）Ｓｍｅｍ＝ｄｓｔ ４）Ｓｍｅｍ＝ｄｓｔ｜｜ｗｒｉｔｅｐｏｒｔ（） この実施例において、この修飾子をＳｍｅｍ読出しオペ
ランドを持つ命令に与えることは、非合法である。

【００５４】前に説明されたように、単一データメモリ
アドレス指定は、直接データメモリアドレス指定（ｄｍ
ａ）であり得る。並列化されたｒｅａｄｐｏｒｔ（）／
ｗｒｉｔｅｐｏｒｔ（）によって修正される場合、この
データメモリアドレス指定モードは、直接Ｉ／Ｏメモリ
アドレス指定モードになる。命令のアドレス指定フィー
ルド内で符号化される７ビット正オフセットｄｍａは、
９ビット周辺機器データページポインタＰＤＰと結び付
けられている。結果としての１６ビット語アドレスは、
Ｉ／Ｏ空間にアドレスするために使用される。このアド
レス指定モードは、Ｉ／Ｏメモリ空間内に１２８語周辺
機器データページを形成させる。データページ開始アド
レスは、１２８ビット語境界に整列させられる。また、
５１２語周辺機器データページは、Ｉ／Ｏメモリ空間内
に形成される。バイトオペランド読出しおよび書込みが
この機構を介して取り扱われ、ＣＰＬ状態ビットがこの
アドレス指定モードに影響を与えないことに留意するこ
とが重要である。

【００５５】前に説明されたように、単一データメモリ
アドレス指定は、間接データメモリアドレス指定で有り
得る。並列化されたｒｅａｄｐｏｒｔ（）／ｗｒｉｔｅ
ｐｏｒｔ（）によって修正される場合、このデータメモ
リアドレス指定モードは、間接Ｉ／Ｏメモリアドレス指
定モードになる。アドレス発生ユニットによって発生さ
れる間接データメモリアドレスは、Ｉ／Ｏ空間にアドレ
スするために使用される。周辺空間は、６４Ｋ語空間に
保証されるので、ＤＡＧＥＮユニットは、１６ビット語
アドレスのみを計算する。ＭＤＰｘｘとの結びつきは生
じない。この場合、ユーザはそのアドレス指定に対して
使用されるポインタレジスタＡＲｘおよびＣＤＰが、選
択されたＩ／Ｏメモリロケーションを指すように適切に
初期化されることを保証する必要がある。これらのアク
セスのいずれに対しても、ＡＲＭＳ、ＦＡＭＩＬＹ状態
ビット、およびＳＴ２、ＢＯＦｘｘ、ＢＫｘｘ、および
ＤＲｘレジスタが、間接単一データメモリアクセスに対
して初期化されるべきである。バイトオペランド読出し
および書込みがこの機構を介して取り扱われ、ＭＤＰｘ
ｘレジスタ内容が、このアドレス指定モードに影響を与
えないことに留意することが重要である。

【００５６】Ｉ／Ｏメモリ空間は、絶対Ｉ／Ｏアドレス
指定モード（表９を参照）でもアドレスされ得る。単一
データメモリアドレス指定Ｓｍｅｍオペランド命令は、
このモードを使用して、Ｉ／Ｏメモリの全６４Ｋ語にア
ドレスする。１６ビット語アドレスは、命令に付加され
た２バイト拡張を介してその命令によって与えられる定
数である。Ｉ／Ｏメモリオペランドにアクセスするため
にこれらのアドレス指定モードを使用する命令は、並行
処理されない。

【表９】 この実施例においては、幾つかの制限が、前に説明され
たＩ／Ｏメモリアドレス指定モードに課せられる。メモ
リに記憶する前にシフト動作を行う命令は、Ｉ／Ｏメモ
リ空間ロケーションにアクセスできない（表１０を参
照）。

【表１０】

【００５７】ポート修飾子は、ビット操作命令とも関連
している。周辺機器を単一命令から設定／クリアするこ
とができるので、Ｉ／Ｏ空間にセマフォ（ｓｅｍａｐｈ
ｏｒｅ）を実装できる。プロセッサ１００の命令組は、
初期設定によってメモリを指定する、原始的な試験およ
び設定命令を与える。ｒｅａｄｐｏｒｔ（）バイト修飾
子を並列に実行することによって、試験および設定がＩ
／Ｏ空間で実行される。ＣＰＵコア１０２は、ＬＯＣＫ
信号を出す。この信号は、プロセッサ１００の読出しス
ロットとプロセッサ１００の書込みスロット間における
外部信号（ｓｅｍａｐｈｏｒｅ）アクセスを防止する。
ｒｅａｄｐｏｒｔ（）修飾子の場合、メモリロックの代
わりに、バス２２上に周辺機器ロックが発生する。２つ
の異なる（または同一の）アドレスを読出しおよび書き
込む複合命令は、ｒｅａｄｐｏｒｔ（）またはｗｒｉｔ
ｅｐｏｒｔ（）によって修飾される。これは、例えば、
周辺機器からメモリへ１組の変数を移動させるための効
率的方法を与える。単一複合命令および単一繰返し命令
を用いて、データブロックを、一時レジスタを使用する
ことなくメモリとＩ／Ｏ空間の間で移動させることがで
きる。これは、コンテキスト交換、周辺機器の初期化な
どに有用である。Ｙｍｅｍ＝Ｘｍｅｍを実行する複合命
令がｒｅａｄｐｏｒｔ（）修飾子で並行処理される場合
には、周辺機器読出しおよびメモリ書込みがなされる。
逆に、複合命令がｗｒｉｔｅｐｏｒｔ（）修飾子で並行
処理される場合には、メモリ読出しおよび周辺機器書込
みがなされる。

【００５８】割り込みまたは他の命令流の不連続性に応
答して、コンテキストセーブを実行するプロセスは、メ
モリマップ修飾子を用いて最適化され得る。ＣＰＵレジ
スタは、表１１に示された命令を用いてセーブされ、リ
ストアされる。

【表１１】 しかし、ＣＰＵレジスタおよび周辺機器レジスタは、メ
モリマップ化されているので、表１２に示された命令
は、好適には、これらのレジスタをスタックからおよび
スタックに転送するために使用される。

【表１２】

【００５９】図１１は、図１のマイクロプロセッサにお
けるアドレス発生を示しているブロック図である。レジ
スタファイル３０は、ユーザスタックポインタ９０２お
よびシステムスタックポインタ９０４を含む、マイクロ
プロセッサ１００用の様々なレジスタを保持している。
ポインタポスト修正回路網１１０２は、バス１１１０を
介してレジスタファイルに接続され、選択された量だけ
選択されたレジスタを増分または減分させるよう動作可
能である。修正されたレジスタ値は、バス１１１１を介
してオペランドアドレス計算回路網１１０４に与えられ
る。オペランドアドレス計算回路網１１０４は、前に説
明したように、例えばスタックポインタ関連アドレスを
スタックポインタに加算することによって、実行されて
いる命令のアドレス指定モードに応答して、選択された
レジスタ値を修正するように動作可能である。その後、
適切な修正アドレス値が、アドレスレジスタ回路網１１
０６に記憶され、メモリをアクセスするためにアドレス
バス１１０８に与えられる。アドレスバス１１０８は、
図６のアドレスバス１６０、１６２、１６４、１６６ま
たは１６８のいずれかのバスを表わしている。Ａユニッ
トは、１６ビット動作および８ビットロード／記憶を支
えている。ほとんどのアドレス計算は、有効な修正子の
おかげでＤＡＧＥＮによって実行される。すべてのポイ
ンタレジスタおよび関連のオフセットレジスタは、１６
ビットレジスタとして実装される。１６ビットアドレス
は、主データページと結び付けられ、２４ビットメモリ
アドレスを構築する。

【００６０】図１２は、図１１のアドレス回路網の一部
分のさらに詳細なブロック図である。アドレス発生は、
論理および算術演算（逆キャリー伝播で、またはそれ無
しにマスキング、加算および減算）を行うことによって
得られる。オペランドの選択は、レジスタファイル内で
行われる。アドレス発生は２段階で行われる。すなわ
ち、レジスタ修正が修正回路網１１０２で実行され、オ
フセット計算が計算回路網１１０４で実行される。直接
および絶対アドレス指定は、レジスタ修正を使用しない
（これらの場合には、レジスタ修正結果が無視され
る）。レジスタ修正は、表１３に示された信号によって
制御される。一方、オフセット修正は表１４に示された
信号によって制御される。

【表１３】

【表１４】 Ｘ、Ｙおよび係数パスは、非常に類似している。しか
し、そのパスは、限定された組の修正子（事前修正では
ない）で間接アドレス指定を支えるだけなので、係数パ
スは非常に簡潔である。

【００６１】さらに図１２を参照すると、オペランドア
ドレス計算回路網１１０４は、レジスタ値を事前増分／
減分するための加算器／減算器ユニット１２００を含
む。ＭＵＸ１２０２は、バス１１１１を経由する修正レ
ジスタ値を加算器１２００の第１入力に与える。また、
ＭＵＸ１２０２は、命令からのオフセット値も加算器１
２００の第１入力に与える。マスク装置１２０４は、加
算器１２００の第２入力に接続されており、レジスタフ
ァイルからレジスタの１つを選択できる。計算されたア
ドレスは、検出回路網１２０６においてＭＭＲを指すか
どうか判定するために審査され、その後バス１１１２を
介してアドレスレジスタに送られる。本発明の１つの観
点によれば、ｍｍａｐ信号１２１０は、ｍｍａｐ（）修
飾子が復号化され、ＭＭＲアドレス指定を可能にさせる
ためにゲート１２１１に送られるとき使用される。さら
に図１２を参照すると、修正回路網１１０２は、バス１
１１０を介してレジスタファイル３０からレジスタ値を
受け取る。そのレジスタ値は、加算器／減算器１２１０
によって増分または減分されるか、マスク装置回路網１
２１２によってマスクされ、その後加算器／減算器１２
１４によって増分または減分される。マルチプレクサ１
２１６および１２１８は、レジスタファイルを更新し、
アドレス計算回路網１１０４に送るため、修正値をパス
１１１１にルート付けする。

【００６２】図１３は、プロセッサ１００を包含してい
る集積回路の概略構成を示している。図示の如く、その
集積回路は、表面取付け用の複数個の接点を含んでい
る。しかし、その集積回路は、例えばゼロ挿入力ソケッ
トに取付けるためその回路の下面に設けた複数個のピン
を、または事実適切であればどのような構成でも含み得
る。図１４は、一体化されたキーボード１２と表示装置
１４を持つ携帯電話などの、移動通信装置に、そのよう
な集積回路の一例を実装した模範的な例を示している。
図１４に示される如く、プロセッサ１００を有するデジ
タルシステム１０は、適切にはキーボードアダプタ（図
示せず）を介してキーボード１２に接続され、適切には
表示装置アダプタ（図示せず）を介して表示装置１４に
接続され、さらに無線周波数（ＲＦ）回路網１６に接続
されている。そのＲＦ回路網１６は、アンテナ１８に接
続されている。データ処理装置１００の製造は、様々な
量の不純物を半導体基板に注入すること、不純物を基板
内の選択された深さまで拡散させてトランジスタ装置を
形成する段階など、多数の段階を含む。不純物の位置を
制御するためマスクが形成される。導電材料と絶縁材料
の多数の層を堆積させ、エッチングして様々なデバイス
を相互接続する。これらのステップは、クリーンルーム
環境で行われる。データ処理装置の製造コストの大部分
は、試験関係である。ウエーハ状態で、個々のデバイス
を或る動作状態にバイアスして、基本的な動作機能性を
試験する。次に、ウエーハを個々のダイに分割して、ダ
イのままで、またはパッケージ化して販売する。パッケ
ージ化した後、完成品を動作状態までバイアスして、動
作機能性を試験する。

【００６３】本発明の新規な観点の代替実施例において
は、ここに開示した回路を組み合わせた別の回路を含
み、機能を組み合わせることによりゲートの総数が削減
される。ゲートを最小化する技術は既知であるので、そ
のような実施例の詳細については、ここでは説明を省略
する。ここで説明したプロセッサは、プログラム可能な
デジタル信号処理プロセッサ（ＤＳＰ）であって、コー
ド密度が高くプログラミングが容易である。構造と命令
集合は、無線電話用や制御専用として、電力消費を少な
くし、ＤＳＰアルゴリズムの実行の効率を高めるよう最
適化されている。プロセッサは、命令バッファユニット
と、命令バッファユニットが復号化した命令を実行する
データ計算ユニットを含む。命令は、暗黙の並列方式か
またはユーザが定義した並列方式に従って、並列に実行
することができる。従って、命令修飾子は命令動作と相
互作用し、修飾された命令の動作を修正する。プロセッ
サ１００は、並列方式および可変長命令の利点を有し、
周辺機器レジスタまたはＣＰＵメモリマップ化レジスタ
を効率的に取り扱う。命令組は、メモリマップ化レジス
タとしてコアレジスタおよび外部レジスタ（ＡＳＩＣド
メインハードウエアの周辺機器）をアクセスするための
３個のメモリ命令修飾子を与える。プロセッサ１００は
特別なメモリマップ化レジスタまたは周辺機器レジスタ
命令を持たないが、その代わりに８ビット修飾子命令が
一般的なメモリ命令と並列に実行される。全メモリ命令
組は、専用のハードウエア手段を取り扱うために利用可
能であるので、これはユーザに対して用途専用ハードウ
エアとの極めて有力なインタフェースを与える。

【００６４】好適には、メモリマップ化修飾子ｍｍａｐ
（）は、メモリの代わりに、メモリマップ化レジスタが
アクセスされるように、メモリアクセス命令の動作を変
更することができる。同様に、読出しポート修飾子ｒｅ
ａｄｐｏｒｔ（）、または書込みポート修飾子ｗｒｉｔ
ｅｐｏｒｔ（）は、メモリの代わりに、周辺機器がアク
セスされるように、メモリアクセス命令の動作を変更す
ることができる。プロセッサ１００のコアレジスタは、
待ち状態なしにメモリマップ化レジスタとしてアクセス
される。ローカルページ０は、データページレジスタの
内容と関係なく選択される。ｍｍａｐ（）修飾子は、直
接メモリアクセスに対して有効であるだけである。メモ
リマップ化レジスタもまた、ｍｍａｐ（）修飾子なし
に、ページ０を設定することによって、または間接アド
レス指定によってアクセスされ得る。一般的なメモリ命
令が長語命令ｄｂｌ（Ｌｍｅｍ）として定義される場合
には、一対のレジスタがサイクル毎にアクセスされる。
これは、３２ビット累算器の高および低語をパックする
ことになる。この場合、アドレスは常に最上位語を指し
ている。スタックへのダブルプッシュは、並列ｍｍａｐ
（）修飾子を介してサポートされる。複合アクセスおよ
びバイトアクセスは、サポートされない。

【００６５】Ｉ／Ｏ装置は、ポート修飾子ｒｅａｄｐｏ
ｒｔ（）、ｗｒｉｔｅｐｏｒｔ（）で修飾される一般的
なメモリアクセス命令を用いてアクセスされる。Ｉ／Ｏ
区間（６４Ｋ語）が選択される。そのアクセスは、少な
くとも２サイクルを必要とする。カスタムハードウエア
または構成によっては、余分なスロットを必要とする。
単一の語およびバイトアクセスのみがサポートされる。
この制限は、アクセス修飾構成ではなく、プロセッサ１
００内でルート構築されるバスから駆動される。従っ
て、他の実施例は、異なる制限を持つ。直接メモリアク
セス命令が、コンパイラモードビット（ＣＰＬ）に関わ
らず、ｒｅａｄｐｏｒｔ（）またはｗｒｉｔｅｐｏｒｔ
（）タグによって修飾されるとき、周辺機器データペー
ジＰＤＰ［１５−８］がメモリデータページＤＰ［１５
−０］の代わりに選択される。この構成は、メモリ変数
および周辺機器インタフェース化を独立に取り扱う際に
柔軟性を与える。周辺機器フレームは、常に１２８語境
界に整列させられる。別の実施例では、データメモリま
たは命令メモリのメモリアドレスと重ならないメモリア
ドレスを持つ、１組のメモリマップ化レジスタを持ち得
る。例えば、データの型を特定すること、実行サイトす
なわち実行手段を選択すること、または状態報告の型を
決めることなど、異なる方法で一般的な命令に影響を与
える、他の型の命令修飾子が実現され得る。別の実施例
では、命令修飾子によって修正され得る他のアドレス指
定モードを持ち得る。独立のＩ／Ｏ空間に周辺機器を実
装することで、データメモリアドレス指定空間および周
辺機器データ空間の両方が最大になる。プロセッサ１０
０の場合、専用のハードウエアをマップ化するために６
４Ｋ語が与えられる。他の実施例では、異なる大きさの
アドレス空間を与えても良い。

【００６６】周辺機器またはＣＰＵメモリマップ化命令
を取り扱うために専用の命令を必要としないので、一般
的な命令の符号化効率が改善される。周辺機器ビット操
作が一時的なＣＰＵデータレジスタまたはポインタを要
求することなく、単一の命令から実行されるのデータア
ドレスアプリケーション符号が最適化される。スタック
周辺機器手段にプッシュすることが必要なとき、コンテ
キストセーブが最適化される。アドレス範囲の代わりに
命令修飾子から周辺機器アクセスを復号化することで、
スピードパスが取り除かれる。システムとの高レベルの
インタフェース化を含んでいる応用に対して、コードサ
イズが改善される。システムとの高レベルのインタフェ
ース化を含んでいる応用に対して、電力消費が改善され
る。効率的な周辺機器の取り扱いの面で、割込み待ち時
間／間接費が改善される。その概念は、異なるクラスの
周辺機器をサポートするために拡張され得る。待ち状態
が、修飾子ｏｐコードにより動的に調整される。ここで
使用されたように、「印加され」「接続され」および
「接続」の用語は、電気的に接続されていることを意味
し、電気接続経路内に付加的な素子が存在するような場
合も含んでいる。

【００６７】本発明は、図示の実施例を参照して説明さ
れたが、この説明は限定的な意味に解釈されるべきでは
ない。この説明を参照して、本発明の様々な他の実施例
は当業者にとって明らかであろう。従って、特許請求の
範囲は、本発明の真の範囲および精神内に入る、実施例
のいかなる変形をも含むものである。

【００６８】本出願は、１９９９年３月８日にヨーロッ
パに出願された出願番号第９９４００５５５．１号（Ｔ
Ｉ−２７７６３ＥＵ）および１９９８年１０月６日にヨ
ーロッパに出願された出願番号第９８４０２４５５．４
号（ＴＩ−２８４３３ＥＵ）に対する優先権を主張す
る。以下の説明に関して、さらに以下の項を開示する。 （１）命令バスから得られる命令シーケンスを実行する
ように動作可能なマイクロプロセッサを備えているデジ
タルシステムであって、上記マイクロプロセッサが、命
令シーケンスの第１の命令を復号化するように動作可能
な命令バッファユニットと、該第１の命令に応答して、
第１のオペランドの第１のアドレスを計算するように動
作可能なデータアドレス発生ユニットと、第１のアドレ
スに応答して、第１のオペランドを取り出すための手段
と、第１のオペランドを取り扱うための手段と、命令バ
ッファユニットによって復号化されるべき命令流内の命
令を同定する、命令アドレスを与えるための手段を備
え、第１の命令の復号化が第２の命令によって修飾され
るように、上記命令バッファユニットが、第１の命令を
復号化している間、組み合わせ方法で命令シーケンスか
ら第２の命令を復号化するように動作可能であることを
特徴とするデジタルシステム。 （２）第１項に記載のデジタルシステムにおいて、上記
データアドレス発生ユニットは、第２の命令に応答し
て、第１のアドレスの代わりに第２のオペランドの第２
のアドレスを計算するように動作可能であることを特徴
とするデジタルシステム。 （３）第１項記載のデジタルシステムにおいて、第１の
オペランドの第１のアドレスが、メモリアドレス空間内
にあって、第２のオペランドの第２のアドレスが、メモ
リマップレジスタにあることを特徴とするデジタルシス
テム。 （４）第１項記載のデジタルシステムにおいて、第１の
オペランドの第１のアドレスが、メモリアドレス空間内
にあって、第２のオペランドの第２のアドレスが、周辺
装置レジスタにあることを特徴とするデジタルシステ
ム。 （５）セルラー式電話である第１項記載のデジタルシス
テムにおいて、さらに、キーボードアダプタを介してプ
ロセッサに接続された一体型キーボードと、ディスプレ
イアダプタを介してプロセッサに接続されたディスプレ
イと、プロセッサに接続された無線周波数（ＲＦ）回路
網と、該ＲＦ回路網に接続されたアンテナを有すること
を特徴とするデジタルシステム。

【００６９】（６）デジタルシステムの動作方法であっ
て、上記方法は、プロセッサコアの命令パイプライン内
の命令シーケンスを実行する段階を備え、上記命令は、
プログラムカウンタに応答してプロセッサコアと関連付
けられた命令メモリから取り込まれ、上記命令シーケン
スは、複数個の命令フォーマットを有する命令組から選
択され、さらに、命令シーケンスから第１の命令を復号
化する段階を備え、第１の命令は複数個の命令フォーマ
ットから選択される第１のフォーマットを有し、上記方
法はさらに、上記第１の命令を復号化する段階に応答し
て、第１の方法で第１のデータ項目を操作する段階と、
上記命令シーケンスから第２の命令を復号化する段階を
備え、上記第２の命令は上記第１の命令と同一であり、
上記方法はさらに、第２の命令を復号化する段階が第３
の命令を復号化する方法によって修飾されるように、第
２の命令を復号化する段階と結合された方法で修飾子命
令を復号化する段階と、第２のデータ項目が第１のデー
タ項目とは異なる方法で操作されるように、第２の命令
と第３の命令を復号化する段階の組み合わせ方法に応答
して、第２のデータ項目を操作する段階を備えているこ
とを特徴とするデジタルシステムの動作方法。 （７）第６項記載の方法において、第１の方法で操作す
る段階が、データメモリ回路から第１のデータ項目にア
クセスし、異なる方法で操作する段階が、オペランドの
第１のアドレスが、メモリアドレス空間内にあって、第
２のオペランドの第２のアドレスが、メモリマップ化レ
ジスタにあることを特徴とするデジタルシステムの動作
方法。 （８）第６項記載の方法において、第１の方法で操作す
る段階が、データメモリ回路から第１のデータ項目にア
クセスし、異なる方法で操作する段階が、マイクロプロ
セッサに接続された周辺装置にあるレジスタ回路から第
２のデータ項目にアクセスすることを特徴とするデジタ
ルシステムの動作方法。

【００７０】（９）高コード密度と平易プログラミング
を与える、可変命令長を持つプログラム可能なデジタル
信号プロセッサ（ＤＳＰ）である、プロセッサ１００が
設けられている。アーキテクチャーおよび命令組は、Ｄ
ＳＰアルゴリズムの実行の高効率化や低消費電力に適
し、例えば無線電話など、純制御タスクにも最適になっ
ている。命令１００３が復号化され、アドレスフィール
ド１００３ａに従ってデータ項目にアクセスする。別の
命令１００２が復号化され、命令修飾語１００２ｂによ
る異なる方法データアドレスフィールド１００２ａに従
ってデータ項目にアクセスする。その命令修飾語は、修
飾命令１００２と完全に並行して実行される。

【図面の簡単な説明】

【図１】本発明の一実施例に係るプロセッサの概略ブロ
ック図である。

【図２】図１のプロセッサのコアの概略ブロック図であ
る。

【図３】プロセッサコアの様々な実行ユニットをさらに
詳細に示している概略ブロック図である。

【図４】プロセッサの命令デコーダおよび命令バッファ
キューの概略図である。

【図５】プロセッサのパイプラインの動作を説明するた
めの、プロセッサのコアの概略説明図である。

【図６】メモリを相互接続しているメモリ管理ユニット
を表わしているプロセッサのブロック図である。

【図７】プロセッサのプログラムとデータメモリ空間の
統一構造を示している図である。

【図８】単一のデータメモリオペランド命令フォーマッ
トを示している図である。

【図９】命令のアドレス指定フィールドにおける７ビッ
ト正オフセットｄｍａアドレスに対するアドレスフィー
ルドを示している図である。

【図１０】一般的なメモリアクセス命令の動作を修正す
るための手段を説明する図である。

【図１１】マイクロプロセッサにおけるアドレス発生を
説明しているブロック図である。

【図１２】図１１のアドレス発生回路網の部分をさらに
詳細に示しているブロック図である。

【図１３】プロセッサを含んでいる集積回路の概略説明
図である。

【図１４】図１のプロセッサを含んでいる通信装置の概
略説明図である。

【符号の説明】

１０ デジタル信号プロセッサ １００ プロセッサ １０２ プロセッサコア １０４ メモリ管理ユニット（メモリインタフェースユ
ニット） ２０ プロセッサバックプレーン ２２ バックプレーンバス ２４ 命令キャッシュメモリ ２６ 周辺機器 ２８ 外部インタフェース

Claims (2)

【特許請求の範囲】
1. 【請求項１】 命令バスから得られる命令シーケンスを
   実行するように動作可能なマイクロプロセッサを備えて
   いるデジタルシステムであって、上記マイクロプロセッ
   サが、 命令シーケンスの第１の命令を復号化するように動作可
   能な命令バッファユニットと、 該第１の命令に応答して、第１のオペランドの第１のア
   ドレスを計算するように動作可能なデータアドレス発生
   ユニットと、 第１のアドレスに応答して、第１のオペランドを取り出
   すための手段と、 第１のオペランドを取り扱うための手段と、 命令バッファユニットによって復号化されるべき命令流
   内の命令を同定する、命令アドレスを与えるための手段
   を備え、 第１の命令の復号化が第２の命令によって修飾されるよ
   うに、上記命令バッファユニットが、第１の命令を復号
   化している間、組み合わせ方法で命令シーケンスから第
   ２の命令を復号化するように動作可能であることを特徴
   とするデジタルシステム。
2. 【請求項２】 デジタルシステムの動作方法であって、
   上記方法は、 プロセッサコアの命令パイプライン内の命令シーケンス
   を実行する段階を備え、上記命令は、プログラムカウン
   タに応答してプロセッサコアと関連付けられた命令メモ
   リから取り込まれ、上記命令シーケンスは、複数個の命
   令フォーマットを有する命令組から選択され、さらに、 命令シーケンスから第１の命令を復号化する段階を備
   え、第１の命令は複数個の命令フォーマットから選択さ
   れる第１のフォーマットを有し、上記方法はさらに、 上記第１の命令を復号化する段階に応答して、第１の方
   法で第１のデータ項目を操作する段階と、 上記命令シーケンスから第２の命令を復号化する段階を
   備え、上記第２の命令は上記第１の命令と同一であり、
   上記方法はさらに、 第２の命令を復号化する段階が第３の命令を復号化する
   方法によって修飾されるように、第２の命令を復号化す
   る段階と組み合わされた方法で修飾子命令を復号化する
   段階と、 第２のデータ項目が第１のデータ項目とは異なる方法で
   操作されるように、第２の命令と第３の命令を復号化す
   る段階の組み合わせ方法に応答して、第２のデータ項目
   を操作する段階を備えていることを特徴とするデジタル
   システム。