JP2000284966A - スタック・ポインタ管理 - Google Patents

Abstract

(57)【要約】 【課題】 無線電話用などのディジタル信号プロセッサ
（ＤＳＰ）において、異なる世代のマイクロプロセッサ
の間でプログラムの互換性を保つために、スタックを用
いて変数をソフトウエア・ルーチンの間に渡す方法と装
置を提供する。 【解決手段】 このＤＳＰは可変命令長でコード密度が
高く、プログラミングが容易であり、構造と命令集合は
ＤＳＰアルゴリズムを低い電力消費と高い効率で実行す
るよう最適化される。ユーザ・スタック領域９１０を用
いて変数をサブルーチンに渡し、プログラム・カウンタ
１０００の第１の部分を表す値を保持する。システム・
スタック領域９１１を用いてプログラム・カウンタ１０
０１の残りの部分を表す値を保持し、また追加の文脈情
報を保持する。ユーザ・スタック領域とシステム・スタ
ック領域を独立に管理して、先行世代のプロセッサから
のソフトウエアがプロセッサ１００上で走るように変換
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本出願は、Ｓ．Ｎ．９９４０
０５５６．９、欧州において１９９９年３月８日出願
（ＴＩ−２７７６０ＥＵ）、およびＳ．Ｎ．９８４０２
４５５．４、欧州において１９９８年１０月６日出願
（ＴＩ−２８４３３ＥＵ）に対して先順位をクレームす
る。

【０００２】本発明はプロセッサに関するもので、プロ
セッサ内で命令の実行中に変数を渡すスタックの管理に
関する。

【０００３】

【従来の技術】マイクロプロセッサは汎用プロセッサで
あって、ソフトウエアを実行するために命令処理量が大
きいことが必要であり、使用するソフトウエア・アプリ
ケーションに従って広範囲の処理が必要になることがあ
る。変数をソフトウエア・ルーチンの間に次々に渡すた
めにスタックが用いられている。また、第１のソフトウ
エア・ルーチンが第２のソフトウエア・ルーチンをコー
ルするときにスタックを用いてプログラム・カウンタの
内容を保持しておけば、コールされた第２のルーチンが
完了した後でプログラム・フローを第１のソフトウエア
・ルーチンに復帰させることができる。第２のソフトウ
エア・ルーチン内のコールから更に第３のルーチンをコ
ールすることができる。

【０００４】

【発明が解決しようとする課題】プロセッサには多くの
異なる種類があり、マイクロプロセッサはその１つに過
ぎない。例えば、ディジタル信号プロセッサ（ＤＳＰ）
は、移動体処理などの特定のアプリケーションに広く用
いられている。一般にＤＳＰは関係するアプリケーショ
ンの性能を最適にするように構成されており、このため
に専用の実行ユニットと命令集合を用いる。特に移動体
電気通信などのアプリケーションでは（これに限定され
るわけではないが）、電力消費をできるだけ小さく保ち
ながらＤＳＰの性能を絶えず向上させることが望まれ
る。性能を改善する１つの方法は、大きな命令メモリを
用い、またプログラム・カウンタの長さを長くして、大
きな命令メモリに直接アドレスできるようにすることで
ある。しかしこの方法を用いると、異なる世代のマイク
ロプロセッサの間でプログラムの互換性がなくなる。

【０００５】

【課題を解決するための手段】本発明の特定の好ましい
態様は添付の独立および従属クレームに示されている。
従属クレームの機能の組合せを独立クレームの機能に適
宜組み合わせて良く、必ずしもクレームに明示的に示し
てはいない。本発明は、プロセッサ（例えばディジタル
信号プロセッサ）の性能を向上させるためのものである
が、これに限定されるわけではない。

【０００６】本発明の第１の態様では、高いコード密度
とプログラミングの容易さを兼ね備えたプログラマブル
・ディジタル信号プロセッサ（ＤＳＰ）であるプロセッ
サを提供する。構成（アーキテクチャ）と命令集合は、
電力消費を低くし、また無線電話や専用の制御タスクの
ためのＤＳＰアルゴリズムの実行の効率を高めるよう、
最適化されている。このプロセッサは、命令バッファ・
ユニットと、命令バッファ・ユニットが復号した命令を
実行するデータ計算ユニットを含む。プログラム・カウ
ンタは下位プログラム・カウンタ部と上位プログラム・
カウンタ部を有し、命令メモリに与える命令アドレスを
出す。第１のスタック・ポインタはデータ・メモリ内の
第１のスタック領域をアドレス指定して、マイクロプロ
セッサが実行する命令（例えばＣＡＬＬ命令）に応じて
下位プログラム・カウンタ値を保存する。第２のスタッ
ク・ポインタはデータ・メモリ内の第２のスタック領域
をアドレス指定して、ＣＡＬＬ命令の実行に応じて上位
プログラム・カウンタ値を保存する。これにより、スタ
ックを介して変数を渡す先行世代のマイクロプロセッサ
とのソフトウエア・コードの互換性を保つ。

【０００７】本発明の別の態様では、別の命令（例えば
ＰＵＳＨ命令）の実行に応じて、データ計算ユニットは
第１のスタック・ポインタに対するスタック・ポインタ
相対アドレスを用いて第１の変数値を下位プログラム・
カウンタ値に近い第１のスタック領域に記憶する。スタ
ック・ポインタ相対アドレスが第２のスタック領域内に
記憶されている上位プログラム・カウンタ値に影響され
ない点が優れている。

【０００８】本発明の別の態様では、ディジタル装置を
操作する方法を提供する。プログラム・カウンタに応じ
てプロセッサ・コアに関連する命令メモリから取り出し
た複数の命令を、改善されたプロセッサ・コア内で実行
する。第１のスタック領域を形成して、第１のスタック
・ポインタを維持することによりプロセッサ・コアに関
連するデータ・メモリ内に複数のデータ値を保持する。
データ領域内の第１のスタック領域から離して第２のス
タック領域を形成して、第２のスタック・ポインタを維
持することにより第２の複数のデータ値を記憶する。デ
ータ計算ユニット内で実行する命令（例えばＣＡＬＬ）
に応じて、下位プログラム・カウンタ値を第１のスタッ
ク領域内に記憶する。ＣＡＬＬ命令の実行に応じて、上
位プログラム・カウンタ値を第２のスタック領域内に記
憶する。命令（例えばＰＵＳＨ命令）の実行に応じて、
第１のスタック・ポインタに対するスタック・ポインタ
相対アドレスを用いて第１の引数値を第１の下位プログ
ラム・カウンタ値に隣接して第１のスタック領域内に記
憶する。スタック・ポインタ相対アドレスは第２のスタ
ック領域内に記憶されている上位プログラム・カウンタ
値に影響されないので、先行世代のマイクロプロセッサ
のソフトウエア・コードを、改善されたマイクロプロセ
ッサに容易にポート（port）できる点が優れている。

【０００９】本発明の別の形態では、ＰＵＳＨ命令の実
行に応じて、第２のスタック・ポインタに対するスタッ
ク・ポインタ相対アドレスを用いて文脈データ値を上位
プログラム・カウンタ値に隣接して記憶する。第１のス
タック領域内のスタック・ポインタ相対アドレスが第２
のスタック領域内に記憶されている文脈データ値に影響
されない点が優れている。このように、追加の文脈情報
を保存して機能を増やしながらソフトウエア・コードの
互換性を保つことができる。

【００１０】

【発明の実施の形態】本発明は、例えば特殊用途向け集
積回路（ＡＳＩＣ）内に実現されるディジタル信号プロ
セッサ（ＤＳＰ）に特に用いられるが、他の種類のプロ
セッサにも用いられる。

【００１１】本発明によるプロセッサの一例の基本的構
成について以下に説明する。プロセッサ１００は、可変
命令長（８ビットから４８ビット）のプログラマブル固
定小数点ＤＳＰコアであって、コード密度が高くプログ
ラミングが容易である。構成および命令集合は、電力消
費を低くし、かつ、無線電話や専用の制御タスク用のよ
うなＤＳＰアルゴリズムの実行の効率を高めるように、
最適化されている。プロセッサ１００は、エミュレーシ
ョンおよびコード・デバッグの機能を含む。

【００１２】図１は、本発明の一実施の形態によるディ
ジタル装置１０の概略図である。ディジタル装置は、プ
ロセッサ１００とプロセッサ・バックプレーン２０とを
含む。本発明の特定の例では、ディジタル装置は、特殊
用途向け集積回路（ＡＳＩＣ）で実現されたディジタル
信号プロセッサ装置１０である。簡単のために、図１
は、本発明の実施の形態を理解するのに必要なマイクロ
プロセッサ１００のそれらの部分だけを示す。ＤＳＰの
一般的な構造の詳細は良く知られているので、別の文献
を参照していただきたい。例えば、Frederick Boutaud
らに発行された米国特許第５，０７２，４１８号はＤＳ
Ｐについて詳細に説明しているので、ここに援用する。
Gary Swobodaらに発行された米国特許第５，３２９，４
７１号はＤＳＰを試験しエミュレートする方法について
詳細に説明しているので、ここに援用する。マイクロプ
ロセッサ技術の当業者が本発明を製作し使用することが
できるように、本発明の一実施の形態に関するマイクロ
プロセッサ１００の一部の詳細について以下に説明す
る。

【００１３】本発明の態様の恩恵を被ることのできるい
くつかの例示の装置は、ここに援用した米国特許第５，
０７２，４１８号に、特に米国特許第５，０７２，４１
８号の図２から図１８を参照して述べられている。性能
を向上させコストを削減する本発明の態様を組み込んだ
マイクロプロセッサを用いれば、米国特許第５，０７
２，４１８号に述べられた装置を更に改善することがで
きる。かかる装置は、これらに限定されるわけではない
が、工業的プロセス制御，自動車システム，モータ制
御，ロボット制御装置，衛星通信システム，エコー消去
装置，モデム，ビデオ映像装置，音声認識装置，暗号化
されたボコーダ・モデム装置などを含む。図１のマイク
ロプロセッサの種々の構造の特徴の説明および命令の完
全な集合の説明は、本出願人に譲渡された出願番号第０
９／４１０，９７７号（ＴＩ−２８４３３）に述べられ
ているので、これをここに援用する。

【００１４】図１に示すように、プロセッサ１００は、
プロセッサ・コア１０２と、プロセッサ・コア１０２を
プロセッサ・コア１０２の外部にあるメモリ・ユニット
とインターフェースするメモリ・インターフェース・ユ
ニット１０４とを有する中央処理装置（ＣＰＵ）を形成
する。プロセッサ・バックプレーン２０は、プロセッサ
のメモリ管理ユニット１０４が接続されたバックプレー
ン・バス２２を含む。バックプレーン・バス２２には、
命令キャッシュ・メモリ２４，周辺装置２６および外部
インターフェース２８も接続されている。理解されるよ
うに、他の例では、異なる構成および／または異なる技
術を用いて本発明を実現することができる。例えば、プ
ロセッサ１００は、プロセッサ・バックプレーン２０を
そこから分離して、第１の集積回路を形成してもよい。
例えば、プロセッサ１００は、バックプレーン・バス２
２と周辺および外部インターフェースとを支援するバッ
クプレーン２０から離してその上に取り付けたＤＳＰで
あってもよい。例えば、プロセッサ１００は、ＤＳＰで
はなくマイクロプロセッサでもよいし、また、ＡＳＩＣ
技術以外の技術で実現してもよい。このプロセッサまた
はこのプロセッサを含むプロセッサを１つ以上の集積回
路に実現してもよい。

【００１５】図２は、プロセッサ・コア１０２の一実施
の形態の基本構造を示す。図示するように、プロセッサ
・コア１０２のこの実施の形態は、４つの要素、すなわ
ち、命令バッファ・ユニット（Ｉユニット）１０６と３
つの実行ユニットとを含む。実行ユニットは、プログラ
ム・フロー・ユニット（Ｐユニット）１０８と、アドレ
ス・データ・フロー・ユニット（Ａユニット）１１０
と、命令バッファ・ユニット（Ｉユニット）１０６から
復号された命令を実行するとともにプログラム・フロー
を制御し監視するデータ計算ユニット（Ｄユニット）１
１２とである。

【００１６】図３は、プロセッサ・コア１０２のＰユニ
ット１０８，Ａユニット１１０およびＤユニット１１２
をもっと詳細に示す図であり、また、プロセッサ・コア
１０２の種々の要素を接続するバス構造を示す。Ｐユニ
ット１０８は、例えば、ループ制御回路と、ＧｏＴｏ／
分岐制御回路と、反復カウンタ・レジスタや割込みマス
ク，フラグまたはベクトル・レジスタのようなプログラ
ム・フローを制御し監視する種々のレジスタとを含む。
Ｐユニット１０８は、汎用データ書込みバス（ＥＢ，Ｆ
Ｂ）１３０，１３２と、データ読取りバス（ＣＢ，Ｄ
Ｂ）１３４，１３６と、アドレス定数バス（ＫＡＢ）１
４２とに結合されている。また、Ｐユニット１０８は、
ＣＳＲ，ＡＣＢおよびＲＧＤとラベルされた種々のバス
を介してＡユニット１１０およびＤユニット１１２内の
サブユニットに結合されている。

【００１７】図３に示すように、この実施の形態では、
Ａユニット１１０はレジスタ・ファイル３０とデータ・
アドレス生成サブユニット（ＤＡＧＥＮ）３２と算術・
論理演算ユニット（ＡＬＵ）３４とを含む。Ａユニット
・レジスタ・ファイル３０は種々のレジスタを含む。例
えば、１６ビット・ポインタ・レジスタ（ＡＲ０〜ＡＲ
７）と、データ・フローおよびアドレス生成にも用いら
れるデータ・レジスタ（ＤＲ０〜ＤＲ３）とである。ま
た、レジスタ・ファイルは、１６ビット循環バッファ・
レジスタと７ビットのデータ・ページ・レジスタとを含
む。汎用バス（ＥＢ，ＦＢ，ＣＢ，ＤＢ）１３０，１３
２，１３４，１３６の他に、データ定数バス１４０およ
びアドレス定数バス１４２もＡユニット・レジスタ・フ
ァイル３０に結合されている。Ａユニット・レジスタ・
ファイル３０は、それぞれ逆方向に動作する一方向バス
１４４，１４６を介してＡユニットＤＡＧＥＮユニット
３２に結合されている。ＤＡＧＥＮユニット３２は、例
えば処理エンジン１００内のアドレス生成を制御し監視
する１６ビット・Ｘ／Ｙレジスタと係数／スタック・ポ
インタ・レジスタとを含む。

【００１８】Ａユニット１１０は、加算，減算およびＡ
ＮＤ，ＯＲ，ＸＯＲ論理演算子のようなＡＬＵに一般に
関連する機能とともにシフタ機能を含むＡＬＵ３４も含
む。ＡＬＵ３４は、汎用バス（ＥＢ，ＤＢ）１３０，１
３６および命令定数データ・バス（ＫＤＢ）１４０にも
結合されている。ＡユニットＡＬＵは、ＰＤＡバスを介
してＰユニット１０８に結合されて、Ｐユニット１０８
レジスタ・ファイルからレジスタ定数を受ける。ＡＬＵ
３４は、バスＲＧＡ，ＲＧＢを介してＡユニット・レジ
スタ・ファイル３０にも結合されて、アドレスおよびデ
ータ・レジスタの内容を受けるとともに、バスＲＧＤを
介してレジスタ・ファイル３０のアドレスおよびデータ
・レジスタの内容を転送する。

【００１９】本発明の例示の実施の形態によれば、Ｄユ
ニット１１２は、Ｄユニット・レジスタ・ファイル３６
と、ＤユニットＡＬＵ３８と、Ｄユニット・シフタ４０
と、２つの乗算および累算ユニット（ＭＡＣ１，ＭＡＣ
２）４２，４４とを含む。Ｄユニット・レジスタ・ファ
イル３６とＤユニットＡＬＵ３８とＤユニット・シフタ
４０とはバス（ＥＢ，ＦＢ，ＣＢ，ＤＢ，ＫＤＢ）１３
０，１３２，１３４，１３６，１４０に結合され、ま
た、ＭＡＣユニット４２，４４はバス（ＣＢ，ＤＢ，Ｋ
ＤＢ）１３４，１３６，１４０とデータ読取りバス（Ｂ
Ｂ）１４４とに結合されている。Ｄユニット・レジスタ
・ファイル３６は、４０ビット累算器（ＡＣ０〜ＡＣ
３）と１６ビット遷移レジスタとを含む。Ｄユニット１
１２は、４０ビット累算器の他に、発信元レジスタまた
は宛先レジスタとしてＡユニット１１０の１６ビット・
ポインタおよびデータ・レジスタも用いる。Ｄユニット
・レジスタ・ファイル３６は、累積器書込みバス（ＡＣ
Ｗ０，ＡＣＷ１）１４６，１４８を介してＤユニットＡ
ＬＵ３８とＭＡＣ１ ４２とＭＡＣ２ ４４とからデー
タを受け、また、累積器書込みバス（ＡＣＷ１）１４８
を介してＤユニット・シフタ４０からデータを受ける。
データは、Ｄユニット・レジスタ・ファイル累積器から
累積器読取りバス（ＡＣＲ０，ＡＣＲ１）１５０，１５
２を介してＤユニットＡＬＵ３８，Ｄユニット・シフタ
４０，ＭＡＣ１ ４２およびＭＡＣ２ ４４に読み取ら
れる。ＤユニットＡＬＵ３８およびＤユニット・シフタ
４０は、ＥＦＣ，ＤＲＢ，ＤＲ２およびＡＣＢとラベル
された種々のバスを介してＡユニット１０８のサブユニ
ットにも結合されている。

【００２０】図４を参照すると、３２語の命令バッファ
待ち行列（ＩＢＱ）５０２を含む本発明による命令バッ
ファ・ユニット１０６が示されている。ＩＢＱ５０２
は、８ビット・バイト５０６に論理的に分割された３２
×１６ビットのレジスタ５０４を含む。命令は、３２ビ
ットのプログラム・バス（ＰＢ）１２２を介してＩＢＱ
５０２に到着する。命令は、ローカル書込みプログラム
・カウンタ（ＬＷＰＣ）５３２によって指し示される位
置に３２ビット・サイクルで取り出される。ＬＷＰＣ５
３２は、Ｐユニット１０８にあるレジスタに含まれてい
る。Ｐユニット１０８も、ローカル読取りプログラム・
カウンタ（ＬＲＰＣ）５３６レジスタと、書込みプログ
ラム・カウンタ（ＷＰＣ）５３０レジスタと、読取りプ
ログラム・カウンタ（ＲＰＣ）５３４レジスタとを含
む。ＬＲＰＣ５３６は、命令デコーダ５１２，５１４に
ロードされるべき次の命令のＩＢＱ５０２内の位置を指
し示す。すなわち、ＬＲＰＣ５３６は、デコーダ５１
２，５１４に現在ディスパッチされている命令のＩＢＱ
５０２内の位置を指し示す。ＷＰＣは、プログラム・メ
モリにおけるパイプライン用の次の４バイトの命令コー
ドの開始アドレスを指し示す。ＩＢＱに取り出す度に、
プログラム・メモリからの次の４バイトが命令境界に関
わらず取り出される。ＲＰＣ５３４は、デコーダ５１２
／５１４に現在ディスパッチされている命令のプログラ
ム・メモリのアドレスを指し示す。

【００２１】この実施の形態では、命令は、４８ビット
語で形成され、マルチプレクサ５２０，５２１を介して
４８ビットのバス５１６により命令デコーダ５１２，５
１４にロードされる。当業者には明らかなように、命令
は４８ビット以外で構成された語に形成されてもよく、
本発明は上述した特定の実施の形態に限定されるもので
はない。

【００２２】現在好ましいとされる４８ビット語サイズ
に対して、バス５１６は、任意の１命令サイクル中に最
大２命令（デコーダ当たり１命令）をロードすることが
できる。命令の組合せは、４８ビットのバスに適合する
任意の書式（８，１６，２４，３２，４０および４８ビ
ット）の組合せでよい。１サイクル中に１命令だけをロ
ードする場合は、デコーダ２ ５１４よりデコーダ１
５１２の方を優先してロードする。次に、各命令が、そ
れらを実行するとともに、命令または操作が実行される
べきデータをアクセスするために、各機能ユニットに送
られる。命令デコーダに渡される前に、命令はバイト境
界上で整列される。整列は、その復号中に前の命令に対
して得られた書式に基づいて行われる。バイト境界との
命令の整列に関連する多重化はマルチプレクサ５２０，
５２１で行われる。

【００２３】プロセッサ・コア１０２は７段階のパイプ
ラインにより命令を実行する。その各段階について、表
１と図５を参照して以下に説明する。どこ（Ａユニット
かＤユニット）で実行するかに関わらず、７段階のパイ
プラインによりプロセッサ命令を実行する。本発明の一
態様によれば、プログラム・コード・サイズを小さくす
るために、ＣコンパイラはＡユニットでの実行のために
できるだけ多くの命令をディスパッチするので、Ｄユニ
ットは、電力を節約するために電源を切られてもよい。
このため、Ａユニットは、メモリ・オペランドで実行さ
れる基本的動作を支援する必要がある。

【００２４】

【表１】

【００２５】パイプラインの第１段階は、事前取出し
（Ｐ０）段階２０２であり、この段階中では、メモリ・
インターフェース１０４のアドレス・バス（ＰＡＢ）１
１８上にアドレスを表明することによって、次のプログ
ラム・メモリ位置がアドレスされる。次の段階の取出し
（Ｐ１）段階２０４では、プログラム・メモリが読み取
られ、メモリ・インターフェース・ユニット１０４から
ＰＢバス１２２を介してＩユニット１０６が満たされ
る。事前取出しおよび取出し段階は、他のパイプライン
段階から切り離されており、事前取出しおよび取出し段
階中はパイプラインに割り込んで、連続したプログラム
・フローを中断するとともに、プログラム・メモリ内の
別の命令（例えば、分岐命令）を指し示すことができ
る。

【００２６】次に、第３段階の復号（Ｐ２）段階２０６
では、命令バッファ内の次の命令がデコーダ５１２／５
１４にディスパッチされ、命令が復号されるとともにそ
の命令を実行する実行ユニット（例えば、Ｐユニット１
０８，Ａユニット１１０またはＤユニット１１２）にデ
ィスパッチされる。復号段階２０６は、命令の種類を示
す第１の部分と命令の書式を示す第２の部分と命令用の
アドレス指定モードを示す第３の部分とを含む命令の少
なくとも一部を復号することを含む。次の段階はアドレ
ス（Ｐ３）段階２０８であり、そこでは、命令で用いら
れるべきデータのアドレスが計算されるか、命令がプロ
グラムの分岐またはジャンプを必要とする場合は新しい
プログラム・アドレスが計算される。各計算はＡユニッ
ト１１０またはＰユニット１０８でそれぞれ行う。

【００２７】アクセス（Ｐ４）段階２１０では、読取り
オペランドのアドレスが生成され、また、そのアドレス
がＹｍｅｍ間接アドレス指定モードでＤＡＧＥＮ Ｙオ
ペレータで生成されているメモリ・オペランドが、間接
的にアドレスされたＹメモリ（Ｙｍｅｍ）から読み取ら
れる。パイプラインの次の段階は、そのアドレスがＸｍ
ｅｍ間接アドレス指定モードでＤＡＧＥＮ Ｘ内でまた
は係数アドレス・モードでＤＡＧＥＮ Ｃオペレータで
生成されているメモリ・オペランドが読み取られる読取
り（Ｐ５）段階２１２である。命令の結果が書き込まれ
るべきメモリ位置のアドレスが生成される。

【００２８】最後は、Ａユニット１１０またはＤユニッ
ト１１２のいずれかで命令が実行される実行（Ｐ６）段
階２１４である。次に、その結果がデータ・レジスタす
なわち累算器に記憶されるか、読取り／変更／書込み命
令用のメモリに書き込まれる。更に、シフト操作が、実
行段階中に累算器でデータについて行われる。プロセッ
サ１００のパイプラインは保護されている。これによ
り、ＮＯＰ命令が待ち時間の要求を満たすために挿入さ
れる必要がなくなるので、Ｃコンパイラ性能が大幅に向
上する。また、これにより、前の生成プロセッサから後
の生成プロセッサへのコード変換が非常に容易になる。

【００２９】プロセッサ１００で用いられるパイプライ
ン保護の基本的規則は、次の通りである。実行中の読取
りアクセスが終了する前に書込みアクセスが開始され、
かつ、両方のアクセスが同じ資源を共用する場合は、追
加のサイクルが挿入されて、書込みを完了させ、更新さ
れたオペランドで次の命令を実行することができるよう
にするが、エミュレーションについては、単一ステップ
・コード実行がフリーランニング・コード実行と全く同
様に行われなければならない。

【００３０】パイプライン・プロセッサの動作の基本的
原理について、図５を参照して以下に説明する。図５か
ら分かるように、第１の命令３０２では、連続するパイ
プライン段階が時間Ｔ₁〜Ｔ₇の間に実行される。各時間
は、プロセッサ・マシン・クロックの１クロック・サイ
クルである。第２の命令３０４は、時間Ｔ₂にパイプラ
インに入ることができる。なぜなら、前の命令はすでに
次のパイプライン段階に移っているからである。命令３
（３０６）では、事前取出し段階２０２が時間Ｔ₃に起
こる。図５から分かるように、第７段階のパイプライン
では、７命令全部を同時に処理することができる。７つ
の命令３０２〜３１４全部に対して、図５は、時間Ｔ₇
で処理中であるそれらすべてを示す。このような構造
は、命令の処理に並列形式を付加する。

【００３１】図６に示すように、本発明のこの実施の形
態は、２４ビットのアドレス・バス１１８および３２ビ
ットの双方向データ・バス１２０を介して外部プログラ
ム記憶ユニット１５０に結合されているメモリ・インタ
ーフェース・ユニット１０４を含む。また、メモリ・イ
ンターフェース・ユニット１０４は、２４ビットのアド
レス・バス１１４および双方向の１６ビットのデータ・
バス１１６を介してデータ記憶ユニット１５１に結合さ
れている。メモリ・インターフェース・ユニット１０４
は、３２ビットのプログラム読取りバス（ＰＢ）１２２
を介してマシン・プロセッサ・コア１０２のＩユニット
１０６にも結合されている。Ｐユニット１０８，Ａユニ
ット１１０およびＤユニット１１２は、データ読取りお
よびデータ書込みバスとこれに対応するアドレスバスと
を介してメモリ・インターフェース・ユニット１０４に
結合されている。Ｐユニット１０８はプログラム・アド
レス・バス１２８に更に結合されている。

【００３２】より詳しく述べると、Ｐユニット１０８
は、２４ビットのプログラム・アドレス・バス１２８と
２つの１６ビットのデータ書込みバス（ＥＢ，ＦＢ）１
３０，１３２と２つの１６ビットのデータ読取りバス
（ＣＢ，ＤＢ）１３４，１３６とを介してメモリ・イン
ターフェース・ユニット１０４に結合されている。Ａユ
ニット１１０は、２つの２４ビットのデータ書込みアド
レス・バス（ＥＡＢ，ＦＡＢ）１６０，１６２と２つの
１６ビットのデータ書込みバス（ＥＢ，ＦＢ）１３０，
１３２と３つのデータ読取りアドレス・バス（ＢＡＢ，
ＣＡＢ，ＤＡＢ）１６４，１６６，１６８と２つの１６
ビットのデータ読取りバス（ＣＢ，ＤＢ）１３４，１３
６とを介してメモリ・インターフェース・ユニット１０
４に結合されている。Ｄユニット１１２は、２つのデー
タ書込みバス（ＥＢ，ＦＢ）１３０，１３２と３つのデ
ータ読取りバス（ＢＢ，ＣＢ，ＤＢ）１４４，１３４，
１３６とを介してメモリ・インターフェース・ユニット
１０４に結合されている。

【００３３】図６は、１２４でＩユニット１０６からＰ
ユニット１０８への命令の受け渡し、例えば分岐命令を
送ることを表す。また、図６は、１２６および１２８で
Ｉユニット１０６からＡユニット１１０およびＤユニッ
ト１１２へのデータの受け渡しを表す。

【００３４】図７に示すように、プロセッサ１００は統
一プログラム／データ空間の周りに組織化されている。
プログラム・ポインタは、内部では２４ビットであっ
て、バイトアドレス指定機能を持つが、プログラムの取
出しが常に３２ビット境界で行われるので２２ビットの
アドレスだけがメモリに送られる。しかし、例えばソフ
トウエア開発のためのエミュレーション中は、ハードウ
エア区切り点を実現するために全２４ビットのアドレス
が与えられる。データ・ポインタは７ビットの主データ
・ページで拡張された１６ビットであり、語アドレス指
定機能を有する。

【００３５】ソフトウエアは最大３主データ・ページを
次のように定義する。 ・ＭＤＰ 直接アクセス 間接アクセス ＣＤＰ ・ＭＤＰ０５ − 間接アクセス ＡＲ［０〜５］ ・ＭＤＰ６７ − 間接アクセス ＡＲ［６〜７］ スタックは、維持されて、主データ・ページ０に常駐す
る。ＣＰＵメモリ・マップ・レジスタは全てのページか
ら見える。プロセッサ１００の種々の態様を表２に要約
する。

【００３６】

【表２】

【００３７】本発明の１つの態様は、マイクロプロセッ
サの先行バージョンとマイクロプロセッサの改善された
バージョンの間のソフトウエア・コードの互換性を保つ
ことである。従来のスタック構造は１６ビットの先行の
ファミリー・プロセッサと共に用いられているが、マイ
クロプロセッサの改善されたバージョンは１６ビットの
プログラム・カウンタではなく２４ビットのプログラム
・カウンタを用いるので、プロセッサ・スタック・ポイ
ンタはコード変換過程の間に発散する。スタック・ポイ
ンタの同期を保つことは、スタックを通してパラメータ
を正しく渡すための重要な変換要件である。本発明の諸
態様では、上の要件を満たすために２つの独立のポイン
タを用いてプロセッサ・スタックを管理する。すなわ
ち、図９と図１０に示すユーザ・スタック・ポインタＳ
Ｐとシステム・スタック・ポインタＳＳＰである。ユー
ザはシステム・スタック・ポインタをマッピング以外の
ために用いてはならない。

【００３８】図８Ａは、先行の世代のマイクロプロセッ
サに用いられているメモリ空間８００内のスタック領域
８１０を示す。図ではスタックは語アドレス１００から
始まっているが、スタックは別のアドレスから始まって
もよい。スタック・ポインタ８０２は、スタック領域内
に最後に記憶したデータ位置を「指す」アドレス値を含
む。一般に１つ以上の変数をスタックにプッシュしてか
らサブルーチンをコールする。コール命令はプログラム
・カウンタの値をスタックにプッシュするので、サブル
ーチンから復帰した後、命令の実行はその点から再開す
る。プログラム・カウンタ値は１６ビット以下なので、
スタック内の１つの１６ビット語内に収まる。

【００３９】サブルーチン内では、次のコード・シーケ
ンスに示すように、スタック・ポインタ相対アドレス指
定を用いて変数にアドレスする。 ｐｕｓｈ（ＤＡｘ）；ｖａｒ１，データ・アドレス・レ
ジスタｘ ｐｕｓｈ（ＤＡｙ）；ｖａｒ２，データ・アドレス・レ
ジスタｙ ．．． ｃａｌｌ ｆｕｎｃ＿ａ；ＰＣ１をスタックにプッシュ
する ．．． ．．． ｆｕｎｃ＿ａ ＡＣｙ＝ＡＣｘ＋^*ＳＰ（ｏｆｆｓｅｔ
＿ｖａｒ１）；アキュミュレータｙ、アキュミュレータ
ｘ ＡＣｙ＝^*ＳＰ（oｆｆｓｅｔ＿ｖａｒ２）^*ＡＣｙ

【００４０】上のコード・シーケンスでは、項「^*ＳＰ
（ｏｆｆｓｅｔ＿ｖａｒ１）」はスタック・ポインタＳ
Ｐに対して（oｆｆｓｅｔ＿ｖａｒ１）だけ離れている
メモリ位置にあるデータ値を取り出すことを示す。コン
パイラは、コンパイル過程で各変数の相対アドレスを計
算する。図８Ａに戻ってスタック・ポインタは、「ｃａ
ｌｌ ｆｕｎｃ＿ａ」命令の実行に応じてプログラム・
カウンタＰＣ１の値をプッシュした後でアドレスＦＥを
指す。この場合は、プッシュされた変数ＶＡＲ１のスタ
ック・ポインタ相対アドレスは２である。したがって、
コンパイラは「ｏｆｆｓｅｔ＿ｖａｒ１」の代わりに
「２」を挿入する。または、プログラマはアセンブリ言
語プログラムを手書きして、「ｏｆｆｓｅｔ＿ｖａｒ
１」および「ｏｆｆｓｅｔ＿ｖａｒ２」の正しいリテラ
ル・オフセット値を挿入する。

【００４１】更に図８Ａを参照すると、プログラム・カ
ウンタ値ＰＣ２、ＰＣ３、ＰＣ４をプッシュする各コー
ルの前に、異なる数の変数をスタックにプッシュして良
いことが分かる。しかし各事例においてスタック・ポイ
ンタＳＰは事前減分されていて、スタックにプッシュさ
れた最後の項目（ＦＡ、Ｆ８、Ｆ７など）をそれぞれ指
す。

【００４２】図８Ｂは、拡張されたプログラム・カウン
タを記憶するスタック領域の例を示す略図である。この
場合はプログラム・カウンタは２４ビットに拡張されて
いる。ここでプログラム・カウンタの値をスタックにプ
ッシュするには、アドレスＦＥとＦＤのように２つの１
６ビット・スタック語位置が必要である。したがって、
それより上のコード・セグメントが図８Ａに示すような
スタックを持つ従来のプロセッサ用にコンパイルまたは
手書きされていて、これを図８Ｂに示すスタックを持つ
改善されたプロセッサで実行する場合に、サブルーチン
がスタック・ポインタ相対アドレス指定を用いると、コ
ンパイラが与える元のオフセット値が今は正しくないの
で誤りが発生する。したがってプログラムをコンパイル
し直さなければならない。これは欠点である。手書きの
アセンブリ言語コードの場合も同じである。アセンブラ
はプログラマが与えたリテラル・オフセットを訂正する
ことができないので、アセンブリ言語プログラムを人手
で苦労して変換しなければならない。アセンブラがオフ
セット値を与える場合でもプログラムを再アセンブルし
なければならない。これは欠点である。

【００４３】図９は、本発明の諸態様に係る拡張された
プログラム・カウンタを記憶するための二重スタック領
域９１０、９１１を示す略図である。２つの領域は、メ
モリ空間９００ａと９００ｂを含む隣接するメモリ空間
内にある。またはメモリ空間９００ａと９００ｂは隣接
しないメモリ、または別個のメモリ空間内にあっても良
い。ユーザ・スタック領域９１０を用いて、変数とプロ
グラム・カウンタの第１の部分とを記憶し、先行世代の
プロセッサからの全てのスタック・ポインタ相対アドレ
ス・オフセットがそのまま有効であるようにする。シス
テム・スタック領域９１１を用いてプログラム・カウン
タの残りの部分を記憶する。図９では、プログラム・カ
ウンタの第１の部分はビット０−１５を含み、残りの部
分は２４ビットのプログラム・カウンタのビット１６−
２３を含む。しかし、ユーザ・スタックの１語位置だけ
を用いてプログラム・カウンタの第１の部分を記憶する
のであれば、プログラム・カウンタの分割はこれとは異
なって良い。

【００４４】更に図９において、例えばアドレス２００
に記憶されているｃｏｎｔｅｘｔ１で示すように、文脈
値もシステム・スタック領域内に記憶することができ
る。文脈値は、プログラム・カウンタをスタックにプッ
シュしたときの、マイクロプロセッサ内の種々の機能性
回路に関する状態情報を与える。文脈値は、プログラム
・フロー変更命令（例えばＣＡＬＬ）を実行するときに
記憶する。同様に文脈値は、割込みが発生し、この割込
みに応じてプログラム・カウンタ値をスタックにプッシ
ュするときに記憶する。文脈値の書式については後で詳
細に説明する。または文脈値は、割込みだけに応じて、
またはプログラム・フロー変更命令だけに応じて記憶し
て良い。種々の実施の形態において、文脈値はプログラ
ム・カウンタの最上位部と同じ語内に、または別個の語
内に記憶して良い。

【００４５】スタックは次の事象のときに操作する。 （１） データをシステムおよびユーザ・スタックにプ
ッシュする割込み、ｉｎｔｒ（）、ｔｒａｐ（）、ｃａ
ｌｌ（）などの命令。要素をスタック内に記憶する前に
ＳＰとＳＳＰを事前減分する。 （２） データをユーザ・スタックだけにプッシュする
ｐｕｓｈ（）命令。要素をスタック内に記憶する前にＳ
Ｐを事前減分する。 （３） データをシステムおよびユーザ・スタックから
ポップするｒｅｔｕｒｎ（）命令。スタック要素をロー
ドした後にＳＰとＳＳＰを事後増分する。 （４） データをユーザ・スタックだけからポップする
ｐｏｐ（）命令。スタック要素をロードした後にＳＰを
事後増分する。 ユーザ・スタック・ポインタ（ＳＰ）は、直接モードで
単一データ・メモリ・オペランドにアクセスするのにも
用いる。

【００４６】図１０は、本発明の別の態様に係る、図１
のマイクロプロセッサのユーザ・スタック領域９１０と
システム・スタック領域９１１を示す略図である。両ス
タック・ポインタはユーザ・スタックにプッシュされた
最後の要素のアドレスを含む。プロセッサ１００はスタ
ックに３２ビット経路で接続し、高速で文脈を保存する
ことができる。

【００４７】プロセッサ１００は２ｘ１６ビットのメモ
リ読取り／書込みバスとデュアル読取り／書込みアクセ
スを利用して高速で文脈を保存する。例えば、１つの３
２ビット累積器または２つの独立なレジスタを、２つの
１６ビットのメモリ書込みのシーケンスとして保存す
る。文脈保存ルーチンはシングルおよびダブルｐｕｓｈ
（）／ｐｏｐ（）命令を混合することができる。ｐｕｓ
ｈ／ｐｏｐ命令ファミリーはバイト書式を支援しない。
プログラム・フローにより駆動される文脈保存（コー
ル、割込み）では、プログラム・カウンタをＰＣ［２
３：１６］とＰＣ［１５：０］という２つのフィールド
に分割し、デュアル書込みアクセスとして保存する。フ
ィールドＰＣ［１５：０］はユーザ・スタックの、ＳＰ
がＥＢ／ＥＢＡバスを介して指す位置に保存される。フ
ィールドＰＣ［２３：１６］はスタックの、ＳＳＰがＦ
Ｂ／ＦＢＡバスを介して指す位置に保存される。表３は
コールおよび復帰命令の概要を示す。

【表３】

【００４８】更に図１０において、前に述べたように、
プログラム・カウンタ１０００の第１の部分をユーザ・
スタックに記憶し、プログラム・カウンタ１００１の残
りの部分をシステム・スタックに記憶する。前に述べた
ように、メモリ９００にはＥバス１０１０とＦバス１０
１１を介して同時にアクセスすることができる。したが
って、プログラム・カウンタ１０００、１００１の両部
分は二重スタックとの間で書込みまたは読取りを同時に
行うことができるので、１６ビットのプログラム・カウ
ンタだけを持つ従来のマイクロプロセッサに比べて性能
のロスがない。文脈保存中に最高の性能を得るには、ス
タックを二重アクセス・メモリ装置（instances）にマ
ップしなければならない。この実施の形態では、スタッ
ク領域を主データ・ページ０（６４Ｋ語）内に保持す
る。しかし他の実施の形態では、スタック領域を別のメ
モリ領域内に置いて良い。大きなスタックを必要とする
アプリケーションでは、ＥとＦの要求の矛盾を除去する
ため、特殊のマッピングを持つ２つの単一アクセス・メ
モリ装置（奇遇バンク）でこれを実現することができ
る。

【００４９】スタック命令の概要を表４に示す。

【表４】

【００５０】従来の生成デバイス原始コードに従って、
トランスレータは「ファーコール（far calls）」（２
４ビット・アドレス）を処理する必要がある。プロセッ
サ１００の命令集合は、デュアル読取り／二重書込み方
式に基づいて特有のクラスのコール／復帰命令を支援す
る。変換されたコードは、同じＳＰ事後変更にするため
にコールに加えてＳＰ＝ＳＰ＋Ｋ８命令を実行する。

【００５１】変換過程を行うと余分なＣＰＵ資源が必要
である場合は限られている。このようなマクロ内で割込
みを行う場合は、また割込みルーチンが同様なマクロを
含む場合は、変換された文脈保存シーケンスは更にｐｕ
ｓｈ（）命令を必要とする。これは、以前のファミリー
・プロセッサと現在のプロセッサ・スタック・ポインタ
はＩＳＲ実行ウインドウ中にはもはや同期しないことを
意味する。全ての文脈保存をＩＳＲの初めに行うとする
と、割込みタスクの中のスタックを通る任意のパラメー
タは保存される。割込みから復帰すると、以前のファミ
リー・プロセッサと現在のプロセッサ・スタック・ポイ
ンタは同期に戻る。

【００５２】図１１は、図１のマイクロプロセッサ内の
アドレス生成を示すブロック図である。レジスタ・ファ
イル３０はマイクロプロセッサ１００の種々のレジスタ
を保持する。これはユーザ・スタック・ポインタ９０２
とシステム・スタック・ポインタ９０４を含む。ポイン
タ事後変更回路１１０２はバス１１１０を介してレジス
タ・ファイルに接続し、選択されたレジスタを選択され
た量だけ増分または減分する。変更されたレジスタ値は
バス１１１１を介してオペランド・アドレス計算回路１
１０４に送られる。オペランド・アドレス計算回路１１
０４は、前に述べたように実行中の命令のアドレス指定
モード（例えば、スタック・ポインタ相対アドレスをス
タック・ポインタに加算する）に応じて、選択されたレ
ジスタの値を変更する。適宜変更されたアドレス値をア
ドレス・レジスタ回路１１０６に記憶し、またアドレス
・バス１１０８に与えてメモリにアクセスする。アドレ
ス・バス１１０８は、図６の任意のアドレスバス１６
０、１６２、１６４、１６６、１６８を表す。Ａユニッ
トは１６ビットの演算と８ビットのロード／記憶を支援
する。アドレス計算の多くは強力な変更子を持つＤＡＧ
ＥＮが行う。全てのポインタ・レジスタとこれに関連す
るオフセット・レジスタは１６ビットのレジスタで実現
される。１６ビットのアドレスを主データ・ページに連
結して、２４ビットのメモリ・アドレスを生成する。

【００５３】図１２は、図１１のアドレス回路の一部の
一層詳細なブロック図である。アドレス生成は、論理算
術演算（逆キャリー伝播（reverse carry propagatio
n）付きまたは付きでないマスク、加算、減算）を計算
することにより行う。オペランドの選択はレジスタ・フ
ァイルで行う。アドレス生成は２段階で行う。すなわ
ち、レジスタ変更は変更回路１１０２で行い、オフセッ
ト計算は計算回路１１０４で行う。直接および絶対アド
レス指定はレジスタ変更を用いない（これらの場合、レ
ジスタ変更の結果は無視される）。

【００５４】レジスタ変更は表５に示す信号で制御し、
オフセット変更は表６に示す信号で制御する。

【表５】

【表６】 Ｘ、Ｙおよび係数経路は非常に似ている。しかし係数経
路は変更子の限られた集合（事前変更なし）による間接
アドレス指定を支援するだけなので、非常に簡単であ
る。

【００５５】更に図１２において、オペランド・アドレ
ス計算回路１１０４はレジスタ値の事前増分／減分のた
めの加算／減算ユニット１２００を含む。ＭＵＸ１２０
２は変更されたレジスタ値を、バス１１１１を介して加
算器１２００の第１の入力に与える。またＭＵＸ１２０
２は命令からのオフセット値を加算器１２００の第１の
入力に与える。マスカー１２０４は加算器１２００の第
２の入力に接続して、レジスタ・ファイルからレジスタ
の１つを選択することができる。計算されたアドレスを
調べて検出回路１２０６内のＭＭＲを指すかどうかを判
定し、バス１１１２を介してアドレス・レジスタに送
る。

【００５６】更に図１２において、変更回路１１０２は
レジスタ・ファイル３０からバス１１１１０を介してレ
ジスタ値を受ける。このレジスタ値を、加算器／減算器
１２１０で増分または減分するか、またはマスク回路１
２１２でマスクした後で加算器／減算器１２１４で増分
／減分する。マルチプレクサ１２１６および１２１８
は、レジスタ・ファイル３０を更新するために、またア
ドレス計算回路１１０４に送るために、変更された値の
経路をバス１１１１に導く。

【００５７】図１３は本発明の或る態様に係る、デュア
ル読取りまたは書込みトランザクションのために２つの
データ・バスにスタック・ポインタとシステム・スタッ
ク・ポインタを同時に与える、変更回路１１０２と計算
回路１１０４を通る経路だけを示すブロック図を示す。
前に述べた事前増分／減分に加えて、事後変更回路１１
０２によりスタック・ポインタＳＰを増分または減分す
る。ＭＵＸ１３００はユーザ・スタック・ポインタＳＰ
またはシステム・スタック・ポインタＳＳＰを選択し
て、バス１３１０を介してアドレス・レジスタをＣバス
またはＥバスにロードする。同様に、ＭＵＸ１３０１は
ユーザ・スタック・ポインタＳＰまたはシステム・スタ
ック・ポインタＳＳＰを選択して、バス１３１１を介し
てアドレス・レジスタをＤバスまたはＦバスにロードす
る。

【００５８】図１４は、マイクロプロセッサ１００のパ
イプライン内のシングルおよびデュアル読取りおよび書
込みトランザクションを示すタイミング図である。この
図は、読取り用のＣバスおよびＤバスまたは書込み用の
ＥバスおよびＦバスを用いる種々のメモリ読取り／書込
みトランザクションを示す。前に説明したように、パイ
プラインは７段階を有するが、ここには段階Ｐ１−Ｐ６
だけを示す。タイムライン１４００−１４１４はそれぞ
れパイプライン内の単一クロック・サイクルを表し、種
々のメモリ・トランザクションがいつ起こるかを示す。
タイムライン１４００は、読取り段階Ｐ５でＤバスを用
いて起こるシングル読取りサイクルを示す。読取り段階
Ｐ５では、メモリ読取りはサイクルの前半（タイム・ス
ロット１４２０で示す）に行う。タイムライン１４０１
は、実行段階Ｐ６にスロット１４２２で起こるシングル
書込みトランザクションを示す。

【００５９】タイムライン１４０４は、上に述べたよう
にスタック・ポインタＳＰとシステム・スタック・ポイ
ンタＳＳＰを用いた同じサイクルでのユーザ・スタック
とシステム・スタックの読取りを示す。アクセス段階Ｐ
４の後半のタイム・スロット１４２３に、Ｃバスを用い
てスタックの１つをデータ・メモリ１５１から読み取
る。読取り段階Ｐ５の前半のタイム・スロット１４２４
に、Ｄバスを用いて他のスタックをデータ・メモリ１５
１から読み取る。図１３を参照して説明したアドレス回
路を用いて、どちらかのスタックをどちらかのパイプラ
イン段階で読み取ることができる点が優れている。アド
レス回路を簡単な方法で実現することのできる別の実施
の形態があるが、この柔軟性はない。

【００６０】タイムライン１４０７は、前に説明したよ
うにスタック・ポインタＳＰとシステム・スタック・ポ
インタＳＳＰを用いた同じサイクルでのユーザ・スタッ
クとシステム・スタックの書込みを示す。実行段階Ｐ６
の後半のタイム・スロット１４２５に、Ｅバスを用いて
スタックの１つをデータ・メモリ１５１に書き込む。次
の実行段階Ｐ６の前半のタイム・スロット１４２６に、
Ｆバスを用いて他のスタックをデータ・メモリ１５１に
書き込む。図１３を参照して説明したアドレス回路を用
いて、どちらかのスタックにどちらかのパイプライン段
階で書き込むことができる点が優れている。アドレス回
路を簡単な方法で実現することのできる別の実施の形態
があるが、この柔軟性はない。

【００６１】タイムライン１４０２はシフトのあるシン
グル書込みを示す。タイムライン１４０３はデュアル読
取りトランザクションを示す。タイムライン１４０５は
ダブル読取りトランザクションを示す。タイムライン１
４０６はデュアル書込みトランザクションを示す。タイ
ムライン１４０８はダブル書込みトランザクションを示
す。タイムライン１４０９は読取り／変更／書込みトラ
ンザクションを示す。タイムライン１４１０はデュアル
読取りおよび係数読取りを示す。タイムライン１４１１
はダブル読取り／書込みトランザクションを示す。タイ
ムライン１４１２はデュアル読取り／書込みトランザク
ションを示す。タイムライン１４１３はシフトのあるデ
ュアル読取り／書込みを示す。タイムライン１４１４は
デュアルシフトのあるダブル書込みを示す。本発明の種
々の実施の形態は、例えばタイムライン１４００−１４
１４で示すような種々の型のメモリ・トランザクション
を用いてスタック・アクセスを行うことができる。

【００６２】図１５は、システム・スタックに記憶する
文脈データを示すチャートである。ユーザ・スタックは
システム・スタック内に記憶されている情報に影響され
ないので、先行世代のプロセッサとソフトウエアとの互
換性を保ちながら追加の情報をシステム・スタック内に
記憶することができる点が優れている。表７に示す定義
はこの図のフィールドを説明する。

【表７】

【００６３】図１６は、プロセッサ１００を内蔵する集
積回路の概要を示す。図示するように、集積回路は表面
取付け用の複数の接点を含む。しかし、集積回路は他の
形状でもよい。例えば、ゼロ・インサーション・フォー
ス・ソケットに取り付けるため回路の下面に複数のピン
を備えるものや、任意の他の適当な形状でよい。図１７
は、統合キーボード１２およびディスプレイ１４を備え
た移動電話のような移動通信装置でかかる集積回路を実
現する例を示す。図１７に示すように、プロセッサ１０
０を備えるディジタル装置１０は、必要に応じてキーボ
ード・アダプタ（不図示）を介してキーボード１２に、
必要に応じてディスプレイ・アダプタ（不図示）を介し
てディスプレイ１４に、また、無線周波数（ＲＦ）回路
１６に接続されている。無線周波数（ＲＦ）回路１６は
アンテナ１８に接続されている。

【００６４】データ処理デバイス１００の製造は、種々
の量の不純物を半導体基板に注入するステップと不純物
を基板内の選択された深さに拡散させてトランジスタ・
デバイスを形成するステップとの多重ステップを含む。
マスクは、不純物の位置を制御するために形成される。
導電材料および絶縁材料の多重層が堆積されエッチング
されて種々のデバイスを相互に接続する。これらのステ
ップはクリーン・ルーム環境で行われる。

【００６５】データ処理デバイスの製造コストのかなり
の部分は試験関係である。ウエハ状態で、個々のデバイ
スをある動作状態にバイアスして、基本的な動作機能性
を試験する。次に、ウエハを個々のダイに分割して、ダ
イのままでまたはパッケージ化して販売する。パッケー
ジ化した後、完成品を動作状態までバイアスして、動作
機能性を試験する。本発明の別の実施の形態は、組合せ
機能のゲート総数を削減するために、ここに開示された
回路を組み合わせた別の回路を含む。ゲート最小化のた
めの技術は当業者には既知であるので、かかる実施の形
態についてはここで説明しない。

【００６６】本発明の別の実施の形態は、ＳＰとＳＳＰ
を連続したアドレスにマップするメモリ・マップ・レジ
スタ・マッピングを有する。これにより、ＳＰとＳＳＰ
を単一アトミック（atomic）転送として保存して、その
間に割込みが起こらないようにすることができる。本発
明の別の実施の形態では、ユーザ・ソフトウエアからＳ
ＰとＳＳＰを初期化する前にマスク不可能割込み（ＮＭ
Ｉ）が起こらないようにする。このためには、まずハー
ドウエアによりＳＰとＳＳＰを所定の「無意味なアドレ
ス」（例えば「０５Ｆｈ」）に初期化する。ＮＭＩは、
ユーザ・プログラムがＳＰとＳＳＰの内容を０５Ｆｈと
は異なるものに変更した後で初めて行う。

【００６７】以上で、高いコード密度とプログラミング
の容易さを兼ね備えたプログラマブル・ディジタル信号
プロセッサ（ＤＳＰ）であるプロセッサを説明した。構
成と命令集合は、電力消費を低くし、また無線電話や専
用の制御タスクのためのＤＳＰアルゴリズムの実行の効
率を高めるよう、最適化されている。このプロセッサ
は、命令バッファ・ユニットと、命令バッファ・ユニッ
トが復号した命令を実行するデータ計算ユニットを含
む。プログラム・カウンタは下位プログラム・カウンタ
部と上位プログラム・カウンタ部を有し、命令メモリに
与える命令アドレスを出す。第１のスタック・ポインタ
はデータ・メモリ内の第１のスタック領域をアドレス指
定して、マイクロプロセッサが実行する命令（例えばＣ
ＡＬＬ命令）に応じて下位プログラム・カウンタ値を保
存する。第２のスタック・ポインタはデータ・メモリ内
の第２のスタック領域をアドレス指定して、ＣＡＬＬ命
令の実行に応じて上位プログラム・カウンタ値を保存す
る。これにより、スタックを介して変数を渡す先行世代
のマイクロプロセッサとのソフトウエア・コードの互換
性を保つ。

【００６８】ここで用いた「印加する」・「接続する」
・「接続」という用語は電気的に接続することを意味
し、別の要素が電気接続経路内にあって良い。本発明に
ついて例示の実施の形態を参照して説明したが、この説
明を限定的に解釈してはならない。この説明を参照すれ
ば、本発明の他の種々の実施の形態は当業者に明らかで
ある。したがって添付の特許請求の範囲はここに述べた
実施の形態の任意の変更を、本発明の範囲と精神内に含
まれるものとしてカバーする。

【００６９】以上の説明に関して更に以下の項を開示す
る。 （１） マイクロプロセッサを含むディジタル装置であ
って、前記マイクロプロセッサは命令メモリから取り出
した命令を復号する命令バッファ・ユニットと、前記命
令バッファ・ユニットが復号した命令を実行するデータ
計算ユニットと、第１のプログラム・カウンタ部と残り
のプログラム・カウンタ部を有し、前記命令メモリに与
える命令アドレスを出す、プログラム・カウンタ回路
と、データ・メモリ内の第１のスタック領域をアドレス
指定して、前記マイクロプロセッサが実行する第１の命
令に応じて前記第１のプログラム・カウンタ部を表す第
１の値を保存する、第１のスタック・ポインタと、前記
データ・メモリ内の第２のスタック領域をアドレス指定
して、前記第１の命令の実行に応じて残りのプログラム
・カウンタ部を表す第２の値を保存する、第２のスタッ
ク・ポインタと、を含む、マイクロプロセッサを含むデ
ィジタル装置。

【００７０】（２） 前記データ計算ユニットは、第２
の命令の実行に応じて、前記第１のスタック・ポインタ
に対する第１のスタック・ポインタ相対アドレスを用い
て第１の変数値を前記第１のプログラム・カウンタ値に
隣接して前記第１のスタック領域内に記憶して、前記第
１のスタック・ポインタ相対アドレスが前記第２のスタ
ック領域内に記憶されている前記第２のプログラム・カ
ウンタ値に影響されないようにする、第１項に記載のマ
イクロプロセッサを含むディジタル装置。 （３） 前記命令バッファに接続して複数の命令を保持
する命令メモリと、前記データ計算ユニットに接続して
前記第１のスタック領域と第２のスタック領域を保持す
るデータ・メモリを更に含む、第２項に記載のマイクロ
プロセッサを含むディジタル装置。

【００７１】（４） 前記ディジタル装置はセルラ電話
であり、キーボード・アダプタを介して前記プロセッサ
に接続する統合キーボード（１２）と、ディスプレイ・
アダプタを介して前記プロセッサに接続するディスプレ
イ（１４）と、前記プロセッサに接続する無線周波数
（ＲＦ）回路（１６）と、前記ＲＦ回路に接続するアン
テナ（１８）と、を更に含む、第１項に記載のマイクロ
プロセッサを含むディジタル装置。

【００７２】（５） ディジタル装置を操作する方法で
あって、プログラム・カウンタに応じてプロセッサ・コ
アに関連する命令メモリから取り出した複数の命令を前
記プロセッサ・コア内で実行し、第１のスタック領域を
形成して、第１のスタック・ポインタを維持することに
より前記プロセッサ・コアに関連するデータ・メモリ内
に複数のデータを保持し、前記データ領域内の前記第１
のスタック領域から離して第２のスタック領域を形成し
て、第２のスタック・ポインタを維持することにより第
２の複数のデータ値を記憶し、前記データ計算ユニット
内で実行する第１の命令に応じて、プログラム・カウン
タの第１の部分を表す第１の値を前記第１のスタック領
域内に記憶し、前記第１の命令の実行に応じて、前記プ
ログラム・カウンタの残りの部分を表す第２の値を前記
第２のスタック領域内に記憶する、ステップを含む、デ
ィジタル装置を操作する方法。

【００７３】（６） 第２の命令の実行に応じて、前記
第１のスタック・ポインタに対する第１のスタック・ポ
インタ相対アドレスを用いて第１の引数値を前記第１の
プログラム・カウンタ値に隣接して前記第１のスタック
領域内に記憶して、前記第１のスタック・ポインタ相対
アドレスが前記第２のスタック領域内に記憶されている
前記第２のプログラム・カウンタ値に影響されないよう
にする、第５項に記載のディジタル装置を操作する方
法。 （７） 前記第２の命令の実行に応じて、前記第２のス
タック・ポインタに対する第２のスタック・ポインタ相
対アドレスを用いて文脈データ値を前記第２のプログラ
ム・カウンタ値に隣接して記憶して、前記第１のスタッ
ク・ポインタに対するスタック・ポインタ相対アドレス
が前記第２のスタック領域内に記憶されている前記文脈
データ値に影響されないようにする、第５項に記載のデ
ィジタル装置を操作する方法。

【００７４】（８） 割込みの実行に応じて、前記第２
のスタック・ポインタに対する第２のスタック・ポイン
タ相対アドレスを用いて文脈データ値を前記第２のプロ
グラム・カウンタ値に隣接して記憶して、前記第１のス
タック・ポインタに対するスタック・ポインタ相対アド
レスが前記第２のスタック領域内に記憶されている前記
文脈データ値に影響されないようにする、第５項に記載
のディジタル装置を操作する方法。 （９） 第２の命令の実行に応じて、前記第１のスタッ
ク・ポインタに対する第１のスタック・ポインタ相対ア
ドレスを用いて第１の引数値を前記第１のプログラム・
カウンタ値に隣接して前記第１のスタック領域内に記憶
して、前記第１のスタック・ポインタ相対アドレスが前
記第２のスタック領域内に記憶されている前記第２のプ
ログラム・カウンタ値に影響されないようにし、前記第
２の命令の実行に応じて、前記第２のスタック・ポイン
タに対する第２のスタック・ポインタ相対アドレスを用
いて文脈データ値を前記第２のプログラム・カウンタ値
に隣接して記憶して、前記第１のスタック・ポインタに
対するスタック・ポインタ相対アドレスが前記第２のス
タック領域内に記憶されている前記文脈データ値に影響
されないようにし、割込みの実行に応じて、前記第２の
スタック・ポインタに対する第２のスタック・ポインタ
相対アドレスを用いて文脈データ値を前記第２のプログ
ラム・カウンタ値に隣接して記憶して、前記第１のスタ
ック・ポインタに対するスタック・ポインタ相対アドレ
スが前記第２のスタック領域内に記憶されている前記文
脈データ値に影響されないようにする、第５項に記載の
ディジタル装置を操作する方法。 （１０） 可変命令長で、コード密度が高く、且つプロ
グラミングが容易なプログラマブル・ディジタル信号プ
ロセッサ（ＤＳＰ）であるプロセッサ１００を提供す
る。構造と命令集合は、無線電話用や制御専用のＤＳＰ
アルゴリズムを低い電力消費と高い効率で実行するよう
最適化される。ユーザ・スタック領域９１０を用いて変
数をサブルーチンに渡し、プログラム・カウンタ１００
０の第１の部分を表す値を保持する。システム・スタッ
ク領域９１１を用いて、プログラム・カウンタ１００１
の残りの部分を表す値を保持し、また追加の文脈情報を
保持する。ユーザ・スタック領域とシステム・スタック
領域を独立に管理して、先行世代のプロセッサからのソ
フトウエアがプロセッサ１００上で走るように変換す
る。

【図面の簡単な説明】

本発明にかかる特定の実施の形態について、単なる例と
して添付の図面を参照して説明する。同じ参照記号は同
じ部品を指し、別に指定のない限り、各図面は図１のプ
ロセッサに関係する。

【図１】本発明の或る実施の形態にかかる、マイクロプ
ロセッサを含むディジタル装置の略ブロック図。

【図２】図１のプロセッサ・コアの略図。

【図３】プロセッサ・コアの種々の実行ユニットの詳細
な略ブロック図。

【図４】プロセッサの命令バッファ待ち行列および命令
デコーダの略図。

【図５】プロセッサのパイプラインの動作を説明するた
めのプロセッサ・コアの表現。

【図６】メモリ管理ユニットを相互接続したメモリを示
すプロセッサのブロック図。

【図７】プロセッサのプログラム・メモリ空間とデータ
・メモリ空間の統一構造。

【図８】Ａは先行世代のマイクロプロセッサに用いられ
るスタック領域の略図。Ｂは拡張されたプログラム・カ
ウンタを記憶するスタック領域の例を示す略図。

【図９】本発明の諸態様に係る、拡張されたプログラム
・カウンタを記憶する二重スタック領域の略図。

【図１０】本発明の諸態様に係る、図１のマイクロプロ
セッサのユーザ・スタック領域とシステム・スタック領
域を示す略図。

【図１１】マイクロプロセッサ内のアドレス生成を示す
ブロック図。

【図１２】図１１のアドレス生成回路の一部の詳細なブ
ロック図。

【図１３】デュアル読取りまたは書込みトランザクショ
ンのためにスタック・ポインタとシステム・スタック・
ポインタを２つのデータ・バスに同時に与える回路を示
すブロック図。

【図１４】マイクロプロセッサ内のシングルおよびデュ
アル読取りおよび書込みトランザクションを示すタイミ
ングず。

【図１５】システム・スタック内に記憶された文脈デー
タを示すチャート。

【図１６】プロセッサを組み込んだ集積回路の略図。

【図１７】図１のプロセッサを組み込んだ電気通信装置
の略図。

【符号の説明】

１００ プロセッサ ９１０ ユーザ・スタック ９１１ システム・スタック １０００ プログラム・カウンタ １００１ プログラム・カウンタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウォルター エイ、ジャクソン アメリカ合衆国 ペンシルバニア、ピッツ バーグ、 ミラー ストリート 1006 (72)発明者 ジャック ロゼンズウェイグ アメリカ合衆国 ペンシルバニア、ピッツ バーグ、 マコン アベニュー 1210

Claims (2)

【特許請求の範囲】
1. 【請求項１】 マイクロプロセッサを含むディジタル装
   置であって、前記マイクロプロセッサは命令メモリから
   取り出した命令を復号する命令バッファ・ユニットと、 前記命令バッファ・ユニットが復号した命令を実行する
   データ計算ユニットと、 第１のプログラム・カウンタ部と残りのプログラム・カ
   ウンタ部を有し、前記命令メモリに与える命令アドレス
   を出す、プログラム・カウンタ回路と、 データ・メモリ内の第１のスタック領域をアドレス指定
   して、前記マイクロプロセッサが実行する第１の命令に
   応じて前記第１のプログラム・カウンタ部を表す第１の
   値を保存する、第１のスタック・ポインタと、 前記データ・メモリ内の第２のスタック領域をアドレス
   指定して、前記第１の命令の実行に応じて残りのプログ
   ラム・カウンタ部を表す第２の値を保存する、第２のス
   タック・ポインタと、を含む、マイクロプロセッサを含
   むディジタル装置。
2. 【請求項２】 ディジタル装置を操作する方法であっ
   て、 プログラム・カウンタに応じてプロセッサ・コアに関連
   する命令メモリから取り出した複数の命令を前記プロセ
   ッサ・コア内で実行し、 第１のスタック領域を形成して、第１のスタック・ポイ
   ンタを維持することにより前記プロセッサ・コアに関連
   するデータ・メモリ内に複数のデータを保持し、 前記データ領域内の前記第１のスタック領域から離して
   第２のスタック領域を形成して、第２のスタック・ポイ
   ンタを維持することにより第２の複数のデータ値を記憶
   し、 前記データ計算ユニット内で実行する第１の命令に応じ
   て、プログラム・カウンタの第１の部分を表す第１の値
   を前記第１のスタック領域内に記憶し、 前記第１の命令の実行に応じて、前記プログラム・カウ
   ンタの残りの部分を表す第２の値を前記第２のスタック
   領域内に記憶する、ステップを含む、ディジタル装置を
   操作する方法。