JP2000267623A - Picture displaying method of display device and its driving device - Google Patents

Picture displaying method of display device and its driving device

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JP2000267623A
JP2000267623A JP11066647A JP6664799A JP2000267623A JP 2000267623 A JP2000267623 A JP 2000267623A JP 11066647 A JP11066647 A JP 11066647A JP 6664799 A JP6664799 A JP 6664799A JP 2000267623 A JP2000267623 A JP 2000267623A
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JP
Japan
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cathode
display device
voltage
fed
gate
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Pending
Application number
JP11066647A
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Japanese (ja)
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Katsumi Takayama
勝己 高山
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Futaba Corp
Original Assignee
Futaba Corp
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Publication date
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  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of Gas Discharge Display Tubes (AREA)

Abstract

PROBLEM TO BE SOLVED: To make reducible the luminance level of a display device without deteriorating a displayed picture. SOLUTION: In the case of reducing the luminance level of an FED (electric field discharging type display), the frequency of a gradation control signal CLK outputted from a gradation clock generator is controlled to vary the number of the pulses of the clock pulses CP of the signal CLK included in one horizontal scanning period in accordance with a light-reducing quantity. Thus, the pulse width of a cathode voltage VC generated based on cathode data is varied to reduce the luminance level of the FED.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、例えばテレビジョ
ン受像機、パーソナルコンピュータ、医療機器、計測
器、POS(Point Of Sales)システム等の情報端末の
表示装置の画像表示方法及びその駆動装置に係わり、特
に電界放出型の発光素子を使用した電界放出型画像表示
装置に好適なものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image display method of a display device of an information terminal such as a television receiver, a personal computer, a medical device, a measuring instrument, a POS (Point Of Sales) system, and a drive device therefor. In particular, it is suitable for a field emission type image display device using a field emission type light emitting element.

【0002】[0002]

【従来の技術】平面状とされ面放出型の電界放出型カソ
ード(FEC)により構築される電界放出型表示装置
(FED;Field Emission Display)のアドレッシング
方法は、電界放出素子のエミッタとゲート電極をマトリ
クス状に配線したX−Yマトリクス構造で、画像信号を
水平方向に順次供給する順次走査で画像表示が行なわれ
る。
2. Description of the Related Art An addressing method of a field emission display (FED) constructed by a planar emission type field emission cathode (FEC) is based on a method of connecting an emitter and a gate electrode of a field emission device. With an XY matrix structure wired in a matrix, image display is performed by sequential scanning for sequentially supplying image signals in the horizontal direction.

【0003】このような電界放出カソードの一例とし
て、スピント(Spindt)型と呼ばれる電界放出カソード
(以下、「FEC」と記す)の斜視図を図7に示す。こ
の図7において、基板100上にはアルミニウム等の金
属で形成されたカソード電極101が設けられており、
このカソード電極101上に抵抗層102、二酸化シリ
コン(SiO2 )からなる絶縁層103及びゲート電極
104が設けられている。そして絶縁層103に形成さ
れたホール内にエミッタコーン115が形成され、この
エミッタコーン115の先端部分がゲート電極104の
開口部から臨んでいる。
As an example of such a field emission cathode, FIG. 7 shows a perspective view of a field emission cathode called Spindt type (hereinafter referred to as “FEC”). In FIG. 7, a cathode electrode 101 formed of a metal such as aluminum is provided on a substrate 100.
On the cathode electrode 101, a resistance layer 102, an insulating layer 103 made of silicon dioxide (SiO 2 ), and a gate electrode 104 are provided. Then, an emitter cone 115 is formed in the hole formed in the insulating layer 103, and the tip of the emitter cone 115 faces from the opening of the gate electrode 104.

【0004】このコーン状のエミッタ間のピッチは10
ミクロン以下とすることが出来るため、数万から数10
万個のFECを1枚の基板上に設けることが出来る。さ
らに、ゲート電極とエミッタのコーンの先端との距離を
サブミクロンとすることが出来るため、ゲート電極とカ
ソード電極との間にゲート電圧VG わずか数10ボルト
の電圧を印加することにより、真空中で電子をエミッタ
から電界放出することが出来る。そして、その電子がカ
ソード電極と真空空間で対向する位置に配置されるアノ
ード電極に印加されているアノード電圧VA によって捕
捉される。そして、このFECは図に示されているよう
に平面状となっているため、面放出型の電界放出カソー
ドとすることが出来、このような面放出型の電界放出カ
ソードを利用して電界放出型表示装置を構築することが
できる。
The pitch between the cone-shaped emitters is 10
Tens of thousands to tens
Ten thousand FECs can be provided over one substrate. Further, since the distance between the tip of the gate electrode and the emitter cone may be submicron, by applying a voltage of the gate voltage V G just 10 volts between the gate electrode and the cathode electrode, in a vacuum Thus, electrons can be field-emitted from the emitter. Then, the electrons are captured by the anode voltage VA applied to the anode electrode arranged at a position facing the cathode electrode in the vacuum space. Since the FEC has a flat shape as shown in the figure, it can be used as a field emission type field emission cathode. A type display device can be constructed.

【0005】図8はこのような電界放出型表示装置でマ
トリックス駆動する際の標準的な電極構造の一例を示し
たものである。この電界放出型表示装置において、21
は真空容器中に配置されている第1の基板を示し、この
第1の基板21上にストライプ状に形成されたy1 〜y
n はY電極としてのカソード電極を示している。このカ
ソード電極y1 〜yn に対しては、後述するドライブパ
ルスが供給されるカソード端子CT1〜CTnが接続さ
れている。
FIG. 8 shows an example of a standard electrode structure at the time of matrix driving in such a field emission display device. In this field emission display device, 21
Denotes a first substrate disposed in a vacuum vessel, and y 1 to y formed in a stripe shape on the first substrate 21.
n represents a cathode electrode as a Y electrode. This respect is the cathode electrode y 1 ~y n, the cathode terminal CT1~CTn drive pulse to be described later is supplied, is connected.

【0006】また、x1 〜xm はX電極としてのゲート
電極を示し、カソード電極y1 〜y n の上に絶縁体を介
して、カソード電極y1 〜yn と直交するようストライ
プ状に形成されている。そして、ゲート電極x1 〜xm
にはドライブパルスが供給されるゲート端子G1〜Gm
が接続される。22は各ゲート電極x1 〜xm に形成さ
れている穴であり、カソード電極y1〜yn の上に形成
されたコーン状のエミッタ(図7参照)から放出される
電子が通過するために形成されるものである。
[0006] Also, x1 ~ Xm Is the gate as the X electrode
Electrode, cathode electrode y1 ~ Y n With insulator on top
And the cathode electrode y1 ~ Yn Strike perpendicular to
It is formed in the shape of a loop. And the gate electrode x1 ~ Xm 
Are gate terminals G1 to Gm to which a drive pulse is supplied.
Is connected. 22 is each gate electrode x1 ~ Xm Formed into
And the cathode electrode y1~ Yn Formed on
Emitted from the conical emitter (see Figure 7)
It is formed for electrons to pass through.

【0007】また、23は第1の基板21に対向して真
空容器中に配置される第2の基板を示している。そし
て、この第2の基板23に形成されている24、24・
・・はアノード電極であり、図のようにゲート電極x1
〜xm の位置に対応してストライプ状に配されている。
また、それぞれのアノード電極24にはアノード引き出
し電極Aが接続されている。なお、カラーディスプレイ
の場合はこのアノード引き出し電極AはR、G、Bの3
原色に対応して3本引き出されることになる。25は蛍
光体でありアノード電極24においてゲート電極x1
m と対向する側の面に設けられ、電子が衝突すること
によって励起される。
Reference numeral 23 denotes a second substrate disposed in the vacuum vessel so as to face the first substrate 21. Then, 24, 24... Formed on the second substrate 23.
.. Is an anode electrode, and a gate electrode x 1 as shown in the figure.
They are arranged in stripes corresponding to the position of ~x m.
Further, an anode extraction electrode A is connected to each anode electrode 24. In the case of a color display, the anode extraction electrode A has three R, G, and B electrodes.
Three will be drawn out corresponding to the primary colors. Reference numeral 25 denotes a phosphor, and the anode electrode 24 has a gate electrode x 1 to a gate electrode x 1 .
It is provided on the surface opposite to x m and is excited by collision of electrons.

【0008】次に、このFEDにより画像表示を行うた
めの駆動方法の一例を概略的に説明する。第2の基板2
3に形成されたアノード電極24は、それぞれアノード
引き出し電極Aによりほぼ一定の電圧が供給されてい
る。一方、ゲート電極(x電極)x1 〜xm はそれぞれ
のゲート端子G1〜Gmに走査パルスが供給されて走査
されることにより、各ストライプ状のゲート電極が順次
選択されて駆動される。
Next, an example of a driving method for displaying an image by the FED will be schematically described. Second substrate 2
A substantially constant voltage is supplied to each of the anode electrodes 24 formed by the anode extraction electrodes A. On the other hand, the gate electrodes (x electrodes) x 1 to x m are scanned by supplying scan pulses to the respective gate terminals G 1 to Gm, whereby the respective stripe-shaped gate electrodes are sequentially selected and driven.

【0009】そこで、アノード電極24を駆動するため
にアノード引き出し電極Aに正のアノード電圧を印加し
た状態で、ゲート端子G1〜Gmを順次走査していく。
この時、カソード端子CT1〜CTnには走査されるタ
イミングに応じて画像信号のデータに応じた電圧を印加
すると、ゲート電極x1 〜xm とカソード電極y1 〜y
n の交点にあるFECブロックから放出される電子によ
って、アノード電極24に設けられた蛍光体25の画素
が走査され、この画素はカソード端子CT1〜CTnに
印加された電圧に応じて発光制御されることとなり、こ
のようにして画像の1画面(1フィールド)が表示され
る。
Therefore, the gate terminals G1 to Gm are sequentially scanned while a positive anode voltage is applied to the anode extraction electrode A in order to drive the anode electrode 24.
At this time, when the cathode terminal CT1~CTn voltage is applied in accordance with the data of the image signal according to timing of scanning, the gate electrodes x 1 ~x m and the cathode electrode y 1 ~y
The pixels emitted from the FEC block at the intersection of n scan the pixels of the phosphor 25 provided on the anode electrode 24, and the pixels are controlled to emit light according to the voltages applied to the cathode terminals CT1 to CTn. Thus, one screen (one field) of the image is displayed in this manner.

【0010】ところで、この画像表示に対して明暗或い
は濃淡の構成具合を調整する階調制御を行なう方法の一
つとして、カソード電極x1 〜xm に印加される駆動パ
ルスの印加時間を制御するPWM(パルス幅変調)駆動
方式があり、この駆動方式は、駆動電圧の波形のパルス
幅twを制御することにより階調が制御されるものであ
る。
As one of the methods of performing gradation control for adjusting the composition of light and dark or light and shade in this image display, the application time of the drive pulse applied to the cathode electrodes x 1 to x m is controlled. There is a PWM (pulse width modulation) driving method, in which the gradation is controlled by controlling the pulse width tw of the driving voltage waveform.

【0011】すなわち、表示画像の各画素の輝度レベル
に対応する信号をパルス幅変調して線順次方式の場合は
各水平ライン毎にパルス変調されたPWM信号をカソー
ド電極CT1〜CTnに供給すると共に、ゲート電極に
走査信号を順次供給すると、パルス幅の広いところは明
るく発光し、パルス幅の狭い画素は暗い発光となるの
で、階調をつけたカラー画像を表示することができるよ
うになる。
That is, in the case of the line-sequential system in which a signal corresponding to the luminance level of each pixel of the display image is pulse-width modulated, a PWM signal pulse-modulated for each horizontal line is supplied to the cathode electrodes CT1 to CTn. When a scanning signal is sequentially supplied to the gate electrode, a portion having a wide pulse width emits light brightly, and a pixel having a narrow pulse width emits dark light, so that a color image with gradation can be displayed.

【0012】このように表示すべき画像の各画素に対応
したPWM信号を得るためにデジタルICで構成された
ドライバが使用され、例えば64段階(0〜63)の階
調表示を行うときは、入力された画像データに応じてパ
ルス幅変調する例えばIC回路が設けられている。
In order to obtain a PWM signal corresponding to each pixel of an image to be displayed as described above, a driver constituted by a digital IC is used. For example, when gradation display of 64 steps (0 to 63) is performed, For example, an IC circuit that performs pulse width modulation in accordance with the input image data is provided.

【0013】図9は、上記したようなFEDにおいて6
4階調の画像表示を行う際に、FEDのゲート電極及び
カソード電極に印加される駆動電圧波形の一例を示した
図である。この場合、FEDのゲート電極には、1水平
走査期間1H内において、ゲートドライバから図9
(a)に示すような所定電位のゲート電圧VG が印加さ
れる。また、カソード電極には、カソードドライバから
PWM信号とされたカソード電圧Vcが印加される。カ
ソード電圧Vcは、例えばカソードドライバにおいて、
入力される画像データ(カソードデータ)と、同図
(d)に示す階調制御信号CLKとに基づいて生成され
る。
FIG. 9 shows the structure of the FED as described above.
FIG. 4 is a diagram illustrating an example of a driving voltage waveform applied to a gate electrode and a cathode electrode of an FED when displaying an image of four gradations. In this case, the gate driver of FIG.
Gate voltage V G of a predetermined potential as shown in (a) is applied. Further, a cathode voltage Vc converted into a PWM signal from a cathode driver is applied to the cathode electrode. The cathode voltage Vc is, for example, in a cathode driver.
It is generated based on the input image data (cathode data) and the gradation control signal CLK shown in FIG.

【0014】通常動作時における階調制御信号CLKの
周波数は、カソードドライバの仕様や階調数等によって
異なるものとされるが、例えば階調数が64の時は、1
水平走査期間1H内に63個のクロックパルスCPが出
力されるような周波数とされる。
The frequency of the gradation control signal CLK during normal operation depends on the specifications of the cathode driver, the number of gradations, and the like.
The frequency is set so that 63 clock pulses CP are output within the horizontal scanning period 1H.

【0015】ここで、例えばカソードドライバに最も明
るい階調を示すカソードデータ「63」が供給された時
は、同図(b)に示すように1水平走査期間1Hの始点
0から63個目のクロックパルスCPがカウントされ
るまでの期間T11(1水平走査期間1Hに相当)をパル
ス幅としたカソード電圧Vc(63)が生成され、FEDの
カソード電極に印加されることになる。
[0015] Here, for example, when the cathode data "63" indicating the brightest gradation cathode driver is supplied, 63 th from the start t 0 of 1 horizontal scanning period 1H as shown in FIG. (B) , A cathode voltage Vc (63) having a pulse width of a period T 11 (corresponding to one horizontal scanning period 1H) until the clock pulse CP is counted is generated and applied to the cathode electrode of the FED.

【0016】また、カソードドライバに比較的暗い階調
を示すカソードデータ「2」が供給された時は、同図
(c)に示すように始点t0 から2個のクロックパルス
CPがカウントされるまでの期間T12をパルス幅とした
カソード電圧Vc(2) がカソードドライバで生成され、
FEDのカソード電極に印加されることになる。
Further, when the cathode data "2" indicating a relatively dark tone to the cathode driver is supplied, a clock pulse CP of two from the start t 0 as shown in FIG. 2 (c) is counted cathode voltage Vc (2) is produced at the cathode driver that the period T 12 until the pulse width,
This is applied to the cathode electrode of the FED.

【0017】[0017]

【発明が解決しようとする課題】ところで、FEDに限
らず表示装置では、例えば暗室や夜間の車内で表示画像
を視る場合は、比較的明るい場所で表示画像を視る場合
に比べてその輝度レベルを低下させることが望ましい。
例えばFEDを暗室で使用する場合は、通常使用時にお
ける明るさの約3%にまで減光させて表示させることが
ある。このため、FEDでは使用する場所の周囲の環境
(周囲照度)に応じて、その輝度レベルを調整できるも
のがある。
By the way, not only in the FED but also in a display device, for example, when a display image is viewed in a dark room or in a car at night, the brightness is higher than when the display image is viewed in a relatively bright place. It is desirable to lower the level.
For example, when the FED is used in a dark room, the display may be dimmed to about 3% of the brightness during normal use. For this reason, some FEDs can adjust the brightness level according to the environment (ambient illuminance) around the place where the FED is used.

【0018】FEDにおいて輝度レベルの所望の輝度レ
ベルまで減光する減光(調整)方法としては、例えば入
力される画像データを変換して行う方式(以下、「デー
タ変換方式」という)や、FEDのゲート電極に印加さ
れるゲート電圧を可変制御して行う方式(以下、「ゲー
ト電圧制御方式」という)等が提案されている。
As a dimming (adjustment) method for dimming a luminance level to a desired luminance level in the FED, for example, a method of converting input image data (hereinafter, referred to as a “data conversion method”) or an FED (Hereinafter referred to as “gate voltage control method”) and the like have been proposed.

【0019】図10はデータ変換方式によりFEDの輝
度レベルを減光する場合の説明図として、データ変換方
式によって例えば通常時の輝度レベルから50%の輝度
レベルまで減光した時のFEDのゲート電極及びカソー
ド電極に印加される駆動電圧波形の一例を示した図であ
る。データ変換方式によりFEDを減光する場合は、減
光量に応じて、例えばカソードドライバに入力される画
像データ(カソードデータ)の値を減光量に応じて変換
し、変換後のデータ値に基づいてカソード電圧Vcを生
成するようにしている。このため、FEDの輝度レベル
を通常時の50%の輝度レベルまで減光する場合は、例
えば入力される画像データを半値データに変換するよう
にされる。
FIG. 10 is a diagram for explaining the case where the brightness level of the FED is reduced by the data conversion method. For example, the gate electrode of the FED when the brightness level is reduced from the normal brightness level to 50% by the data conversion method. FIG. 3 is a diagram illustrating an example of a driving voltage waveform applied to a cathode electrode. When the FED is dimmed by the data conversion method, for example, the value of image data (cathode data) input to the cathode driver is converted according to the dimmed light, and based on the converted data value. A cathode voltage Vc is generated. Therefore, when the brightness level of the FED is reduced to 50% of the normal brightness level, for example, the input image data is converted into half value data.

【0020】ここで、例えばカソードドライバに画像デ
ータ「63」が入力されたとすると、カソードドライバ
は、入力された画像データ「63」を半値データ「3
1」に変換する。そして、この変換後の半値データ「3
1」と、図10(d)に示す階調制御信号CLKのクロ
ックパルスCPとにより、同図(b)に示すように始点
0 から31個目のクロックパルスCPがカウントされ
るまでの期間T21をパルス幅としたカソード電圧Vc(3
1)を生成して、FEDのカソード電極に印加するように
している。
Here, for example, if image data “63” is input to the cathode driver, the cathode driver converts the input image data “63” to half-value data “3”.
1 ". Then, the converted half-value data “3”
1 ”and the clock pulse CP of the gradation control signal CLK shown in FIG. 10D, the period from the start point t 0 to the 31st clock pulse CP being counted as shown in FIG. cathode voltage Vc (3 with the T 21 and the pulse width
1) is generated and applied to the cathode electrode of the FED.

【0021】また、例えばカソードドライバにカソード
データ「2」が供給された時は、カソードドライバはカ
ソードデータ「2」を半値データ「1」に変換し、この
変換後の半値データ「1」と、階調制御信号CLKのク
ロックパルスCPとにより、同図(c)に示す期間T22
をパルス幅としたカソード電圧Vc(1) を生成して、F
EDのカソード電極に印加するようにしている。
Further, for example, when the cathode data "2" is supplied to the cathode driver, the cathode driver converts the cathode data "2" into half-value data "1". In response to the clock pulse CP of the gradation control signal CLK, a period T 22 shown in FIG.
To generate a cathode voltage Vc (1) having a pulse width of
The voltage is applied to the cathode electrode of the ED.

【0022】つまり、上記データ変換方式により輝度レ
ベルを通常時の50%まで減光する場合は、例えば階調
数が偶数(例えば64階調)とされ、1水平走査期間1
H内に階調制御信号CLKとして出力されるクロックパ
ルCPの個数Nが奇数(例えばN=63)の時は、この
N個のクロックパルスCPの内、(N−1)/2個のク
ロックパルスCPを利用してカソード電圧Vcを生成す
るようにしている。この結果、カソード電圧Vcのパル
ス幅は、上記図9に示した通常使用時のカソード電圧V
cのほぼ1/2となるので、FEDの輝度レベルを通常
使用時の約50%にまで減光することができる。なお、
図10(a)に示すゲート電圧VG は、上記図9(a)
に示したゲート電圧VG と同一とされる。
That is, when the brightness level is reduced to 50% of the normal level by the data conversion method, for example, the number of gradations is set to an even number (for example, 64 gradations), and one horizontal scanning period 1
When the number N of clock pulses CP output as the gradation control signal CLK in H is an odd number (for example, N = 63), (N-1) / 2 clocks out of the N clock pulses CP The cathode voltage Vc is generated using the pulse CP. As a result, the pulse width of the cathode voltage Vc becomes the cathode voltage Vd during normal use shown in FIG.
Since the value is approximately 1/2 of c, the brightness level of the FED can be reduced to about 50% of that in normal use. In addition,
Figure 10 gate voltage V G shown in (a), FIG 9 (a)
Is the same as the gate voltage V G shown in.

【0023】なお、表示可能な階調数が奇数とされ、1
水平走査期間1H内に出力されるクロックパルスCPの
パルス数Nが偶数となる時は、N/2個のクロックパル
スCPを利用してカソード電圧を生成することになる。
It should be noted that the number of gray scales that can be displayed is an odd number,
When the pulse number N of the clock pulse CP output in the horizontal scanning period 1H is an even number, the cathode voltage is generated using N / 2 clock pulses CP.

【0024】また図11はゲート電圧制御方式によって
FEDの輝度レベルを減光する場合の説明図として、例
えば通常時の輝度レベルから50%の輝度レベルまで減
光した時のFEDのゲート電極及びカソード電極に印加
される駆動電圧波形の一例を示した図である。ゲート電
圧制御方式によりFEDの輝度レベルを減光する場合
は、例えばゲートドライバにて減光調節量に応じてゲー
ト電極に供給するゲート電圧VG の電圧レベルを可変す
るようにしている。
FIG. 11 is a diagram for explaining the case where the brightness level of the FED is reduced by the gate voltage control method. For example, the gate electrode and the cathode of the FED when the brightness level is reduced from a normal brightness level to a brightness level of 50%. FIG. 3 is a diagram illustrating an example of a drive voltage waveform applied to an electrode. When dimming the brightness level of the FED by the gate voltage control method, for example, the voltage level of the gate voltage V G is supplied to the gate electrode in accordance with the dimming adjustment amount is variably by the gate driver.

【0025】例えばFEDの輝度レベルを通常使用時の
50%程度まで減光する場合は、走査時のゲート電圧V
G'を、通常時のゲート電圧VG (約80V)より低い電
圧(約70V)とすることで、カソード電極からの電子
放出量を減少させ、FEDの輝度レベルを低下させるよ
うにしている。なお、この場合は、図11(b)〜
(d)に示されているカソード電圧Vc及び階調制御信
号CLKは、上記図9に示した場合と同一とされるので
説明は省略する。
For example, when the brightness level of the FED is reduced to about 50% of that in normal use, the gate voltage V during scanning is
By setting G ′ to a voltage (about 70 V) lower than the normal gate voltage V G (about 80 V), the amount of electron emission from the cathode electrode is reduced, and the brightness level of the FED is reduced. In this case, FIG.
The cathode voltage Vc and the gradation control signal CLK shown in (d) are the same as those in the case shown in FIG.

【0026】しかしながら、上記図10に示したような
データ変換方式によりFEDの減光を行った場合は、例
えばFEDの減光量を大きくすると最大輝度レベルは
「63」→「31」→「15」→「7」というように小
さくすることができるが、これに伴ってFEDにおいて
表現可能な階調数が「64」→「32」→「16」→
「8」というように減少してしまうので表示画像を著し
く劣化させるという欠点があった。
However, when the FED is dimmed by the data conversion method shown in FIG. 10, for example, if the dimming amount of the FED is increased, the maximum luminance level becomes "63" → "31" → "15". → The number of gradations that can be expressed in the FED is reduced from “64” → “32” → “16” →
There is a drawback that the displayed image is remarkably deteriorated because the number is reduced to “8”.

【0027】また、上記図11に示すようなゲート電圧
制御方式により、FEDの輝度レベルを減光する場合
は、ゲート電圧VG が低くなるにしたがってFEDのカ
ソード電極からの電子放出量が少なくなるため、上記図
7に示したカソード基板100とエミッタコーン115
との間に設けられている抵抗層102による各エミッタ
毎の放出電流のバラツキを補正する電流安定効果が低減
し、表示画像に表示ムラが発生するという欠点があっ
た。
Further, the gate voltage control method shown in FIG 11, when dimming the brightness level of the FED is less electron emission from the FED cathode electrode according to the gate voltage V G is lower Therefore, the cathode substrate 100 and the emitter cone 115 shown in FIG.
The current stabilizing effect of correcting the variation of the emission current of each emitter due to the resistance layer 102 provided between them is reduced, and there is a disadvantage that display unevenness occurs in a display image.

【0028】このようにデータ変換方式やゲート電圧制
御方式によるFEDの減光は、表示画像の悪化を伴うた
め、これらの方式によりFEDの輝度レベルを例えば通
常時の3%程度にまで十分減光するのは非常に困難であ
った。
As described above, the dimming of the FED by the data conversion method or the gate voltage control method is accompanied by deterioration of the displayed image. Therefore, the brightness level of the FED is sufficiently dimmed by these methods to, for example, about 3% of the normal state. It was very difficult to do.

【0029】[0029]

【課題を解決するための手段】本発明はこのような問題
点を解決するためになされたもので、線順次方式により
マトリクス状に配置されている画素を駆動して画像表示
を行う表示装置の画像表示方法として、表示装置の輝度
レベルを所要の輝度レベルまで減光する場合は、減光量
に応じて階調クロックの周波数を可変し、この周波数を
可変した階調クロックに基づいて、入力される画像デー
タをパルス幅変調したパルス幅変調信号を駆動信号とし
て表示装置に供給するようにした。
SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and is directed to a display apparatus for displaying an image by driving pixels arranged in a matrix in a line-sequential manner. As an image display method, when the luminance level of the display device is dimmed to a required luminance level, the frequency of the gray scale clock is varied according to the dimmed light amount, and the input is performed based on the gray scale clock with the changed frequency. A pulse width modulated signal obtained by pulse width modulating image data is supplied to a display device as a drive signal.

【0030】また、線順次方式でマトリックス状に配置
されている画素を駆動して画像表示を行う表示装置の駆
動装置として、所定周波数の階調クロックを生成する階
調クロック生成手段と、階調クロックに基づいて、入力
される画像データに対応したパルス幅変調信号を生成す
るパルス幅変調信号生成手段と、パルス幅変調信号を駆
動信号として上記表示装置を駆動する駆動手段と、表示
装置の輝度レベルを所要の輝度レベルまで減光する場合
は、その減光量に応じて階調クロックの周波数を可変さ
せる制御手段とを備えるようにした。
Further, as a driving device of a display device for displaying an image by driving pixels arranged in a matrix in a line-sequential manner, a gradation clock generating means for generating a gradation clock of a predetermined frequency; Pulse width modulation signal generation means for generating a pulse width modulation signal corresponding to input image data based on a clock; driving means for driving the display device using the pulse width modulation signal as a drive signal; and brightness of the display device When the level is reduced to a required luminance level, a control means is provided for varying the frequency of the gradation clock in accordance with the reduced amount of light.

【0031】本発明によれば、表示装置の輝度レベルを
所要の輝度レベルまで減光する時は、減光量に応じて階
調クロックの周波数を可変し、この周波数を可変した階
調クロックに基づいて、入力される画像データをパルス
幅変調したパルス幅変調信号を駆動信号として表示装置
に供給するようにしているので、階調クロック数によっ
て決定される階調数を減らすことなく、減光量に対応し
た駆動信号を生成することが可能になる。
According to the present invention, when dimming the luminance level of the display device to a required luminance level, the frequency of the gray scale clock is varied according to the dimmed light amount, and based on the gray scale clock whose frequency has been changed. Since a pulse width modulation signal obtained by pulse width modulation of input image data is supplied to the display device as a drive signal, the amount of light can be reduced without reducing the number of gradations determined by the number of gradation clocks. A corresponding drive signal can be generated.

【0032】[0032]

【発明の実施の形態】以下、本発明の実施の形態として
電界放出素子からなる表示装置の駆動装置を例に挙げて
説明する。図1は上記FEDを採用したディスプレイ装
置の構成例を示したブロック図である。この図におい
て、1は後で述べるようにアノード電極をA1,A2と
し、ゲート電極を2群に分けてカソード電極から画像デ
ータを供給するマルチマトリックス方式で画像を表示す
る時の電界放出素子を使用したFEDである。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a driving apparatus for a display device including a field emission device will be described as an embodiment of the present invention. FIG. 1 is a block diagram showing a configuration example of a display device employing the FED. In this figure, 1 uses a field emission element for displaying an image in a multi-matrix system in which the anode electrodes are A1 and A2 and the gate electrodes are divided into two groups and image data is supplied from the cathode electrode, as described later. This is the FED.

【0033】即ち、アノード電極A1,A2は図2の電
極配列に示すように櫛波状に形成された2つのアノード
電極A1,A2によって構成されており、アノードの透
明電極板上に3原色R,G,Bの蛍光材料が表示画素を
形成するように塗布されている。また、ゲート電極G
1,G2,G3,G4・・・はアノード電極と直交する
方向に配置され、ゲート電極G1,G2・・・の構造は
模式的に示されているように各水平ラインの画素を構成
する領域が上下の水平ラインで交互に千鳥状に結合され
るように構成されている。
That is, the anode electrodes A1 and A2 are composed of two comb-shaped anode electrodes A1 and A2 as shown in the electrode arrangement of FIG. 2, and the three primary colors R and A are formed on the anode transparent electrode plate. G and B fluorescent materials are applied so as to form display pixels. Also, the gate electrode G
, G2, G3, G4,... Are arranged in a direction orthogonal to the anode electrode, and the structure of the gate electrodes G1, G2,. Are alternately staggered along upper and lower horizontal lines.

【0034】そしてこの各ゲート電極はアノード電極A
1が選択されているフィールドの前半で、奇数のゲート
電極に走査パルスが供給され、アノード電極A2が選択
されているフィールドの後半で偶数のゲート電極に走査
パルスが供給されるようにスキャンが行われる。また、
カソード電極C1,C2,C3・・・は各アノード電極
と対向するように配置され、ゲートのスキャンに同期し
て水平方向の画像データが供給されるように駆動してい
る。
Each of the gate electrodes is an anode electrode A
Scanning is performed so that the scan pulse is supplied to the odd gate electrodes in the first half of the field where 1 is selected, and the scan pulse is supplied to the even gate electrodes in the second half of the field where the anode electrode A2 is selected. Will be Also,
The cathode electrodes C1, C2, C3,... Are arranged so as to be opposed to the respective anode electrodes, and are driven so as to supply horizontal image data in synchronization with gate scanning.

【0035】図1の2は入力されるデジタル画像(映
像)データを示し、3は画像入力バッファ回路である。
画像入力バッファ回路3で受領した画像データ信号は画
像表示の制御に必要なデータを形成するコントローラ4
に伝送されている。5は処理前の画像データを格納する
と共に、そのデータを表示方式に応じて読み出すための
表示メモリ(RAM)を示す。
In FIG. 1, reference numeral 2 denotes input digital image (video) data, and reference numeral 3 denotes an image input buffer circuit.
An image data signal received by the image input buffer circuit 3 is a controller 4 for forming data necessary for controlling image display.
Has been transmitted to. Reference numeral 5 denotes a display memory (RAM) for storing image data before processing and reading the data in accordance with a display method.

【0036】コントローラ4からはFECの輝度を制御
するための画像データがカソードドライバ6A、6Bに
供給され、図2に示すようにカソード電極C1,C2,
C3・・・に対してPWM変調された駆動信号が水平方
向の各画素に対して送出されるようになされている。ま
た、コントローラ4からは図2に示すように水平方向に
配置されているゲート電極G1,G2・・・を走査する
ための走査信号がスキャンドライバ(ゲートドライバ)
7に供給され、表示方式に応じてゲート電極を順次選択
する線順次方式によるマトリックス上に配置されている
が祖状に駆動が方式とされている。
Image data for controlling the brightness of the FEC is supplied from the controller 4 to the cathode drivers 6A and 6B, and as shown in FIG.
A drive signal PWM-modulated for C3... Is transmitted to each pixel in the horizontal direction. A scanning signal for scanning the gate electrodes G1, G2,... Arranged in the horizontal direction as shown in FIG.
7 are arranged on a line-sequential matrix in which gate electrodes are sequentially selected in accordance with a display system, but are driven in a manner similar to that of the conventional system.

【0037】8はアノード電圧を供給するアノード電源
と切換回路部を示し、特にカラー画像の3原色を選択す
るために2つのアノード電極A1,A2をゲートドライ
バ7の走査タイミングとその順序に同期して選択するよ
うにしている。9はゲート電極G1,G2・・・の走査
順序とそのタイミングを設定し、所定のパルス電圧をゲ
ートドライバ7に送出するゲート電圧制御回路を示す。
なお、水平方向に配列されているゲート電極は、水平方
向の隣接する各画素が水平方向で1個おきに選択できる
ように千鳥状に配列して、エミッタから放出される電子
ビームに集束作用を持たせるようにしている
Reference numeral 8 denotes an anode power supply for supplying an anode voltage and a switching circuit. In particular, in order to select three primary colors of a color image, two anode electrodes A1 and A2 are synchronized with the scanning timing of the gate driver 7 and the order thereof. To choose. Reference numeral 9 denotes a gate voltage control circuit which sets the scanning order and timing of the gate electrodes G1, G2,... And sends a predetermined pulse voltage to the gate driver 7.
The gate electrodes arranged in the horizontal direction are arranged in a zigzag pattern so that adjacent pixels in the horizontal direction can be selected alternately in the horizontal direction, and have a focusing action on the electron beam emitted from the emitter. I have to have

【0038】10はカソードドライバ6A,6Bの電源
部、及びゲートドライバ7の電源部を示し、この電源か
ら供給されるカソード駆動信号の電圧値やゲートドライ
ブ信号の電圧値を適正に設定することによって表示部の
輝度のダイナミックレンジを調整することができる。2
1はカソードドライバ6A,6Bに対して、所定の周波
数の階調クロック(階調制御信号)CLKを供給する階
調クロック発生器であり、例えば水晶発振器やVCO等
の発振回路によって構成されていると共に、その発振周
波数を制御することができるようにされている。
Reference numeral 10 denotes a power supply section of the cathode drivers 6A and 6B and a power supply section of the gate driver 7. By appropriately setting the voltage value of the cathode drive signal and the voltage value of the gate drive signal supplied from the power supply. The dynamic range of the luminance of the display unit can be adjusted. 2
Reference numeral 1 denotes a grayscale clock generator that supplies a grayscale clock (grayscale control signal) CLK having a predetermined frequency to the cathode drivers 6A and 6B, and is configured by an oscillation circuit such as a crystal oscillator or a VCO. At the same time, the oscillation frequency can be controlled.

【0039】このような表示装置の場合は、アノード電
極A1,A2を1フレーム期間(又は1フイールド期
間)で交互に選択しながらゲート電極を最初に奇数列で
走査し、次に偶数列で走査するように制御するとアノー
ド電極上に形成されている3原色のピクセルを順次発光
することができ、その時にカソードは入力されているP
WM信号のパルス幅を画像データに対応して変化させる
ことによりカラー表示画像に階調を付けることができ
る。
In the case of such a display device, the gate electrodes are first scanned in an odd-numbered column and then in even-numbered columns while alternately selecting the anode electrodes A1 and A2 in one frame period (or one field period). Control, the pixels of the three primary colors formed on the anode electrode can sequentially emit light.
By changing the pulse width of the WM signal in accordance with the image data, it is possible to give gradation to the color display image.

【0040】図3は入力された画像データを取り込んで
パルス幅変調されたカソード駆動信号を形成するための
カソードドライバ6A,6Bの構成を示した図である。
この図3において、11はシリアルデータとして入力さ
れる画素データを1水平ライン分記憶するシフトレジス
タを示す。前記シリアルデータにおいて一画素分のデー
タ長のビット数をMビットとすると、このシフトレジス
タ11にはMビットの画像データを取り込まれるように
制御される。
FIG. 3 is a diagram showing the configuration of cathode drivers 6A and 6B for taking in input image data and forming a pulse width modulated cathode drive signal.
In FIG. 3, reference numeral 11 denotes a shift register which stores pixel data input as serial data for one horizontal line. If the number of bits of the data length of one pixel in the serial data is M bits, the shift register 11 is controlled so as to take in M-bit image data.

【0041】12はラッチ回路を示し、シフトレジスタ
11に取り込まれたシリアルの画素データをパラレルの
画像データに変換して1水平期間内の所定時間だけ保持
するように制御される。13は複数のコンパレータc
(1,2・・・m)により構成される比較部であり、ラ
ッチ回路12から入力される各画素データと、階調制御
信号CLKをカウントしているカウンタ14の出力を比
較し、カウンタの計数値が画像データの値と一致するま
での期間、比較部13のコンパレータc(1,2・・・
m)より信号が出力され、それぞれゲート部15に供給
される。
Reference numeral 12 denotes a latch circuit, which is controlled to convert serial pixel data taken into the shift register 11 into parallel image data and hold it for a predetermined time within one horizontal period. 13 is a plurality of comparators c
(1,... M), which compares each pixel data input from the latch circuit 12 with the output of the counter 14 that counts the gradation control signal CLK. During the period until the counted value matches the value of the image data, the comparator c (1, 2,.
m), and the signals are supplied to the gate unit 15 respectively.

【0042】ゲート部15は、カウンタ14がクリアさ
れ、データがラッチ回路12にラッチされた後に、前記
カウンタ14の計数値が画像データの値と一致したとさ
れる信号が出力されるまでの時間をパルス幅とするパル
ス信号を形成し、このパルス信号を高電圧バッファ部1
6に供給する。高電圧バッファ部16は前記パルス信号
によってスイッチング制御される複数のバッファアンプ
f(1,2・・・m)を備え、所定の電圧としてカソー
ド電源から供給されているカソード電圧Vcを、このバ
ッファアンプf(1,2・・・m)から各カソード電極
にそれぞれ供給するようにしている。従って、この高電
圧バッファ部16から各カソード電極に画像データ(カ
ソードデータ)に応じてパルス幅変調されたカソード電
圧Vcが印加されることになる。
The gate section 15 controls the time from when the counter 14 is cleared and the data is latched by the latch circuit 12 to when the signal indicating that the count value of the counter 14 matches the value of the image data is output. Is formed as a pulse width, and the pulse signal is supplied to the high-voltage buffer unit 1.
6 The high-voltage buffer unit 16 includes a plurality of buffer amplifiers f (1, 2,..., M) that are switching-controlled by the pulse signal, and converts a cathode voltage Vc supplied from a cathode power supply as a predetermined voltage into the buffer amplifier. f (1, 2,... m) are supplied to the respective cathode electrodes. Therefore, the cathode voltage Vc pulse-width-modulated according to the image data (cathode data) is applied from the high voltage buffer unit 16 to each cathode electrode.

【0043】以下、図4〜図6を用いて本発明の特徴と
されるFEDの駆動装置における減光方法について説明
する。図4は、本実施の形態のFEDの駆動装置におい
て、例えばFEDの輝度レベルを通常時の50%まで減
光した時のFEDのゲート電極及びカソード電極に印加
される駆動電圧波形の一例を示した図である。なお、本
実施の形態のFEDの駆動装置は、64階調(0〜6
3)の画像表示を行うことができるものとし、また階調
クロックCLKの周波数は1水平走査期間1H内におい
て63個のクロックパルスCPを出力する周波数とされ
ているものとする。
Hereinafter, a method of dimming the FED driving device, which is a feature of the present invention, will be described with reference to FIGS. FIG. 4 shows an example of the driving voltage waveform applied to the gate electrode and the cathode electrode of the FED when the brightness level of the FED is reduced to, for example, 50% of the normal level in the FED driving device of the present embodiment. FIG. Note that the driving device of the FED of the present embodiment has 64 gradations (0 to 6).
It is assumed that the image display of 3) can be performed, and the frequency of the grayscale clock CLK is a frequency at which 63 clock pulses CP are output within one horizontal scanning period 1H.

【0044】この場合、ゲート電極には、1水平走査期
間1H内において、ゲートドライバ7(図1参照)から
図4(a)に示すような所定電位のゲート電圧VG が印
加される。またカソード電極には、入力される画像デー
タ(カソードデータ)と対応するようにパルス幅変調
(PWM)されたカソード電圧Vcが印加される。
[0044] In this case, the gate electrode, in one horizontal scanning period 1H, the gate voltage V G of a predetermined potential as shown in FIG. 4 (a) from the gate driver 7 (see FIG. 1) is applied. A cathode voltage Vc that has been subjected to pulse width modulation (PWM) so as to correspond to input image data (cathode data) is applied to the cathode electrode.

【0045】カソード電極に印加されるカソード電圧V
cは、上述したようにカソードドライバ6A,6Bにお
いて画像データと階調クロック(階調制御信号)CLK
をカウントするカウンタ14の計数値により得られるP
WM信号に基づいて生成される。
The cathode voltage V applied to the cathode electrode
c is the image data and the grayscale clock (grayscale control signal) CLK in the cathode drivers 6A and 6B as described above.
Obtained by the count value of the counter 14 that counts
Generated based on the WM signal.

【0046】そこで、本実施の形態の表示装置では、例
えばFED1の輝度レベルを通常時の輝度レベルの50
%まで減光する場合は、コントローラ4により階調クロ
ック発生器11から出力される階調制御信号CLKの周
波数を通常使用時の2倍にする制御を実行させる。つま
り、この場合は、図4(d)に示すように、1水平走査
期間1H内に階調制御信号CLKとして出力されるクロ
ックパルスCPのパルス数Nを、通常時の2倍にするこ
とで、カソードデータに基づいて生成されるカソード電
圧Vcのパルス幅を通常時の1/2となるようにしてい
る。
Therefore, in the display device of the present embodiment, for example, the brightness level of the FED 1 is set to 50 times the normal brightness level.
In the case of dimming to%, the controller 4 controls the frequency of the grayscale control signal CLK output from the grayscale clock generator 11 to be twice that in normal use. That is, in this case, as shown in FIG. 4D, the pulse number N of the clock pulse CP output as the gradation control signal CLK within one horizontal scanning period 1H is doubled as compared with the normal time. The pulse width of the cathode voltage Vc generated based on the cathode data is set to be 1 / of the pulse width in the normal state.

【0047】例えば、カソードドライバ6A,6Bに最
も明るいカソードデータ「63」が供給された時は、同
図(b)に示すようにカウンタ14がクリアされた時点
0からカウントを開始して63個目のクロックパルス
CPが出力されるまでの期間T1 をパルス幅としたカソ
ード電圧Vc(63)がカソード電極に印加されることにな
る。またカソードドライバに比較的暗いカソードデータ
「2」が供給された時は、同図(c)に示すように始点
0 から2個目のクロックパルスCPが出力されるまで
の期間T2 をパルス幅としたカソード電圧Vc(2)がカ
ソード電極に印加されることになる。
[0047] For example, the cathode driver 6A, when the brightest cathode data "63" is supplied to the 6B, start counting from the time t 0 when the counter 14 is cleared as shown in FIG. (B) 63 th cathode voltage Vc having a period T 1 of the up pulse width clock pulse CP is output (63) is to be applied to the cathode electrode of. Also, when a relatively dark cathode data "2" is supplied to the cathode driver pulse duration T 2 of the up clock pulses CP of two counted from the starting point t 0, as shown in FIG. 2 (c) is output The width of the cathode voltage Vc (2) is applied to the cathode electrode.

【0048】従って、カソードドライバ6A,6Bにお
いて生成されるカソード電圧Vcのパルス幅は、上記図
9に示す通常時のカソード電圧Vcのほぼ1/2とな
り、この場合はFED1の輝度レベルを通常時の50%
程度にまで減光することができる。そして、この場合は
カソード電圧のパルス幅を通常時の1/2にした場合で
も、入力される画像データの階調に対応したカソード電
圧Vcを生成することができるため、表現可能な階調数
が減少して表示画像が劣化するといったことがない。ま
た、FED1のゲート電極に印加されるゲート電圧VG
を可変する必要がないので、FECの動作条件であるゲ
ート−カソード間電圧を安定した状態とすることができ
る。従って、上記図7に示したようにカソード基板10
0とエミッタコーン115間の抵抗層102による電流
安定効果を維持できるので表示画像に表示ムラが発生す
るといったこともない。
Therefore, the pulse width of the cathode voltage Vc generated in the cathode drivers 6A and 6B is almost の of the normal cathode voltage Vc shown in FIG. 9, and in this case, the brightness level of the FED 1 is changed to the normal state. 50% of
It can be dimmed to a degree. In this case, even when the pulse width of the cathode voltage is set to の of the normal time, the cathode voltage Vc corresponding to the gradation of the input image data can be generated. Is not reduced and the display image is not degraded. Also, the gate voltage V G applied to the gate electrode of FED1
Need not be varied, the gate-cathode voltage, which is the operating condition of the FEC, can be stabilized. Therefore, as shown in FIG.
Since the current stabilizing effect of the resistance layer 102 between 0 and the emitter cone 115 can be maintained, display unevenness does not occur in a display image.

【0049】このように本実施の形態は、FED1の輝
度レベルを減光する際に、減光量に対応する分だけ階調
制御信号CLKの周波数を高くすることで、表示装置に
表示される表示画像を悪化させることなく、その輝度レ
ベルの調整を行うことができるようになる。
As described above, in the present embodiment, when the brightness level of the FED 1 is reduced, the frequency of the gradation control signal CLK is increased by an amount corresponding to the reduced light amount, so that the display displayed on the display device is reduced. The brightness level can be adjusted without deteriorating the image.

【0050】ところで、上記したような本実施の形態の
FEDの駆動装置においては、FED1の減光量に応じ
た分だけ階調制御信号CLKの周波数を高くしていけ
ば、表示画像を悪化させることなく、例えば表示画像の
輝度レベルを通常時の3%程度にまで減光することが可
能になるが、カソードドライバ6A,6Bのスイッチン
グ特性等によって、階調制御信号CLKの周波数を十分
に高い周波数にまで可変できないといったことも考えら
れる。
In the FED driving apparatus according to the present embodiment as described above, if the frequency of the gradation control signal CLK is increased by an amount corresponding to the amount of light reduction of the FED 1, the displayed image is deteriorated. For example, the brightness level of the display image can be reduced to about 3% of the normal level, but the frequency of the gradation control signal CLK is set to a sufficiently high frequency due to the switching characteristics of the cathode drivers 6A and 6B. It is also conceivable that it cannot be changed to.

【0051】そこで、そのような場合は、これまで説明
してきた階調制御信号CLKの周波数制御による減光
(以下、「周波数制御方式」という)と、先に図11に
おいて説明したゲート電圧制御方式を併用してFED1
の輝度レベルを減光させるといったことも可能である。
Therefore, in such a case, the dimming by the frequency control of the gradation control signal CLK described above (hereinafter referred to as “frequency control method”) and the gate voltage control method described above with reference to FIG. Combined with FED1
It is also possible to diminish the brightness level of.

【0052】図5は、周波数制御方式とゲート電圧制御
方式を併用し、例えばそれぞれの方式によって輝度レベ
ルを50%づつ減光したときに、FED1のゲート電極
とカソード電極に印加される駆動電圧波形の一例を示し
た図である。このような減光制御は、図1に示すコント
ローラ4が階調クロック発生器21の制御に加えて、例
えばゲート電圧制御回路9を制御することで実現され
る。コントローラ4は、周波数制御方式として上記図4
において説明した階調制御信号CLKの周波数制御に加
えて、図5(a)に示すようにFED1のゲート電極に
供給されるゲート電圧VG'を、通常使用時のゲート電圧
G (約80V)より低い電圧(約70V)となるよう
に制御する。従って、この場合は、ドライバICの特性
等により周波数制御方式だけでは実現できない十分な減
光を行うことができるようになる。
FIG. 5 shows a driving voltage waveform applied to the gate electrode and the cathode electrode of the FED 1 when the frequency control method and the gate voltage control method are used in combination and, for example, the brightness level is reduced by 50% by each method. FIG. 4 is a diagram showing an example of the above. Such dimming control is realized by the controller 4 shown in FIG. 1 controlling, for example, the gate voltage control circuit 9 in addition to the control of the grayscale clock generator 21. The controller 4 uses the frequency control method shown in FIG.
In addition to frequency control of the gray scale control signal CLK explained in FIG. 5 the gate voltage V G 'supplied to the gate electrode of FED1 (a), the normal use gate voltage V G (about 80V ) Is controlled so as to have a lower voltage (about 70 V). Therefore, in this case, it is possible to perform sufficient dimming that cannot be realized by the frequency control method alone due to the characteristics of the driver IC and the like.

【0053】また、このような周波数制御方式とゲート
電圧制御方式を併用した場合は、周波数制御方式による
減光で、目的の輝度レベルまで減光できなかった場合の
み、ゲート電圧制御方式による減光を行うものとすれ
ば、ゲート電圧制御方式の欠点とされるゲート−カソー
ド間の電圧低下を最小限にできるため、例えば表示画像
の表示ムラが最小限に抑制される。
When such a frequency control method and a gate voltage control method are used together, the dimming by the frequency control method and the dimming by the gate voltage control method are performed only when the dimming cannot be performed to a target luminance level. Is performed, the voltage drop between the gate and the cathode, which is a drawback of the gate voltage control method, can be minimized, so that, for example, display unevenness of a display image is suppressed to a minimum.

【0054】さらにまた、上記周波数制御方式及びゲー
ト電圧制御方式に加えて、上記図9に示したデータ変換
方式を併用してFED1の輝度レベルを減光させること
も可能である。図6は上記図5に示した周波数制御方式
及びゲート電圧制御方式に加えて、さらにデータ変換方
式による50%の減光を行った時のFED1のゲート電
極とカソード電極に印加される駆動電圧波形の一例を示
した図である。この場合、コントローラ4は、階調クロ
ック発生器21及びゲート電圧制御回路9も制御に加え
て、入力される画像データを半値データ変換して出力す
るように制御するものとされる。
Further, in addition to the frequency control method and the gate voltage control method, the brightness level of the FED 1 can be reduced by using the data conversion method shown in FIG. FIG. 6 shows the driving voltage waveforms applied to the gate electrode and the cathode electrode of the FED 1 when the data conversion method further reduces the light intensity by 50% in addition to the frequency control method and the gate voltage control method shown in FIG. FIG. 4 is a diagram showing an example of the above. In this case, the controller 4 controls not only the gradation clock generator 21 and the gate voltage control circuit 9 but also control so that the input image data is converted to half value data and output.

【0055】このように周波数制御方式に加えて、ゲー
ト電圧制御方式、及びデータ変換方式による3つの減光
方式による減光制御を行った場合は、周波数制御方式に
よる減光だけでは目的の輝度レベルまで減光できないよ
うな場合でも、周波数制御方式、ゲート電圧制御方式及
びデータ変換方式の組み合わせ、或いは周波数制御方式
とデータ変換方式との組み合わせにより、例えばFED
1の輝度レベルを目的の輝度レベルとされる通常時の3
%まで確実に減光することができる。
As described above, when the dimming control by the three dimming methods by the gate voltage control method and the data conversion method is performed in addition to the frequency control method, the target luminance level can be obtained only by the dimming by the frequency control method. Even when the light cannot be dimmed, for example, the FED is controlled by a combination of the frequency control method, the gate voltage control method and the data conversion method, or a combination of the frequency control method and the data conversion method
Normal luminance level 3 where the luminance level of 1 is the target luminance level
%.

【0056】また、この場合も周波数制御方式による減
光で、目的の輝度レベルまで減光できなかった場合の
み、ゲート電圧制御方式、データ変換方式、或いはこれ
らを併用して減光を行うようにすれば、ゲート電圧制御
方式やデータ電圧方式の欠点とされる表示画像の悪化を
最小限に抑えることができる。
Also in this case, only when the dimming by the frequency control method fails to reduce the brightness to the target luminance level, the dimming is performed by the gate voltage control method, the data conversion method, or a combination thereof. This can minimize the deterioration of the displayed image, which is a disadvantage of the gate voltage control method and the data voltage method.

【0057】なお、本実施の形態では、説明を簡単にす
るため、周波数制御方式、ゲート電圧制御方式、及びデ
ータ変換方式により、FED1の輝度レベルをそれぞれ
50%減光する場合を例に挙げて説明したが、これはあ
くまでも一例であり、それぞれの方式において、さらな
る減光を行うことができるのは言うまでもない。
In this embodiment, for simplicity of explanation, a case where the brightness level of the FED 1 is reduced by 50% by the frequency control method, the gate voltage control method, and the data conversion method will be described as an example. Although described, this is merely an example, and it goes without saying that further dimming can be performed in each system.

【0058】また、本実施の形態の表示装置としては、
カソード電極に画像データを供給し、ゲート電極に走査
電圧を印加するいわゆるゲートスキャン方式のFEDを
例に挙げて説明したが、例えばゲート電極に画像データ
を、カソード電極に走査電圧を印加するいわゆるカソー
ドスキャン方式のFEDにも適用することができる。ま
た、本実施の形態では、表示装置としてFEDを例に挙
げて説明したが、表示装置はPWM方式によって表示画
像を表示するものであれば良い。
The display device according to the present embodiment includes:
A so-called gate scan type FED in which image data is supplied to the cathode electrode and a scanning voltage is applied to the gate electrode has been described as an example. For example, a so-called cathode that applies image data to the gate electrode and applies a scanning voltage to the cathode electrode The present invention can be applied to a scan type FED. Further, in the present embodiment, the FED has been described as an example of the display device, but the display device may be any device that displays a display image by the PWM method.

【0059】[0059]

【発明の効果】以上、説明したように本発明によれば、
表示装置の輝度レベルを所要の輝度レベルまで減光する
際に、減光量に応じて階調クロックの周波数を可変し、
この周波数を可変した階調クロックに基づいて、入力さ
れる画像データをパルス幅変調したパルス幅変調信号を
駆動信号として表示装置に供給するようにしている。こ
れにより、画像データの階調数を減少させることなく表
示装置の減光を図ることができるので、表示装置に表示
される表示画像を悪化させることなく、表示装置の輝度
レベルを目的の輝度レベルまで減光させることができ
る。
As described above, according to the present invention,
When dimming the luminance level of the display device to a required luminance level, the frequency of the gradation clock is varied according to the dimming amount,
A pulse width modulation signal obtained by pulse width modulation of input image data is supplied to a display device as a drive signal based on a grayscale clock having a variable frequency. This makes it possible to reduce the brightness of the display device without reducing the number of gradations of the image data. Therefore, the brightness level of the display device can be reduced to the desired brightness level without deteriorating the display image displayed on the display device. Can be dimmed.

【0060】また、制御手段により表示装置に供給され
る走査信号の電圧レベルを可変する、或いは入力される
画像データのデータ値を所要のデータ値に変換するとい
った減光制御を併用して行うようにすれば、表示装置に
表示される表示画像の悪化を最小限に抑えつつ、表示装
置の輝度レベルを確実に目的の輝度レベルまで減光させ
ることができる。
Further, the dimming control such as changing the voltage level of the scanning signal supplied to the display device by the control means or converting the data value of the input image data into a required data value is performed together. Accordingly, it is possible to surely reduce the luminance level of the display device to a target luminance level while minimizing deterioration of a display image displayed on the display device.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施形態の表示装置の駆動方式に適応
される回路ブロックを示した図である。
FIG. 1 is a diagram showing circuit blocks adapted to a driving method of a display device according to an embodiment of the present invention.

【図2】本実施の形態の表示装置の駆動電極の説明図で
ある。
FIG. 2 is an explanatory diagram of a drive electrode of the display device of the present embodiment.

【図3】PWM信号を形成するドライブIC回路の一例
を示すブロック図である。
FIG. 3 is a block diagram illustrating an example of a drive IC circuit that forms a PWM signal.

【図4】周波数制御方式によりFEDの減光を行った際
のFEDのゲート電極及びカソード電極に供給される駆
動電圧波形の一例を示した図である。
FIG. 4 is a diagram illustrating an example of a driving voltage waveform supplied to a gate electrode and a cathode electrode of the FED when dimming of the FED is performed by a frequency control method.

【図5】周波数制御方式と電圧制御方式を併用してFE
Dの減光を行った際のゲート電極及びカソード電極に供
給される駆動電圧波形の一例を示した図である。
FIG. 5 shows the FE using both the frequency control method and the voltage control method.
FIG. 4 is a diagram illustrating an example of a drive voltage waveform supplied to a gate electrode and a cathode electrode when D dimming is performed.

【図6】周波数制御方式、電圧制御方式及びデータ変換
方式によりFEDの減光を行った際のゲート電極及びカ
ソード電極に供給される駆動電圧波形の一例を示した図
である。
FIG. 6 is a diagram illustrating an example of a driving voltage waveform supplied to a gate electrode and a cathode electrode when dimming of an FED is performed by a frequency control method, a voltage control method, and a data conversion method.

【図7】スピント(Spindt)型の電界放出カソー
ドを示す斜視図及び断面図である。
FIGS. 7A and 7B are a perspective view and a sectional view showing a Spindt-type field emission cathode. FIGS.

【図8】線順次のマトリックス方式で駆動される標準的
な駆動電極を示す図である。
FIG. 8 is a diagram showing a standard drive electrode driven by a line-sequential matrix method.

【図9】ゲート電極及びカソード電極に供給される駆動
電圧波形の一例を示した図である。
FIG. 9 is a diagram illustrating an example of a drive voltage waveform supplied to a gate electrode and a cathode electrode.

【図10】データ変換方式によりFEDの減光を行った
際に、ゲート電極及びカソード電極に供給される駆動電
圧波形の一例を示した図である。
FIG. 10 is a diagram showing an example of a drive voltage waveform supplied to a gate electrode and a cathode electrode when dimming of an FED is performed by a data conversion method.

【図11】ゲート電圧制御方式によりFEDの減光を行
った際に、FEDのゲート電極及びカソード電極に供給
される駆動電圧波形の一例を示した図である。
FIG. 11 is a diagram showing an example of a drive voltage waveform supplied to the gate electrode and the cathode electrode of the FED when dimming the FED by the gate voltage control method.

【符号の説明】[Explanation of symbols]

4 コントローラ 6A,6B カソードドライバ 7 ゲートドライバ 21 階調クロック発生器 11 シフトレジスタ 12 ラッチ回路 13 比較部 14 カウンタ 16 ゲート部 17 高電圧バッファ 4 Controller 6A, 6B Cathode driver 7 Gate driver 21 Tone clock generator 11 Shift register 12 Latch circuit 13 Comparison unit 14 Counter 16 Gate unit 17 High voltage buffer

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) G09G 3/28 G09G 3/28 K ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) G09G 3/28 G09G 3/28 K

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 線順次方式によりマトリクス状に配置さ
れている画素を駆動して画像表示を行う表示装置の画像
表示方法として、 上記表示装置の輝度レベルを所要の輝度レベルまで減光
する場合は、減光量に応じて階調クロックの周波数を可
変し、この周波数を可変した階調クロックに基づいて、
入力される画像データをパルス幅変調したパルス幅変調
信号を駆動信号として上記表示装置に供給することを特
徴とする表示装置の画像表示方法。
An image display method for a display device that performs image display by driving pixels arranged in a matrix in a line-sequential manner, wherein the brightness level of the display device is reduced to a required brightness level , The frequency of the gradation clock is varied according to the amount of light reduction, and based on the gradation clock with this frequency varied,
An image display method for a display device, wherein a pulse width modulation signal obtained by pulse width modulation of input image data is supplied to the display device as a drive signal.
【請求項2】 線順次方式でマトリックス状に配置され
ている画素を駆動して画像表示を行う表示装置の駆動装
置として、 所定周波数の階調クロックを生成する階調クロック生成
手段と、 上記階調クロックに基づいて、入力される画像データに
対応したパルス幅変調信号を生成するパルス幅変調信号
生成手段と、 上記パルス幅変調信号を駆動信号として上記表示装置を
駆動する駆動手段と、 上記表示装置の輝度レベルを所要の輝度レベルまで減光
する場合は、減光量に応じて上記階調クロックの周波数
を可変させる制御手段とを備えていることを特徴とする
表示装置の駆動装置。
2. A grayscale clock generating means for generating a grayscale clock of a predetermined frequency, comprising: a grayscale clock generating means for generating a grayscale clock of a predetermined frequency; A pulse width modulation signal generating unit that generates a pulse width modulation signal corresponding to input image data based on the grayscale clock; a driving unit that drives the display device using the pulse width modulation signal as a driving signal; When the brightness level of the device is dimmed to a required brightness level, a control device for varying the frequency of the gradation clock according to the dimming amount is provided.
【請求項3】 上記制御手段は、上記減光量に応じて上
記駆動手段から上記表示装置に対して供給される走査信
号の電圧レベルを可変することを特徴とする請求項2に
記載の表示装置の駆動装置。
3. The display device according to claim 2, wherein the control unit changes a voltage level of a scan signal supplied from the drive unit to the display device according to the light quantity reduction. Drive.
【請求項4】 上記制御手段は、上記減光量に応じて上
記画像データのデータ値を所要のデータ値に変換するこ
とを特徴とする請求項2に記載の表示装置の駆動装置。
4. The driving device according to claim 2, wherein the control unit converts a data value of the image data into a required data value according to the light quantity reduction.
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