JP2000262068A - 電圧駆動型半導体素子のゲート駆動回路 - Google Patents
電圧駆動型半導体素子のゲート駆動回路Info
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Abstract
(57)【要約】
【課題】電力変換装置の各アームを電圧駆動型スイッチ
ング素子を直列接続して構成する場合、各素子のターン
オフタイミング差による電圧アンバランスによる過電圧
印加を抑制し、素子破壊を防止する。 【解決手段】各アームが２つのスイッチング素子の直列
接続からなる場合、例えば上アームで早くターンオンし
た方のスイッチング素子Ｑ１だけに電圧が印加されるの
で、ゲート駆動回路ＧＤＵ１によりＱ１が過電圧となっ
たことが検出されたら、素子Ｑ１を再オンさせること
で、上記課題の解決を図る。
ング素子を直列接続して構成する場合、各素子のターン
オフタイミング差による電圧アンバランスによる過電圧
印加を抑制し、素子破壊を防止する。 【解決手段】各アームが２つのスイッチング素子の直列
接続からなる場合、例えば上アームで早くターンオンし
た方のスイッチング素子Ｑ１だけに電圧が印加されるの
で、ゲート駆動回路ＧＤＵ１によりＱ１が過電圧となっ
たことが検出されたら、素子Ｑ１を再オンさせること
で、上記課題の解決を図る。
Description
【０００１】
【発明の属する技術分野】この発明は、電力変換装置に
おける電圧駆動型半導体素子のゲート駆動回路、特に電
力変換回路を高電圧化するために各アームに電圧駆動型
半導体素子を直列接続して構成された電力変換装置にお
ける、電圧駆動型半導体素子のゲート駆動回路に関す
る。
おける電圧駆動型半導体素子のゲート駆動回路、特に電
力変換回路を高電圧化するために各アームに電圧駆動型
半導体素子を直列接続して構成された電力変換装置にお
ける、電圧駆動型半導体素子のゲート駆動回路に関す
る。
【０００２】
【従来の技術】図８に、電力変換装置で高電圧化を図る
ために、ＩＧＢＴ（絶縁ゲートバイポーラトランジス
タ）を各アームに直列接続した場合の従来例で、ＩＧＢ
Ｔを直列接続したインバータ１相分の回路を示す。
ために、ＩＧＢＴ（絶縁ゲートバイポーラトランジス
タ）を各アームに直列接続した場合の従来例で、ＩＧＢ
Ｔを直列接続したインバータ１相分の回路を示す。
【０００３】図示のように、この回路はＩＧＢＴＱ１，
Ｑ２（上アーム）とＱ３，Ｑ４（上アーム）、直流電源
Ｅｄ、スナバコンデンサＣｓ１，Ｃｓ２、スナバダイオ
ードＤｓ１，Ｄｓ２、スナバ抵抗Ｒｓ１，Ｒｓ２、およ
び各ＩＧＢＴ対応の充放電スナバ回路（ＲＣＤスナバ回
路）などから構成される。
Ｑ２（上アーム）とＱ３，Ｑ４（上アーム）、直流電源
Ｅｄ、スナバコンデンサＣｓ１，Ｃｓ２、スナバダイオ
ードＤｓ１，Ｄｓ２、スナバ抵抗Ｒｓ１，Ｒｓ２、およ
び各ＩＧＢＴ対応の充放電スナバ回路（ＲＣＤスナバ回
路）などから構成される。
【０００４】ＧＤＵ１〜ＧＤＵ４はＱ１〜Ｑ４のゲート
駆動回路で、具体的には例えば図９に示すように、ＩＧ
ＢＴをオン，オフさせるためのトランジスタＴＲ１，Ｔ
Ｒ２およびインターフェイス回路ＩＦなどから構成され
る。
駆動回路で、具体的には例えば図９に示すように、ＩＧ
ＢＴをオン，オフさせるためのトランジスタＴＲ１，Ｔ
Ｒ２およびインターフェイス回路ＩＦなどから構成され
る。
【０００５】図１０に図８，９の動作波形図を示す。図
１０はＱ１がターンオフしてから、時間Δｔ時間だけ遅
れてＱ２がターンオフ動作を開始した場合を示してい
る。すなわち、ＩＧＢＴを直列接続して運転する場合、
図１０に示すように、素子特性のばらつき等により、Ｉ
ＧＢＴのターンオフタイミングに違いが生じると、各Ｉ
ＧＢＴの電圧分担にアンバランスが発生する。これは、
Ｑ１が早くオフしてしまうと、Ｑ２はオンしているため
に、Ｑ１だけに電圧が印加されてしまうためである。こ
のようなわけで電圧アンバランスが発生するが、その対
策として、各ＩＧＢＴ対応に充放電スナバ回路（図８で
はＲＣＤスナバ回路）を付加することによって、Ｑ１
（先にオフしたＩＧＢＴ）の電圧変化率（ｄｖ／ｄｔ）
を低減させ、Ｑ２（遅れてオフするＩＧＢＴ）がオフす
るまでの期間（Δｔ）にＱ１に印加される電圧を抑制す
る。
１０はＱ１がターンオフしてから、時間Δｔ時間だけ遅
れてＱ２がターンオフ動作を開始した場合を示してい
る。すなわち、ＩＧＢＴを直列接続して運転する場合、
図１０に示すように、素子特性のばらつき等により、Ｉ
ＧＢＴのターンオフタイミングに違いが生じると、各Ｉ
ＧＢＴの電圧分担にアンバランスが発生する。これは、
Ｑ１が早くオフしてしまうと、Ｑ２はオンしているため
に、Ｑ１だけに電圧が印加されてしまうためである。こ
のようなわけで電圧アンバランスが発生するが、その対
策として、各ＩＧＢＴ対応に充放電スナバ回路（図８で
はＲＣＤスナバ回路）を付加することによって、Ｑ１
（先にオフしたＩＧＢＴ）の電圧変化率（ｄｖ／ｄｔ）
を低減させ、Ｑ２（遅れてオフするＩＧＢＴ）がオフす
るまでの期間（Δｔ）にＱ１に印加される電圧を抑制す
る。
【０００６】
【発明が解決しようとする課題】ＩＧＢＴを直列接続し
て用いる場合、上述のように、各ＩＧＢＴに充放電スナ
バ回路を付加することにより、ターンオフタイミングが
ずれた場合の電圧アンバランスによる過電圧印加やそれ
による素子破壊を防ぐことができるが、許容し得る時間
差を増加させようとすると、付加するスナバのコンデン
サ容量を大きくしなければならず、そうすると発生損失
が増大するために抵抗Ｒの形状が大きくなり、装置自体
も大きくなるなどの問題がある。したがって、この発明
の課題はスナバ回路のコンデンサ容量を大きくすること
なく、ＩＧＢＴの高速な保護と再オン時の損失低減を図
ることにある。
て用いる場合、上述のように、各ＩＧＢＴに充放電スナ
バ回路を付加することにより、ターンオフタイミングが
ずれた場合の電圧アンバランスによる過電圧印加やそれ
による素子破壊を防ぐことができるが、許容し得る時間
差を増加させようとすると、付加するスナバのコンデン
サ容量を大きくしなければならず、そうすると発生損失
が増大するために抵抗Ｒの形状が大きくなり、装置自体
も大きくなるなどの問題がある。したがって、この発明
の課題はスナバ回路のコンデンサ容量を大きくすること
なく、ＩＧＢＴの高速な保護と再オン時の損失低減を図
ることにある。
【０００７】
【課題を解決するための手段】このような課題を解決す
るために、請求項１の発明では、各アームに電圧駆動型
半導体素子を直列接続してなる電力変換装置に対し、そ
の電圧駆動型半導体素子のスイッチングを制御する制御
装置と、この制御装置からの信号に基づき前記各電圧駆
動型半導体素子をオン，オフ駆動する駆動回路と、前記
電圧駆動型半導体素子に印加される電圧を検出し過電圧
かどうかを判断する過電圧判別回路と、前記電圧駆動型
半導体素子のターンオフ時に再び電圧駆動型半導体素子
をオンさせる再オン回路とを設け、前記各直列接続され
た電圧駆動型半導体素子のターンオフタイミングの差に
より、各電圧駆動型半導体素子の印加電圧にアンバラン
スが発生したときは、過電圧を検出し、過電圧が印加さ
れた電圧駆動型半導体素子を再オンさせることにより、
電圧駆動型半導体素子への過電圧印加およびそれにもと
づく素子破壊を防止するようにしている。
るために、請求項１の発明では、各アームに電圧駆動型
半導体素子を直列接続してなる電力変換装置に対し、そ
の電圧駆動型半導体素子のスイッチングを制御する制御
装置と、この制御装置からの信号に基づき前記各電圧駆
動型半導体素子をオン，オフ駆動する駆動回路と、前記
電圧駆動型半導体素子に印加される電圧を検出し過電圧
かどうかを判断する過電圧判別回路と、前記電圧駆動型
半導体素子のターンオフ時に再び電圧駆動型半導体素子
をオンさせる再オン回路とを設け、前記各直列接続され
た電圧駆動型半導体素子のターンオフタイミングの差に
より、各電圧駆動型半導体素子の印加電圧にアンバラン
スが発生したときは、過電圧を検出し、過電圧が印加さ
れた電圧駆動型半導体素子を再オンさせることにより、
電圧駆動型半導体素子への過電圧印加およびそれにもと
づく素子破壊を防止するようにしている。
【０００８】上記請求項１の発明においては、再オン時
のゲート電圧を、前記電圧駆動型半導体素子のしきい値
付近の値の電圧レベルに設定することにより、再オン時
の発生損失を低減することができ（請求項２の発明）、
または、前記各電圧駆動型半導体素子のターンオフ時の
ゲート電圧を、しきい値電圧と逆バイアス電圧との間の
任意の電圧に一定時間クランプするクランプ回路を付加
し、再オンまでの時間を高速化することができる（請求
項３の発明）。
のゲート電圧を、前記電圧駆動型半導体素子のしきい値
付近の値の電圧レベルに設定することにより、再オン時
の発生損失を低減することができ（請求項２の発明）、
または、前記各電圧駆動型半導体素子のターンオフ時の
ゲート電圧を、しきい値電圧と逆バイアス電圧との間の
任意の電圧に一定時間クランプするクランプ回路を付加
し、再オンまでの時間を高速化することができる（請求
項３の発明）。
【０００９】また請求項４の発明では、各アームに電圧
駆動型半導体素子を直列接続してなる電力変換装置に対
し、その電圧駆動型半導体素子のスイッチングを制御す
る制御装置と、この制御装置からのオン，オフ信号に基
づき前記各電圧駆動型半導体素子をオン，オフ駆動する
駆動回路と、前記電圧駆動型半導体素子に印加される電
圧を検出し過電圧かどうかを判断する過電圧判別回路
と、前記電圧駆動型半導体素子のターンオフ時に再び電
圧駆動型半導体素子を活性領域内でオンさせる再オン回
路と、この再オン回路の動作を停止させる再オン停止回
路と、電圧駆動型半導体素子のゲート電圧を放電させる
リセット回路と、前記制御装置からのオン信号による電
圧駆動型半導体素子のオン動作を一定時間遅らせるタイ
マー回路とを設け、前記制御装置からオフ信号が発せら
れたときに前記各直列接続された電圧駆動型半導体素子
のターンオフタイミングの差により、各電圧駆動型半導
体素子の印加電圧にアンバランスが発生したときは、過
電圧を検出し、過電圧が印加された電圧駆動型半導体素
子を活性領域内で再オンさせて、該電圧駆動型半導体素
子への過電圧印加およびそれにもとづく素子破壊を防止
している期間中に前記制御装置からオン信号が発せられ
たときには、前記再オン停止回路とリセット回路とを同
時に動作させて前記電圧駆動型半導体素子のゲート電圧
を放電させた後に、前記電圧駆動型半導体素子をオン動
作を開始させることにより、前記各直列接続された電圧
駆動型半導体素子のターンオンタイミングの差による各
電圧駆動型半導体素子への過電圧印加およびそれにもと
づく素子破壊を防止するようにしている。
駆動型半導体素子を直列接続してなる電力変換装置に対
し、その電圧駆動型半導体素子のスイッチングを制御す
る制御装置と、この制御装置からのオン，オフ信号に基
づき前記各電圧駆動型半導体素子をオン，オフ駆動する
駆動回路と、前記電圧駆動型半導体素子に印加される電
圧を検出し過電圧かどうかを判断する過電圧判別回路
と、前記電圧駆動型半導体素子のターンオフ時に再び電
圧駆動型半導体素子を活性領域内でオンさせる再オン回
路と、この再オン回路の動作を停止させる再オン停止回
路と、電圧駆動型半導体素子のゲート電圧を放電させる
リセット回路と、前記制御装置からのオン信号による電
圧駆動型半導体素子のオン動作を一定時間遅らせるタイ
マー回路とを設け、前記制御装置からオフ信号が発せら
れたときに前記各直列接続された電圧駆動型半導体素子
のターンオフタイミングの差により、各電圧駆動型半導
体素子の印加電圧にアンバランスが発生したときは、過
電圧を検出し、過電圧が印加された電圧駆動型半導体素
子を活性領域内で再オンさせて、該電圧駆動型半導体素
子への過電圧印加およびそれにもとづく素子破壊を防止
している期間中に前記制御装置からオン信号が発せられ
たときには、前記再オン停止回路とリセット回路とを同
時に動作させて前記電圧駆動型半導体素子のゲート電圧
を放電させた後に、前記電圧駆動型半導体素子をオン動
作を開始させることにより、前記各直列接続された電圧
駆動型半導体素子のターンオンタイミングの差による各
電圧駆動型半導体素子への過電圧印加およびそれにもと
づく素子破壊を防止するようにしている。
【００１０】さらに請求項５の発明では、各アームに電
圧駆動型半導体素子を直列接続してなる電力変換装置に
対し、その電圧駆動型半導体素子のスイッチングを制御
する制御装置と、この制御装置からのオン，オフ信号に
基づき前記各電圧駆動型半導体素子をオン，オフ駆動す
る駆動回路と、前記電圧駆動型半導体素子に印加される
電圧を検出し過電圧かどうかを判断する過電圧判別回路
と、前記電圧駆動型半導体素子のターンオフ時に再び電
圧駆動型半導体素子を活性領域内でオンさせる再オン回
路と、この再オン回路の動作を監視する再オン動作監視
回路と、前記再オン回路が動作したときには次のターン
オフタイミングを所定の時間遅らせるタイミング調整回
路とを設け、前記制御装置からオフ信号が発せられたと
きに前記各直列接続された電圧駆動型半導体素子のター
ンオフタイミングの差により、各電圧駆動型半導体素子
の印加電圧にアンバランスが発生したときは、過電圧を
検出し、過電圧が印加された電圧駆動型半導体素子を活
性領域内で再オンさせ、この再オン動作後、該制御装置
から次のオフ信号が発せられたときには、このオフ信号
にもとづくターンオフタイミングを所定の時間遅らせる
ことにより、前記各直列接続された電圧駆動型半導体素
子それぞれの電圧分担を均一化させて、各電圧駆動型半
導体素子への過電圧印加およびそれにもとづく素子破壊
を防止するようにしている。
圧駆動型半導体素子を直列接続してなる電力変換装置に
対し、その電圧駆動型半導体素子のスイッチングを制御
する制御装置と、この制御装置からのオン，オフ信号に
基づき前記各電圧駆動型半導体素子をオン，オフ駆動す
る駆動回路と、前記電圧駆動型半導体素子に印加される
電圧を検出し過電圧かどうかを判断する過電圧判別回路
と、前記電圧駆動型半導体素子のターンオフ時に再び電
圧駆動型半導体素子を活性領域内でオンさせる再オン回
路と、この再オン回路の動作を監視する再オン動作監視
回路と、前記再オン回路が動作したときには次のターン
オフタイミングを所定の時間遅らせるタイミング調整回
路とを設け、前記制御装置からオフ信号が発せられたと
きに前記各直列接続された電圧駆動型半導体素子のター
ンオフタイミングの差により、各電圧駆動型半導体素子
の印加電圧にアンバランスが発生したときは、過電圧を
検出し、過電圧が印加された電圧駆動型半導体素子を活
性領域内で再オンさせ、この再オン動作後、該制御装置
から次のオフ信号が発せられたときには、このオフ信号
にもとづくターンオフタイミングを所定の時間遅らせる
ことにより、前記各直列接続された電圧駆動型半導体素
子それぞれの電圧分担を均一化させて、各電圧駆動型半
導体素子への過電圧印加およびそれにもとづく素子破壊
を防止するようにしている。
【００１１】
【発明の実施の形態】図１はこの発明の第１の実施の形
態を示す構成図で、図８と同じく上，下アームにＩＧＢ
Ｔを２直列接続した例である。すなわち、外見上は各Ｉ
ＧＢＴのＲＣＤスナバ回路がＲＣスナバ回路になった程
度であるが、ゲート駆動装置ＧＤＵが図２に示すよう
に、図９に示すゲート駆動回路に対して過電圧判別回路
ＯＶと再オン回路ＲＯとを付加した点で異なっている。
過電圧判別回路ＯＶは、検出抵抗Ｒｄによって検出され
た電圧が過電圧かどうかを判別するものであり、再オン
回路ＲＯは、ＩＧＢＴのターンオフ時にこれを再オンさ
せるものである。
態を示す構成図で、図８と同じく上，下アームにＩＧＢ
Ｔを２直列接続した例である。すなわち、外見上は各Ｉ
ＧＢＴのＲＣＤスナバ回路がＲＣスナバ回路になった程
度であるが、ゲート駆動装置ＧＤＵが図２に示すよう
に、図９に示すゲート駆動回路に対して過電圧判別回路
ＯＶと再オン回路ＲＯとを付加した点で異なっている。
過電圧判別回路ＯＶは、検出抵抗Ｒｄによって検出され
た電圧が過電圧かどうかを判別するものであり、再オン
回路ＲＯは、ＩＧＢＴのターンオフ時にこれを再オンさ
せるものである。
【００１２】図１，図２の動作について図３を参照して
説明する。いま、Ｑ１が先にターンオフすると、Ｑ１の
コレクタ・エミッタ間電圧ＶCEが上昇を始め、検出抵抗
Ｒｄによって検出される電圧が過電圧検知レベルに達す
ると、過電圧判別回路ＯＶにて過電圧と判断される。こ
れにより再オン回路ＲＯが動作するので、Ｑ１をターン
オン（再オン）させる。Ｑ１が再オンすると、Ｑ１のコ
レクタ・エミッタ間電圧ＶCEが下降して行くので、Ｑ２
がターンオフするまでの時間Δｔの間、Ｑ１に過電圧が
印加されるのを防止することができる。
説明する。いま、Ｑ１が先にターンオフすると、Ｑ１の
コレクタ・エミッタ間電圧ＶCEが上昇を始め、検出抵抗
Ｒｄによって検出される電圧が過電圧検知レベルに達す
ると、過電圧判別回路ＯＶにて過電圧と判断される。こ
れにより再オン回路ＲＯが動作するので、Ｑ１をターン
オン（再オン）させる。Ｑ１が再オンすると、Ｑ１のコ
レクタ・エミッタ間電圧ＶCEが下降して行くので、Ｑ２
がターンオフするまでの時間Δｔの間、Ｑ１に過電圧が
印加されるのを防止することができる。
【００１３】図４はこの発明の第２の実施の形態を説明
するための説明図である。これは、再オン回路ＲＯにお
ける再オン時のゲート電圧ＶGEを、電圧駆動型半導体素
子のしきい値付近の電圧とするものである。図４の実線
がこの場合のゲート電圧ＶGEを示し、再オンレベルが高
い点線の場合と比べて、再オン終了後に逆バイアス電圧
に戻すまでの時間が低減できるため、再オン期間中のコ
レクタ電流の増加を低減することができる。また、図５
の再オン動作時のＩＧＢＴ動作軌跡に示すように、再オ
ン時のゲート電圧ＶGEを電圧駆動型半導体素子のしきい
値付近の電圧とすることで、素子の活性領域内で再オン
動作をすることになるので、流し得るコレクタ電流がゲ
ート電圧で制限され、再オン動作時の電流を低減でき
る。図５において、この発明のようにしたときの再オン
電圧値ＶGE1 、再オン電圧値が高い場合をＶGE2 とした
ときのそれぞれの電流制限値をＩC1，ＩC2とすると、Ｉ
C1＜ＩC2となり、流し得るコレクタ電流が低減されるこ
とが分かる。その結果、損失の増加を阻止することがで
きる。
するための説明図である。これは、再オン回路ＲＯにお
ける再オン時のゲート電圧ＶGEを、電圧駆動型半導体素
子のしきい値付近の電圧とするものである。図４の実線
がこの場合のゲート電圧ＶGEを示し、再オンレベルが高
い点線の場合と比べて、再オン終了後に逆バイアス電圧
に戻すまでの時間が低減できるため、再オン期間中のコ
レクタ電流の増加を低減することができる。また、図５
の再オン動作時のＩＧＢＴ動作軌跡に示すように、再オ
ン時のゲート電圧ＶGEを電圧駆動型半導体素子のしきい
値付近の電圧とすることで、素子の活性領域内で再オン
動作をすることになるので、流し得るコレクタ電流がゲ
ート電圧で制限され、再オン動作時の電流を低減でき
る。図５において、この発明のようにしたときの再オン
電圧値ＶGE1 、再オン電圧値が高い場合をＶGE2 とした
ときのそれぞれの電流制限値をＩC1，ＩC2とすると、Ｉ
C1＜ＩC2となり、流し得るコレクタ電流が低減されるこ
とが分かる。その結果、損失の増加を阻止することがで
きる。
【００１４】図６はこの発明の第３の実施の形態を示す
構成図で、図２に示すものに対し、さらにゲート電圧ク
ランプ回路ＧＣを付加して構成される。図７にこのよう
なゲート電圧クランプ回路ＧＣがある場合と無い場合の
動作波形を比較して示す。すなわち、ＩＧＢＴのコレク
タ・エミッタ間電圧ＶCEが過電圧検知レベルに達してか
ら、再オン回路ＲＯが働いてゲート電圧がしきい値にな
り、ＩＧＢＴが再オン動作を開始するまでの時間は、ゲ
ート電圧クランプ回路ＧＣがある場合はＴ３、ない場合
はＴ４で、Ｔ３＜Ｔ４となり、ＩＧＢＴ再オン動作の高
速化を図ることができる。これにより、電圧変化率（ｄ
ｖ／ｄｔ）の高い素子の過電圧印加による素子破壊を防
ぐことができる。
構成図で、図２に示すものに対し、さらにゲート電圧ク
ランプ回路ＧＣを付加して構成される。図７にこのよう
なゲート電圧クランプ回路ＧＣがある場合と無い場合の
動作波形を比較して示す。すなわち、ＩＧＢＴのコレク
タ・エミッタ間電圧ＶCEが過電圧検知レベルに達してか
ら、再オン回路ＲＯが働いてゲート電圧がしきい値にな
り、ＩＧＢＴが再オン動作を開始するまでの時間は、ゲ
ート電圧クランプ回路ＧＣがある場合はＴ３、ない場合
はＴ４で、Ｔ３＜Ｔ４となり、ＩＧＢＴ再オン動作の高
速化を図ることができる。これにより、電圧変化率（ｄ
ｖ／ｄｔ）の高い素子の過電圧印加による素子破壊を防
ぐことができる。
【００１５】図２に示した構成で、この電力変換装置が
パルス幅変調（ＰＷＭ）制御によりＩＧＢＴをオン，オ
フさせる場合に、前記制御装置からオフ信号が発せら
れ、前述の如く一方のＩＧＢＴのコレクタ・エミッタ間
電圧ＶCEが過電圧検知レベルに達してから、再オン回路
ＲＯが働いてゲート電圧がしきい値付近となり、このＩ
ＧＢＴが活性領域内で再オンし、他方のＩＧＢＴのゲー
ト電圧は逆バイアスＮ１５の状態で、前記制御装置から
オン信号が発せられるときには、双方のＩＧＢＴのター
ンオンタイミングがずれ、その結果、他方のＩＧＢＴに
過電圧が印加され素子破壊を招く恐れがあった。
パルス幅変調（ＰＷＭ）制御によりＩＧＢＴをオン，オ
フさせる場合に、前記制御装置からオフ信号が発せら
れ、前述の如く一方のＩＧＢＴのコレクタ・エミッタ間
電圧ＶCEが過電圧検知レベルに達してから、再オン回路
ＲＯが働いてゲート電圧がしきい値付近となり、このＩ
ＧＢＴが活性領域内で再オンし、他方のＩＧＢＴのゲー
ト電圧は逆バイアスＮ１５の状態で、前記制御装置から
オン信号が発せられるときには、双方のＩＧＢＴのター
ンオンタイミングがずれ、その結果、他方のＩＧＢＴに
過電圧が印加され素子破壊を招く恐れがあった。
【００１６】図１１は上述の問題点を解決するこの発明
の第４の実施の形態を示す構成図で、図２に示すものに
対し、さらに再オン停止回路ＲＦとリセット回路ＧＲと
タイマー回路ＯＴとを付加して構成される。図１２にこ
れらの回路が付加されたときの動作波形を示す。
の第４の実施の形態を示す構成図で、図２に示すものに
対し、さらに再オン停止回路ＲＦとリセット回路ＧＲと
タイマー回路ＯＴとを付加して構成される。図１２にこ
れらの回路が付加されたときの動作波形を示す。
【００１７】図１，図１１の動作について図１２を参照
して説明する。いま、直列接続された電圧駆動形半導体
素子Ｑ１のゲート電圧ＶGEがＱ１のしきい値付近の値に
制御され、これに対して電圧駆動形半導体素子Ｑ２のゲ
ート電圧ＶGEは通常のオフ状態である逆バイアスＮ１５
になっている状態で、前記制御装置からオン信号が発せ
られると、タイマー回路ＯＴによりＩＧＢＴのターンオ
ン動作を一定の時間Δｔ２だけ遅らせ、このΔｔ２の間
に、再オン停止回路ＲＦにより再オン回路ＲＯの動作を
停止させつつ、リセット回路ＧＲによりＩＧＢＴのゲー
ト電圧を逆バイアスＮ１５までさげる。
して説明する。いま、直列接続された電圧駆動形半導体
素子Ｑ１のゲート電圧ＶGEがＱ１のしきい値付近の値に
制御され、これに対して電圧駆動形半導体素子Ｑ２のゲ
ート電圧ＶGEは通常のオフ状態である逆バイアスＮ１５
になっている状態で、前記制御装置からオン信号が発せ
られると、タイマー回路ＯＴによりＩＧＢＴのターンオ
ン動作を一定の時間Δｔ２だけ遅らせ、このΔｔ２の間
に、再オン停止回路ＲＦにより再オン回路ＲＯの動作を
停止させつつ、リセット回路ＧＲによりＩＧＢＴのゲー
ト電圧を逆バイアスＮ１５までさげる。
【００１８】従って、前記Δｔ２経過直前では双方のＩ
ＧＢＴのゲート電圧は共に逆バイアスＮ１５の状態にあ
り、該Δｔ２経過後からＩＧＢＴのターンオン動作を開
始することにより、Ｑ１，Ｑ２間のターンオンタイミン
グの差がより小さくでき、過電圧印加とそれによる素子
破壊を防止することができる。
ＧＢＴのゲート電圧は共に逆バイアスＮ１５の状態にあ
り、該Δｔ２経過後からＩＧＢＴのターンオン動作を開
始することにより、Ｑ１，Ｑ２間のターンオンタイミン
グの差がより小さくでき、過電圧印加とそれによる素子
破壊を防止することができる。
【００１９】また、図２に示した構成で、この電力変換
装置がパルス幅変調（ＰＷＭ）制御によりＩＧＢＴをオ
ン，オフさせる場合に、前記制御装置からオフ信号が発
せられ、前述の如く一方のＩＧＢＴのコレクタ・エミッ
タ間電圧ＶCEが過電圧検知レベルに達してから、再オン
回路ＲＯが働いてゲート電圧がしきい値付近となり、こ
のＩＧＢＴが活性領域内で再オンさせる。しかしなが
ら、この再オン動作を前述のオフ信号に基づくターンオ
フ動作毎に繰り返すと、当該するＩＧＢＴの損失が増大
するという難点があった。
装置がパルス幅変調（ＰＷＭ）制御によりＩＧＢＴをオ
ン，オフさせる場合に、前記制御装置からオフ信号が発
せられ、前述の如く一方のＩＧＢＴのコレクタ・エミッ
タ間電圧ＶCEが過電圧検知レベルに達してから、再オン
回路ＲＯが働いてゲート電圧がしきい値付近となり、こ
のＩＧＢＴが活性領域内で再オンさせる。しかしなが
ら、この再オン動作を前述のオフ信号に基づくターンオ
フ動作毎に繰り返すと、当該するＩＧＢＴの損失が増大
するという難点があった。
【００２０】図１３は上述の問題点を解決するこの発明
の第５の実施の形態を示す構成図で、図２に示すものに
対し、さらに再オン動作監視回路ＣＫとタイミング調整
回路ＴＣとを付加して構成される。図１４にこれらの回
路が付加されたときの動作波形を示す。
の第５の実施の形態を示す構成図で、図２に示すものに
対し、さらに再オン動作監視回路ＣＫとタイミング調整
回路ＴＣとを付加して構成される。図１４にこれらの回
路が付加されたときの動作波形を示す。
【００２１】図１，図１３の動作について図１４を参照
して説明する。いま、直列接続された電圧駆動型半導体
素子Ｑ１，Ｑ２のターンオフタイミング差Δｔ３により
Ｑ１のコレクタ・エミッタ電圧間電圧ＶCEが過電圧検出
レベルに到達すると、再オン回路ＲＯによりＱ１のゲー
ト電圧ＶGEがＱ１のしきい値付近の値に制御される。こ
のとき、再オン動作監視回路ＣＫにより再オン回路ＲＯ
が動作したことをタイミング調整回路ＴＣに伝達され、
タイミング調整回路ＴＣでは、前記制御装置からの次の
オフ信号にもとづくターンオフタイミングを所定の時間
遅らせるように制御し、その結果、Ｑ１，Ｑ２のターン
オフタイミング差Δｔ４（＜Δｔ３）となり、Ｑ１，Ｑ
２それぞれのコレクタ・エミッタ電圧間電圧ＶCEがより
等しくなり、上述の再オン動作が繰り返すことを防止で
き、したがって、Ｑ１の損失も軽減される。なお、以上
では電圧駆動形半導体素子としてＩＧＢＴについて説明
したが、この発明はこれ以外の素子についても適用でき
るのは勿論である。
して説明する。いま、直列接続された電圧駆動型半導体
素子Ｑ１，Ｑ２のターンオフタイミング差Δｔ３により
Ｑ１のコレクタ・エミッタ電圧間電圧ＶCEが過電圧検出
レベルに到達すると、再オン回路ＲＯによりＱ１のゲー
ト電圧ＶGEがＱ１のしきい値付近の値に制御される。こ
のとき、再オン動作監視回路ＣＫにより再オン回路ＲＯ
が動作したことをタイミング調整回路ＴＣに伝達され、
タイミング調整回路ＴＣでは、前記制御装置からの次の
オフ信号にもとづくターンオフタイミングを所定の時間
遅らせるように制御し、その結果、Ｑ１，Ｑ２のターン
オフタイミング差Δｔ４（＜Δｔ３）となり、Ｑ１，Ｑ
２それぞれのコレクタ・エミッタ電圧間電圧ＶCEがより
等しくなり、上述の再オン動作が繰り返すことを防止で
き、したがって、Ｑ１の損失も軽減される。なお、以上
では電圧駆動形半導体素子としてＩＧＢＴについて説明
したが、この発明はこれ以外の素子についても適用でき
るのは勿論である。
【００２２】
【発明の効果】この発明によれば、各アームに電圧駆動
型半導体素子が直列接続されて構成される電力変換装置
で、各素子のターンオフタイミング差による電圧アンバ
ランスが発生した場合、過電圧が印加された素子を再オ
ンさせることで、素子破壊を防止できる利点が得られ
る。また、再オンの素子のゲート電圧を素子のしきい値
付近の電圧レベルとすることで、再オン時の発生損失を
低減することができる。さらに、素子のターンオフ時の
電圧を、素子のしきい値電圧と逆バイアス電圧との間の
任意の電圧に一定期間クランプさせる回路を付加するこ
とで、素子を再オンさせるまでの時間の高速化を図るこ
とが可能となる。
型半導体素子が直列接続されて構成される電力変換装置
で、各素子のターンオフタイミング差による電圧アンバ
ランスが発生した場合、過電圧が印加された素子を再オ
ンさせることで、素子破壊を防止できる利点が得られ
る。また、再オンの素子のゲート電圧を素子のしきい値
付近の電圧レベルとすることで、再オン時の発生損失を
低減することができる。さらに、素子のターンオフ時の
電圧を、素子のしきい値電圧と逆バイアス電圧との間の
任意の電圧に一定期間クランプさせる回路を付加するこ
とで、素子を再オンさせるまでの時間の高速化を図るこ
とが可能となる。
【００２３】さらに、再オン停止回路とリセット回路と
タイマー回路とを付加すること、または、再オン動作監
視回路とタイミング調整回路とを負荷することにより、
ＰＷＭ制御される電力変換装置に好適なゲート駆動回路
になる。
タイマー回路とを付加すること、または、再オン動作監
視回路とタイミング調整回路とを負荷することにより、
ＰＷＭ制御される電力変換装置に好適なゲート駆動回路
になる。
【図１】この発明の第１の実施の形態を示す全体構成図
【図２】この発明によるゲート駆動装置を示す構成図
【図３】図１，２の動作説明図
【図４】この発明の第２の実施の形態を説明するための
説明図
説明図
【図５】再オン動作時のＩＧＢＴ軌跡の説明図
【図６】この発明の第３の実施の形態を示す構成図
【図７】図６の動作説明図
【図８】電力変換装置の従来例を示す構成図
【図９】図８で用いられるゲート駆動装置の従来例を示
す構成図
す構成図
【図１０】図８，９の動作を説明するための波形図
【図１１】この発明の第４の実施の形態を示す構成図
【図１２】図１１の動作を説明するための波形図
【図１３】この発明の第５の実施の形態を示す構成図
【図１４】図１３の動作を説明するための波形図
Ｑ…絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、
ＧＤＵ…ゲート駆動装置、Ｅｄ…直流電源、Ｒ…抵抗、
Ｃ…コンデンサ、Ｄ…ダイオード、ＴＲ…トランジス
タ、ＩＦ…インターフェイス回路、ＯＶ…過電圧判別回
路、ＲＯ…再オン回路、ＧＣ…ゲート電圧クランプ回
路、ＲＦ…再オン停止回路、ＧＲ…リセット回路、ＯＴ
…タイマー回路、ＣＫ…再オン動作監視回路、ＴＣ…タ
イミング調整回路。
ＧＤＵ…ゲート駆動装置、Ｅｄ…直流電源、Ｒ…抵抗、
Ｃ…コンデンサ、Ｄ…ダイオード、ＴＲ…トランジス
タ、ＩＦ…インターフェイス回路、ＯＶ…過電圧判別回
路、ＲＯ…再オン回路、ＧＣ…ゲート電圧クランプ回
路、ＲＦ…再オン停止回路、ＧＲ…リセット回路、ＯＴ
…タイマー回路、ＣＫ…再オン動作監視回路、ＴＣ…タ
イミング調整回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松原 邦夫 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (72)発明者 笹川 清明 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 Ｆターム(参考） 5H007 AA05 AA06 CA01 CB05 DB03 FA01 FA13 FA20 5H740 BA11 BB05 BB08 BC01 BC02 JA01 MM01 MM03
Claims (5)
- 【請求項１】各アームに電圧駆動型半導体素子を直列接
続してなる電力変換装置に対し、その電圧駆動型半導体
素子のスイッチングを制御する制御装置と、この制御装
置からの信号に基づき前記各電圧駆動型半導体素子をオ
ン，オフ駆動する駆動回路と、前記電圧駆動型半導体素
子に印加される電圧を検出し過電圧かどうかを判断する
過電圧判別回路と、前記電圧駆動型半導体素子のターン
オフ時に再び電圧駆動型半導体素子をオンさせる再オン
回路とを設け、 前記各直列接続された電圧駆動型半導体素子のターンオ
フタイミングの差により、各電圧駆動型半導体素子の印
加電圧にアンバランスが発生したときは、過電圧を検出
し、過電圧が印加された電圧駆動型半導体素子を再オン
させることにより、電圧駆動型半導体素子への過電圧印
加およびそれにもとづく素子破壊を防止することを特徴
とする電圧駆動型半導体素子のゲート駆動回路。 - 【請求項２】再オン時のゲート電圧を、前記電圧駆動型
半導体素子のしきい値付近の値の電圧レベルに設定する
ことにより、再オン時の発生損失を低減することを特徴
とする請求項１に記載の電圧駆動型半導体素子のゲート
駆動回路。 - 【請求項３】前記各電圧駆動型半導体素子のターンオフ
時のゲート電圧を、しきい値電圧と逆バイアス電圧との
間の任意の電圧に一定時間クランプするクランプ回路を
付加し、再オンまでの時間を高速化したことを特徴とす
る請求項１に記載の電圧駆動型半導体素子のゲート駆動
回路。 - 【請求項４】各アームに電圧駆動型半導体素子を直列接
続してなる電力変換装置に対し、その電圧駆動型半導体
素子のスイッチングを制御する制御装置と、この制御装
置からのオン，オフ信号に基づき前記各電圧駆動型半導
体素子をオン，オフ駆動する駆動回路と、前記電圧駆動
型半導体素子に印加される電圧を検出し過電圧かどうか
を判断する過電圧判別回路と、前記電圧駆動型半導体素
子のターンオフ時に再び電圧駆動型半導体素子を活性領
域内でオンさせる再オン回路と、この再オン回路の動作
を停止させる再オン停止回路と、電圧駆動型半導体素子
のゲート電圧を放電させるリセット回路と、前記制御装
置からのオン信号による電圧駆動型半導体素子のオン動
作を一定時間遅らせるタイマー回路とを設け、 前記制御装置からオフ信号が発せられたときに前記各直
列接続された電圧駆動型半導体素子のターンオフタイミ
ングの差により、各電圧駆動型半導体素子の印加電圧に
アンバランスが発生したときは、過電圧を検出し、過電
圧が印加された電圧駆動型半導体素子を活性領域内で再
オンさせて、該電圧駆動型半導体素子への過電圧印加お
よびそれにもとづく素子破壊を防止している期間中に前
記制御装置からオン信号が発せられたときには、前記再
オン停止回路とリセット回路とを同時に動作させて前記
電圧駆動型半導体素子のゲート電圧を放電させた後に、
前記電圧駆動型半導体素子をオン動作を開始させること
により、前記各直列接続された電圧駆動型半導体素子の
ターンオンタイミングの差による各電圧駆動型半導体素
子への過電圧印加およびそれにもとづく素子破壊を防止
することを特徴とする電圧駆動型半導体素子のゲート駆
動回路。 - 【請求項５】各アームに電圧駆動型半導体素子を直列接
続してなる電力変換装置に対し、その電圧駆動型半導体
素子のスイッチングを制御する制御装置と、この制御装
置からのオン，オフ信号に基づき前記各電圧駆動型半導
体素子をオン，オフ駆動する駆動回路と、前記電圧駆動
型半導体素子に印加される電圧を検出し過電圧かどうか
を判断する過電圧判別回路と、前記電圧駆動型半導体素
子のターンオフ時に再び電圧駆動型半導体素子を活性領
域内でオンさせる再オン回路と、この再オン回路の動作
を監視する再オン動作監視回路と、前記再オン回路が動
作したときには次のターンオフタイミングを所定の時間
遅らせるタイミング調整回路とを設け、 前記制御装置からオフ信号が発せられたときに前記各直
列接続された電圧駆動型半導体素子のターンオフタイミ
ングの差により、各電圧駆動型半導体素子の印加電圧に
アンバランスが発生したときは、過電圧を検出し、過電
圧が印加された電圧駆動型半導体素子を活性領域内で再
オンさせ、この再オン動作後、該制御装置から次のオフ
信号が発せられたときには、このオフ信号にもとづくタ
ーンオフタイミングを所定の時間遅らせることにより、
前記各直列接続された電圧駆動型半導体素子それぞれの
電圧分担を均一化させて、各電圧駆動型半導体素子への
過電圧印加およびそれにもとづく素子破壊を防止するこ
とを特徴とする電圧駆動型半導体素子のゲート駆動回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12989399A JP3724255B2 (ja) | 1998-06-26 | 1999-05-11 | 電圧駆動型半導体素子のゲート駆動回路 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19510998 | 1998-06-26 | ||
| JP248799 | 1999-01-08 | ||
| JP10-195109 | 1999-01-08 | ||
| JP11-2487 | 1999-01-08 | ||
| JP12989399A JP3724255B2 (ja) | 1998-06-26 | 1999-05-11 | 電圧駆動型半導体素子のゲート駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000262068A true JP2000262068A (ja) | 2000-09-22 |
| JP3724255B2 JP3724255B2 (ja) | 2005-12-07 |
Family
ID=27275376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12989399A Expired - Fee Related JP3724255B2 (ja) | 1998-06-26 | 1999-05-11 | 電圧駆動型半導体素子のゲート駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3724255B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005012950A (ja) * | 2003-06-20 | 2005-01-13 | Toshiba Mitsubishi-Electric Industrial System Corp | 半導体交流スイッチ装置 |
| JP2009077519A (ja) * | 2007-09-20 | 2009-04-09 | Toshiba Mitsubishi-Electric Industrial System Corp | 冗長制御型電力変換システムとその健全性確認方法 |
| JP2014161148A (ja) * | 2013-02-19 | 2014-09-04 | Fuji Electric Co Ltd | マルチレベル電力変換回路の制御方式 |
| US10432101B2 (en) | 2016-08-10 | 2019-10-01 | Mitsubishi Electric Corporation | Power conversion apparatus |
-
1999
- 1999-05-11 JP JP12989399A patent/JP3724255B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005012950A (ja) * | 2003-06-20 | 2005-01-13 | Toshiba Mitsubishi-Electric Industrial System Corp | 半導体交流スイッチ装置 |
| JP4488693B2 (ja) * | 2003-06-20 | 2010-06-23 | 東芝三菱電機産業システム株式会社 | 半導体交流スイッチ装置 |
| JP2009077519A (ja) * | 2007-09-20 | 2009-04-09 | Toshiba Mitsubishi-Electric Industrial System Corp | 冗長制御型電力変換システムとその健全性確認方法 |
| JP2014161148A (ja) * | 2013-02-19 | 2014-09-04 | Fuji Electric Co Ltd | マルチレベル電力変換回路の制御方式 |
| US10432101B2 (en) | 2016-08-10 | 2019-10-01 | Mitsubishi Electric Corporation | Power conversion apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3724255B2 (ja) | 2005-12-07 |
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