JP2000259840A

JP2000259840A - レンダリングプロセッサへのデータ転送方法、レンダリング処理前データ転送装置、システムおよびレンダリング処理前データ生成プロセッサ

Info

Publication number: JP2000259840A
Application number: JP6553099A
Authority: JP
Inventors: Masayuki Imanishi; 政之今西
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-03-11
Filing date: 1999-03-11
Publication date: 2000-09-22

Abstract

(57)【要約】【課題】定率のレイテンシが確保できるとともに、ア
プリケーションに応じて、ＣＰＵ側のメモリリソースお
よびデータ転送パフォーマンスの最適化を実現すること
のできる、レンダリングプロセッサへのデータ転送方法
を提供する。【解決手段】（ａ）レンダリング処理前データを生成す
るステップ１４と、（ｂ）前記生成されたレンダリング
処理前データが第１種に属するか第２種に属するかを判
定するステップと、（ｃ）前記判定の結果、前記第１種
に属すると判定された第１種のレンダリング処理前デー
タを直接的に、レンダリングプロセッサ２４，２８に転
送するステップと、（ｄ）前記判定の結果、前記第２種
に属すると判定された第２種のレンダリング処理前デー
タをバッファ１６，４７を介して、前記レンダリングプ
ロセッサに転送するステップとを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、レンダリングプロ
セッサへのデータ転送方法、レンダリング処理前データ
転送装置、システムおよびレンダリング処理前データ生
成プロセッサに関する。

【０００２】

【従来の技術】この種の技術については、特開平７−３
２００７０号公報（公知文献１）に開示された以下に示
すものが知られている。上記公知文献１に記載されたグ
ラフィックスシステムは、ＣＰＵシステムにシステムバ
スを介してグラフィックス専用ハードウェアを設けたも
ので、グラフィックス処理のうちの幾何変換を中心とし
たジオメトリ処理を前記ＣＰＵシステムで行い、グラフ
ィックス処理のうちの１画素ずつ画素を生成するレンダ
リング処理を前記グラフィックス専用ハードウェアで行
うものである。上記公知文献１には、前記ＣＰＵシステ
ムから前記グラフィックス専用ハードウェアへのデータ
伝送をバスの１回のバースト転送単位で断続的に時間的
に分散して行うことが記載されている。

【０００３】特開平１０−９７６３５号公報（公知文献
２）には、画素パラメータが、ディスプレイリストのか
たちでグラフィックスシステムに供給され、そのディス
プレイリストがグラフィックスプロセッサによりレンダ
リングされるべきプリミティブのパラメータを規定する
旨が記載されている。上記公知文献２には、ディスプレ
イリストが、グラフィックスプロセッサに対して、ポリ
ゴン、線、点およびその他のグラフィックスプリミティ
ブを描画するように指令を与えるとともに、プリミティ
ブをレンダリングするのに必要な、利用可能な各種パラ
メータに対して開始値および勾配値を与える旨が記載さ
れている。

【０００４】レンダリングエンジン（レンダラ）の高性
能化に伴い、ディスプレイリスト型のレンダラは、画像
を構成するために、より多くの描画パラメータを必要と
されるようになった。特に、３次元（３Ｄ）の画像の処
理を行う３Ｄレンダラにおいては、この傾向が顕著であ
り、効率の良いデータ転送を行ってＣＰＵの負荷を軽減
し、最大のパフォーマンスを得ることが求められてい
る。

【０００５】以下、図１４から図２１を参照して、従来
のグラフィックスシステムについて説明する。

【０００６】図１４に示すように、従来のグラフィック
スシステム１Ａは、ＣＰＵ１と、ピクセルパターンメモ
リ２と、レンダラ（スプライトエンジンなど）３と、フ
レームバッファ４と、ＤＡＣ部５と、モニタ６とを備え
ている。

【０００７】ＣＰＵ１は、モデルデータ（固有座標系を
持つ３Ｄデータ）をジオメトリ変換（ワールド座標系へ
移す）してディスプレイリスト（３Ｄデータ）を生成
（ワールド座標上での位置データ。各データの不透明、
半透明情報を含む。）する（シーン定義，図１６の符号
７参照）。このディスプレイリストの生成は、垂直帰線
区間前後のブランキング突入時（図１６の符号９で示す
ＶＢＬＡＮＫ−ＩＮ）までに行われる（図１５のステッ
プＳＫ１、ＳＫ２）。

【０００８】図１４に示すように、ＣＰＵ１は、生成し
たディスプレイリストをレンダラ３に出力する。レンダ
ラ３は、入力したディスプレイリストおよびピクセルパ
ターンメモリ２に格納されているピクセルパターンに基
づいて、描画データを生成する。レンダラ３は、生成し
た描画データをフレームバッファ４に出力して格納す
る。その後、描画データは、フレームバッファ４から読
み出されて、ＤＡＣ部５を介してモニタ６に画像として
表示される。

【０００９】上記したステップのうち、ディスプレイリ
ストをＣＰＵ１からレンダラ３に出力するステップか
ら、レンダラ３が描画データをフレームバッファ４に格
納するステップまでの各ステップは、図１６に示すＶＢ
ＬＡＮＫ−ＩＮ９の時から、ブランキング解除時（ＶＢ
ＬＡＮＫ−ＯＵＴ８ａ）までの期間内に行われていた
（図１５のステップＳＫ２，３および４、図１６の符号
１０参照）。

【００１０】その後、ＶＢＬＡＮＫＯＵＴ８ａの時よ
り、前記描画データの読み出し・表示ステップが行われ
ていた（図１５のステップＳＫ５，図１６の符号１１参
照）。

【００１１】なお、図１６の符号１０で示す期間内に、
上記の所定のステップが終了しない場合（ステップＳＫ
４−Ｙ）には、ディスプレイリストオーバーのエラー処
理をした上で、前記描画データの読み出し・表示作業が
行われる（ステップＳＫ６，ＳＫ５）。

【００１２】以下、上記において用いた用語の意味につ
いて説明する。

【００１３】モデルデータは、例えば、ＣＤ−ＲＯＭに
格納されている。モデルデータは、固有座標系を有し、
その固有座標系での座標データ（モデルの原点からの相
対位置を示すデータ）を有している。モデルデータは、
上記の固有座標系での座標データの他、マテリアルデー
タを有している。マテリアルデータとは、そのモデルデ
ータの色、輝度、そのモデルデータに貼ってあるもの
（テクスチャー）、そのモデルデータが不透明／半透明
であるか，を示すデータ（例えばフラグ）などである。

【００１４】ＣＲＴのような表示装置に表示するため、
モデルデータは、ワールド座標系の適切な位置に投影さ
れた状態で、さらに表示装置の２次元座標に投影され、
表示装置に表示される。

【００１５】ＣＰＵ１は、各モデルデータのワールド座
標上での位置データをリスト形式で生成する。ここで、
生成されたデータは、ディスプレイリストと呼ばれる。
ここでのディスプレイリストは、３次元（３Ｄ）データ
とする。

【００１６】ディスプレイリストに基づいて、画像が表
示装置に表示されるときに用いられる描画データが生成
される。ディスプレイリストには、描画データの生成に
必要な各種データとして、各モデルデータの３次元位置
座標を示すデータと、各モデルデータの色を示すデータ
と、各モデルデータが半透明／不透明であるかを示すデ
ータと、各モデルデータのテクスチュアを示すデータが
含まれる。

【００１７】シーンとは、表示装置で表示されるそれぞ
れの場面を意味している。例えば、表示装置において、
車が爆発する画像が表示される場合、爆発前のシーンと
爆発後のシーンとがそれぞれ存在することになる。

【００１８】ジオメトリ変換とは、ＣＰＵ１が、モデル
データをワールド座標系に座標変換することである。

【００１９】シーン定義とは、モデルデータをワールド
座標系に座標変換（ジオメトリ変換）して、モデルデー
タについてのワールド座標上での位置データを、ディス
プレイリストとして生成する作業のことである。

【００２０】ＣＰＵ１は、３Ｄデータであるディスプレ
イリストを、レンダラ３に出力する。レンダラ３は、描
画データを生成するときに、３Ｄデータとしてのディス
プレイリストを、２Ｄデータに変換する。ここでの３Ｄ
−２Ｄデータ変換の代表的なものに、陰面消去（重ね合
わせ）と呼ばれる処理がある。陰面消去とは、例えば、
立方体の背部のように３Ｄでは存在するものの２Ｄでは
見えない部分が、表示装置上で表示されないように、該
背部についてのデータを削除することである。

【００２１】レンダラ３は、入力したディスプレイリス
トに基づいて、描画処理を行い、２Ｄで見える部分を切
り出しフレームバッファ４に出力する。

【００２２】レンダラ３は、描画データを生成するとき
に、ディスプレイリストに含まれる半透明データのデー
タ合成を行う。半透明データのデータ合成とは、例え
ば、赤い半透明の第１ガラスと青い半透明の第２ガラス
の各一部が重なり合っている画像についての描画データ
を生成する場合、重なっている部分を半透明の紫色にす
るとともに、重なっている部分と重なっていない部分と
を含めた全体の画像（第１および第２ガラスを示す画
像）の背部側に、他の画像が透けて見えるようにするこ
とである。なお、半透明データのデータ合成（半透明処
理）については、後述する。

【００２３】以下、図１７および図１４を参照して、入
力装置（入力キー）を操作してから、そのキー操作に対
応した画像が表示されるまでの各ステップについて説明
する。

【００２４】入力装置のキーを操作すると、ＣＰＵ１
は、そのキーの操作を検知して、そのキー操作に対応し
た画像のためのディスプレイリストを生成する（ここの
ステップまでが、前記シーン定義である）。

【００２５】ＣＰＵ１は、生成したディスプレイリスト
をレンダラ３に出力する。レンダラ３は、入力したディ
スプレイリストに対応する描画データを生成するととも
に、その描画データをフレームバッファ４に書き込む。
フレームバッファ４に書き込まれた描画データが読み出
されて、表示装置に画像として表示される。上記のキー
操作から画像の表示までのサイクル時間をレイテンシと
呼ぶ。

【００２６】近年、ディスプレイリストの増大に伴い、
せいぜい〜２ｍｓ程度のＶＢＬＡＮＫ期間（図１６の符
号１０の期間）中に、シーン定義された全てのディスプ
レイリストを転送することは、甚だ困難となってきた。

【００２７】図１８に示すように、ブランキング区間
に、ＣＰＵが生成したディスプレイリストをレンダラに
出力し、レンダラがディスプレイリストに従って画像を
生成するまでの処理を行うことは、困難になってきてい
る。

【００２８】ここで、ブランキング区間とは、図１８に
示すように、ある描画データ（第１描画データ）をフレ
ームバッファ４から読み出して表示をしている期間（Ｄ
ｉｓｐ０）の終了時（ＶＢＬＡＮＫ−ＩＮ）から、第２
描画データをフレームバッファ４から読み出している期
間（Ｄｉｓｐ１）に移行する時（ＶＢＬＡＮＫ−ＯＵ
Ｔ）までの間における、垂直帰線区間（Ｖｓｙｎｃ）を
含んだ非表示区間のことである。なお、図１８に示すよ
うに、１フィールドは、例えば１／６０ｓｅｃである。

【００２９】また、近年、非同期制御によるレンダリン
グ制御が使用される事が一要因となって、レイテンシが
一定化されない場合がある。

【００３０】ＷｉｎｄｏｗｓなどのＯＳでは、それぞれ
のハードウェアリソース（ＣＰＵ、ＤＭＡ装置、レンダ
ラ、フレームバッファ）を独立でコントロールし、調停
をとりながらレンダリングパイプラインを実現する非同
期制御が行われている。しかしながら、この場合、シー
ン定義から表示までの区間（レイテンシ）が一定しな
い。

【００３１】特に、ゲーム機などでは、キーによる入力
から画面の変更を経て画面の更新までの時間が一定しな
いと、キー反応時間などにばらつきが生じてしまい、操
作感覚に重大な影響を及ぼしてしまう。このため、ＶＢ
ＬＡＮＫに同期したレンダリングパイプラインで定率の
レイテンシを確保しつつ、簡便な方法で同期制御を行う
ことが求められている。

【００３２】ところで、前述した半透明データのデータ
合成に際しては、半透明データを、その奥行き方向（Ｚ
方向）の順序で並び替える（ソート）処理を行う必要が
ある。前述したように、半透明データのデータ合成はレ
ンダラ３が行っているが、従来は、それに先立って半透
明データのＺ方向のソート処理は、ＣＰＵ１がディスプ
レイリストの生成時またはディスプレイリストに基づい
て行い、レンダラ３は、そのソート結果に基づいて半透
明データのデータ合成を行っていた。

【００３３】近時では、前記半透明データのＺ方向のソ
ート処理を、ＣＰＵ１ではなく、レンダラ３で行うもの
が提案されている。ＣＰＵ１の負荷を軽減するためであ
る。この提案されたものによれば、レンダラ３に入力さ
れるパラメータ（不透明のディスプレイリストか、半透
明のディスプレイリストか）を分ける必要がある。以
下、詳細に説明する。

【００３４】図１９を参照して、２つの不透明の三角形
１１，１２の一部が重なっている場合について説明す
る。三角形１１が奥に位置しており、三角形１２が手前
に位置しているとする。手前の三角形１２が不透明であ
ることから、２つの三角形１１，１２の重なり合ってい
る部分Ｅは、見えない状態になっている。

【００３５】ここで、描画データの生成に際して、奥の
三角形１１を先に描いて手前の三角形１２を後に描く場
合、前記重なりの部分Ｅについては、手前の三角形１２
を奥の三角形１１に対して上書きする。逆に、手前の三
角形１２を先に描いて奥の三角形１１を後に描く場合に
は、前記重なりの部分Ｅについては奥の三角形１１を描
かないことにする。

【００３６】すなわち、奥の三角形１１か手前の三角形
１２かを問わず、「既に先に描かれている三角形」に対
して、「描かれる順番が後になる三角形（後の三角
形）」を描くときには、その「後の三角形」に含まれる
重なり部分Ｅが「先に描かれた三角形」よりも、手前に
あるか奥にあるかを判断する。その判断の結果、その部
分Ｅが「先に描かれた三角形」よりも、手前にあると判
断された場合には、「先に描かれた三角形」（奥の三角
形）に対してその部分Ｅを上書きする。前記判断の結
果、奥にあると判断された場合には、その部分Ｅを描か
ないことにする。

【００３７】図２０を参照して、２つの半透明の三角形
１３，１４Ａの一部が重なっている場合について説明す
る。この場合には、２つの三角形１３，１４Ａの重なり
の部分Ｇが見えることから、上記図１９の不透明の場合
の方法（後の三角形に含まれる重なり部分が先の三角形
よりも手前か奥かを判断する方法）をそのまま適用する
ことができない。

【００３８】図２１に示すように、Ｚを、その図形が配
置される奥行き方向の位置を示す値とする。Ｚの値が大
きいほど奥に位置しているとする。いま、Ｚ＝１．０の
半透明の青の第１三角形１５Ａと、Ｚ＝２．０の不透明
の赤の第２三角形１６Ａと、Ｚ＝３．０の半透明の緑の
第３三角形１７Ａとが互いに重なり合っているとする。

【００３９】ここで、第１〜第３三角形１５Ａ，１６
Ａ，１７Ａを描く順番を、最初（１番）が第１三角形１
５Ａ、２番が第２三角形１６Ａ、最後が第３三角形１７
Ａとして、上記図１９の不透明の場合の方法をそのまま
適用する。上記方法によれば、第２三角形１６Ａは、先
に描かれた第１三角形１５Ａに比べて奥に位置している
ため、第２三角形１６Ａは描かれないことになる。とこ
ろが、第１三角形１５Ａは半透明であり、第１三角形１
５Ａを介して第２三角形１６Ａを見ることができること
から、第２三角形１６Ａは描かれる必要がある。

【００４０】そこで、半透明データを含む場合には、描
く前に描く順番を並び替える必要があった。並び替え
（ソート）は、Ｚの値が大きいものが先に描かれるよう
に行う。この例では、第３三角形１７Ａを最初に、第２
三角形１６Ａを２番に、第１三角形１５Ａを最後に描く
ようにソートする。すると、第３三角形１７Ａは、不透
明の第２三角形１６Ａによって隠され、第２三角形１６
Ａの上に半透明の第１三角形１５Ａが描かれて、第１〜
第３三角形１５Ａ〜１７Ａの全体として所望の描画デー
タが生成されることになる。前述したように、この描く
順番のソートは、ＣＰＵ１が行っている。

【００４１】この場合、不透明の第２三角形１６Ａの奥
に位置する第３三角形１７Ａは、第２三角形１６Ａに隠
れて見えない状態となる。見えない状態となる第３三角
形１７Ａについては、表示されないようにそのデータが
削除される。よって、データが削除される第３三角形１
７Ａについては、もともと、そのソート処理およびデー
タ合成処理を行わないほうが処理効率がよいことにな
る。

【００４２】このことから、レンダラ３が半透明データ
のソート処理およびデータ合成処理を行う場合、半透明
データよりも先に不透明データの処理を行うと、その不
透明データよりも奥に位置するデータ（見えないとして
削除されるデータ）の処理をしないで済む。

【００４３】したがって、従来のＣＰＵ１に代わって、
レンダラ３が半透明データのソート処理を行う場合に、
レンダラ３には、半透明データと不透明データとが分け
られた状態でディスプレイリストが入力される必要があ
る。

【００４４】上記のように、近年、３Ｄレンダラにおい
て半透明処理を行う場合、従来ＣＰＵ１によってユーザ
がＺ順序をソートしていた処理を、レンダラ３のような
ハードウェアが行い、半透明処理を高速化する手法が用
いられ出している。

【００４５】この場合、不透明データのディスプレイリ
ストと半透明データのディスプレイリストを分離してレ
ンダラ３に送出する必要があり、この場合のデータバッ
ファリング、送出手法にも最適化を行う必要が出てき
た。

【００４６】

【発明が解決しようとする課題】本発明は、上記の事情
に鑑みてなされたもので、定率のレイテンシが確保でき
るとともに、アプリケーションに応じて、ＣＰＵ側のメ
モリリソースおよびデータ転送パフォーマンスの最適化
を実現することのできる、レンダリングプロセッサへの
データ転送方法、レンダリング処理前データ転送装置、
システムおよびレンダリング処理前データ生成プロセッ
サを提供することを目的としている。

【００４７】

【課題を解決するための手段】本発明のレンダリングプ
ロセッサへのデータ転送方法は、（ａ）レンダリング処
理前データを生成するステップ（１４）と、（ｂ）前記
生成されたレンダリング処理前データが第１種に属する
か第２種に属するかを判定するステップと、（ｃ）前記
判定の結果、前記第１種に属すると判定された第１種の
レンダリング処理前データを直接的に、レンダリングプ
ロセッサ（２４，２８）に転送するステップと、（ｄ）
前記判定の結果、前記第２種に属すると判定された第２
種のレンダリング処理前データをバッファ（１６，４
７）を介して、前記レンダリングプロセッサ（２４，２
８）に転送するステップとを備えている。

【００４８】本発明のレンダリングプロセッサへのデー
タ転送方法において、前記（ａ）、（ｂ）、（ｃ）およ
び（ｄ）のステップはいずれも、同一の単位期間（Ｖ）
内に行われるものである。

【００４９】本発明のレンダリングプロセッサへのデー
タ転送方法は、（ｇ）レンダリング処理前データを生成
するステップ（１４）と、（ｈ）前記生成されたレンダ
リング処理前データが第１種に属するか第２種に属する
かを判定するステップと、（ｉ）前記判定の結果、前記
第１種に属すると判定された第１種のレンダリング処理
前データをバッファを介して、レンダリングプロセッサ
（２４，２８）に転送するステップと、（ｊ）前記判定
の結果、前記第２種に属すると判定された第２種のレン
ダリング処理前データをバッファを介して、前記レンダ
リングプロセッサ（２４，２８）に転送するステップと
を備えている。

【００５０】本発明のレンダリングプロセッサへのデー
タ転送方法において、更に、（ｅ）前記判定の結果、前
記第１種に属すると判定された第１種のレンダリング処
理前データを、バッファを介して前記レンダリングプロ
セッサ（２４，２８）に転送するステップと、（ｆ）前
記（ｃ）のステップおよび前記（ｅ）のステップのうち
のいずれかを選択的に行うステップとを備えたものであ
る。

【００５１】本発明のレンダリング処理前データ転送装
置は、第１種および第２種のいずれかに属するレンダリ
ング処理前第１データを生成する第１データ生成部（１
４）と、前記レンダリング処理前第１データを格納する
ための第１のメモリ（１６）と、前記レンダリング処理
前第１データに基づいて、レンダリング処理前第２デー
タを生成する第２データ生成部（２０）と、前記レンダ
リング処理前第２データを格納するための第２のメモリ
（２８）と、前記第２のメモリ（２８）から出力された
前記レンダリング処理前第２データにレンダリング処理
を行うレンダリング部（２１，２２，２３）とを備え、
前記第１種に属するレンダリング処理前第１データは、
前記第１データ生成部（１４）から直接、前記第２デー
タ生成部（２０）に転送され、前記第２種に属するレン
ダリング処理前第１データは、前記第１データ生成部
（１４）から前記第１のメモリ（１６）に格納された後
に、前記第２データ生成部（２０）に転送されるもので
ある。

【００５２】本発明のレンダリング処理前データ転送装
置は、第１種および第２種のいずれかに属するレンダリ
ング処理前第１データを生成する第１データ生成部（１
４）と、前記レンダリング処理前第１データを格納する
ための第１のメモリ（１６）と、前記レンダリング処理
前第１データに基づいて、レンダリング処理前第２デー
タを生成する第２データ生成部（２０）と、前記レンダ
リング処理前第２データを格納するための第２のメモリ
（２８）と、前記第２のメモリ（２８）から出力された
前記レンダリング処理前第２データにレンダリング処理
を行うレンダリング部（２１，２２，２３）とを備え、
前記第１種に属するレンダリング処理前第１データは、
前記第１データ生成部（１４）から前記第１のメモリ
（１６）に格納された後に、前記第２データ生成部（２
０）に転送され、前記第２種に属するレンダリング処理
前第１データは、前記第１データ生成部（１４）から前
記第１のメモリ（１６）に格納された後に、前記第２デ
ータ生成部（２０）に転送されるものである。

【００５３】本発明のレンダリング処理前データ転送シ
ステムは、第１種および第２種のいずれかに属するレン
ダリング処理前第１データを生成する第１データ生成部
（１４）と、前記レンダリング処理前第１データを格納
するための第１のメモリ（１６）と、前記レンダリング
処理前第１データに基づいて、レンダリング処理前第２
データを生成する第２データ生成部（２０）と、前記レ
ンダリング処理前第２データを格納するための第２のメ
モリ（２８）と、前記第２のメモリ（２８）から出力さ
れた前記レンダリング処理前第２データにレンダリング
処理を行うレンダリング部（２１，２２，２３）とを備
え、前記第１種に属するレンダリング処理前第１データ
は、前記第１データ生成部（１４）から前記第１のメモ
リ（１６）に格納された後に、前記第２データ生成部
（２０）に転送され、前記第２種に属するレンダリング
処理前第１データは、前記第１データ生成部（１４）か
ら直接前記第２データ生成部（２０）に転送される第１
のルート、および前記第１データ生成部（１４）から前
記第１のメモリ（１６）に格納された後に前記第２デー
タ生成部（２０）に転送される第２のルートのうちの選
択されたいずれかのルートで転送されるものである。

【００５４】本発明のレンダリング処理前データ生成プ
ロセッサは、レンダリング処理前データを生成するとと
もに、前記生成されたレンダリング処理前データをレン
ダリングプロセッサ（２４）に出力する、レンダリング
処理前データ生成プロセッサ（１４）であって、前記レ
ンダリング処理前データを生成する処理前データ生成部
と、前記生成されたレンダリング処理前データに基づい
て、前記レンダリング処理前データが第１種に属するか
第２種に属するかを判定する判定部と、前記判定の結果
に応じて、前記レンダリング処理前データの出力先を決
定する出力先決定部とを備えたものである。

【００５５】本発明のレンダリング処理前データ生成プ
ロセッサは、レンダリング処理前データを生成するとと
もに、前記生成されたレンダリング処理前データをレン
ダリングプロセッサ（２４）に出力する、レンダリング
処理前データ生成プロセッサ（１４）であって、前記レ
ンダリング処理前データを生成する処理前データ生成部
と、前記生成されたレンダリング処理前データから、前
記レンダリング処理前データに含まれる前記レンダリン
グ処理前データが第１種および第２種のいずれに属する
かを示す帰属データ（５０ａ）を抽出する帰属データ抽
出部（５０）と、前記帰属データを示す帰属データ信号
と前記帰属データ信号の反転信号とをそれぞれ入力して
アドレス信号をそれぞれ出力する複数のアドレスカウン
タ（５３，５４）と、前記複数のアドレスカウンタ（５
３，５４）のそれぞれの出力部と、前記レンダリングプ
ロセッサ（２４）に接続されたアドレスバス（５６）と
を選択的に接続するスイッチ部（５５）とを備え、前記
複数のアドレスカウンタ（５３，５４）のそれぞれは、
前記入力した帰属データ信号または前記反転信号に基づ
いて、カウントイネーブル状態のオン／オフが切り替え
られ、前記スイッチ部（５５）は、前記帰属データ信号
および前記反転信号のいずれかに基づいて、前記複数の
アドレスカウンタ（５３，５４）のそれぞれの出力部と
前記アドレスバス（５６）とを選択的に接続するもので
ある。

【００５６】本発明のレンダリング処理前データ生成プ
ロセッサ（１４）において、前記出力先決定部は、前記
レンダリング処理前データの出力先における書き込みア
ドレスを生成する複数の書き込みアドレスカウンタ（５
３，５４）を備え、前記レンダリング処理前データ生成
プロセッサは、更に、設定された書き込み禁止アドレ
ス、を格納するリミットアドレスレジスタ（６５，６
６）と、前記書き込みアドレスと前記書き込み禁止アド
レスとに基づいて、前記書き込みアドレスが前記書き込
み禁止アドレスであるか否かを判定し、前記判定の結
果、前記書き込みアドレスが前記書き込み禁止アドレス
であると判定したときに、前記書込み禁止アドレスへの
前記レンダリング処理前データの書き込みを禁止するた
めの信号（６３，６４）を出力するアドレスコンパレー
タ（６１，６２）とを備えたものである。

【００５７】

【発明の実施の形態】以下、図１から図１３を参照し
て、本発明のレンダリング処理前データ転送システムの
一実施形態について説明する。

【００５８】図１は、本実施形態のレンダリング処理前
データ転送システムのハードウェアの構成を示す図であ
る。図２は、本実施形態のシステムにおける３Ｖレイテ
ンシの場合のデータの流れを示す図である。図３は、３
Ｖレイテンシの処理タイミング（処理パイプライン）を
示すタイミングチャートである。図４は、本システムに
おけるパイプラインの状態遷移状態を示す図である。

【００５９】図５は、３Ｖレイテンシの処理のメイン処
理を示すフローチャートである。図６は、３Ｖレイテン
シの処理のＶＢＬＡＮＫ−ＩＮ割り込み処理を示すフロ
ーチャートである。図７は、３Ｖレイテンシの処理のＤ
ＭＡ終了割り込み処理を示すフローチャートである。図
８は、３Ｖレイテンシの処理のレンダリング終了割り込
み処理を示すフローチャートである。

【００６０】図９は、本実施形態のシステムにおける２
Ｖレイテンシの場合のデータの流れを示す図である。図
１０は、２Ｖレイテンシの処理タイミング（処理パイプ
ライン）を示すタイミングチャートである。図１１は、
２Ｖレイテンシの処理のメイン処理を示すフローチャー
トである。図１２は、２Ｖレイテンシの処理のＶＢＬＡ
ＮＫ−ＩＮ割り込み処理を示すフローチャートである。
図１３は、ＣＰＵ内にタイプ別振り分け機構を実装した
場合の回路構成図である。

【００６１】以下、図１を参照して、本実施形態のレン
ダリング処理前データ転送システムのハードウェアの構
成について説明する。

【００６２】図１において、符号１４はＣＰＵを示して
いる。ＣＰＵ１４は、レンダラ（レンダリングエンジ
ン）２４に接続されている。ＣＰＵ１４には、ローカル
メモリ１６が設けられている。レンダラ２４には、ロー
カルメモリ２８（ＶＲＡＭ）が設けられている。

【００６３】ＣＰＵ１４には、アドレスジェネレータ１
５が設けられている。アドレスジェネレータ１５は、Ｃ
ＰＵ１４内のメモリや外部デバイス（図示せず）をアク
セスするためのアドレスを生成する。

【００６４】アドレスジェネレータ１５は、ＤＭＡ（ｄ
ｉｒｅｃｔｍｅｍｏｒｙａｃｃｅｓｓ）転送を行う
ためのコントローラを有している。一般にバースト転送
を多数連続した転送がＤＭＡ転送である。前記ＤＭＡ転
送とは、メモリ１６からレンダラ２４およびレンダラロ
ーカルメモリ２８へのデータのＤＭＡ転送を意味してい
る。

【００６５】アドレスジェネレータ１５は、アクセス先
として、図中チップセレクト１としてレンダラ２４を選
択し、チップセレクト２としてメモリ１６を選択する。
アドレスジェネレータ１５は、チップセレクト１，２お
よびアドレスバスを制御することにより、メモリ１６か
らレンダラ２４にデータをＤＭＡ転送するときと、ＣＰ
Ｕ１４自体がメモリ１６，レンダラ２４をアクセスする
ときとを調整している。

【００６６】ＣＰＵ１４のローカルメモリ１６は、汎用
メモリである。メモリ１６には、ＣＰＵ１４によって生
成・送出されるディスプレイリストを格納するためのメ
モリ領域１７，１８が確保される。メモリ１６には、本
実施形態のシステムを制御するＯＳや、ピクセルパター
ンのライブラリが格納されている。なお、後述する２Ｖ
／３Ｖレイテンシの切り替えは、メモリ１６に格納され
ているドライバソフトウェア上で行われる。

【００６７】ＣＰＵ１４がディスプレイリストをメモリ
１６に書き込む場合、そのディスプレイリストのうちの
不透明データと半透明データとを分けた状態で、それぞ
れを別のメモリ領域１７，１８に書き込む。

【００６８】次に、レンダラ２４の内部構成について説
明する。

【００６９】レンダラ２４は、ＦＩＦＯ部１９と、ハー
ドウェアパラメータジェネレータ２０と、バスアービタ
２５と、陰面消去および半透明ソート部２３と、テクス
チュアリング部２１と、ブレンディング部２２とを有し
ている。

【００７０】ＦＩＦＯ部１９は、レンダラ２４におけ
る、ＣＰＵ１４との接続部に設けられている。ＦＩＦＯ
部１９は、転送されてきたデータを入力して一時保存す
るものである。

【００７１】ＦＩＦＯ部１９の後段には、ハードウェア
パラメータジェネレータ２０が設けられている。ハード
ウェアパラメータジェネレータ２０は、ＦＩＦＯ部１９
を介して入力したディスプレイリストを、ハードウェア
（レンダラ２４）が扱い易いデータ形式に変えるもので
ある。

【００７２】ハードウェアパラメータジェネレータ２０
から出力されたデータは、バスアービタ２５を経由し
て、レンダラローカルメモリ２８に書き込まれる。バス
アービタ２５は、レンダラ２４とレンダラローカルメモ
リ２８との間で、データ入出力を行うバスの調停を行
う。

【００７３】レンダラローカルメモリ２８には、ハード
ウェアパラメータジェネレータ２０から出力されたハー
ドウェアパラメータのうち、半透明のものと不透明のも
のとを別々に格納するためのメモリエリア２９，３０が
確保される。レンダラローカルメモリ２８は、上記の不
透明のハードウェアパラメータ格納部２９および半透明
のハードウェアパラメータ格納部３０の他、テクスチュ
ア格納部３１と、フレームバッファ３２とを備えてい
る。

【００７４】テクスチュア格納部３１には、画像に貼り
付けられる模様を示すデータ（テクスチュアデータ）が
格納されている。フレームバッファ３２は、画像表示用
メモリである。フレームバッファ３２は、ハードウェア
パラメータに基づいて生成された描画データをビットマ
ップ形式で保持する。

【００７５】レンダラローカルメモリ２８の不透明のハ
ードウェアパラメータ格納部２９および半透明のハード
ウェアパラメータ格納部３０のそれぞれに格納された、
不透明のハードウェアパラメータおよび半透明のハード
ウェアパラメータに基づいて、実際の描画を行って描画
データを生成するのが、陰面消去および半透明ソート部
２３、テクスチュアリング部２１ならびにブレンディン
グ部２２である。

【００７６】陰面消去および半透明ソート部２３は、前
述した陰面消去処理および半透明のデータの並び替え処
理を行う。テクスチュアリング部２１は、テクスチュア
格納部３１に格納されたテクスチュアデータに基づい
て、テクスチュア（模様）の貼付け処理を行う。ブレン
ディング部２２は、半透明のポリゴンについて色や模様
を混ぜる処理を行う。

【００７７】陰面消去および半透明ソート部２３、テク
スチュアリング部２１ならびにブレンディング部２２に
よる各処理が行われることにより、完成された画像を示
す描画データが生成される。前記描画データは、バスア
ービタ２５を介して、フレームバッファ３２に書き込ま
れる。フレームバッファ３２に書き込まれた前記描画デ
ータは、バスアービタ２５およびＤＡＣ部２６を介し
て、モニタ２７に出力され、モニタ２７により表示され
る。

【００７８】以下、図２を参照して、図１に示したハー
ドウェアで実現される第１のデータの流れについて説明
する。

【００７９】図２に示すＣＰＵのローカルメモリ１６で
は、図１において確保された不透明と半透明のディスプ
レイリストのメモリエリア１７，１８が、２ペア分確保
されている（符号３７，３８，３９，４０参照）。すな
わち、図２では、ＣＰＵのローカルメモリ１６が、ダブ
ルバッファとして使用されている。

【００８０】図２に示すレンダラローカルメモリ２８で
は、図１において確保された不透明と半透明のハードウ
ェアパラメータのメモリエリア２９，３０が、２ペア分
確保されている（符号４１，４２，４３，４４参照）。
すなわち、図２では、ハードウェアパラメータのメモリ
エリア（不透明１、半透明１、不透明２、半透明２）４
１〜４４が、ダブルバッファとして使用されている。

【００８１】図２に示すレンダラローカルメモリ２８で
は、符号４５，４６に示すように、図１において確保さ
れたフレームバッファ３２のメモリ領域が２つ分確保さ
れ、フレームバッファ４５，４６は、ダブルバッファと
して使用される。

【００８２】まず、図２の符号３３に示すように、ＣＰ
Ｕ１４により生成されたディスプレイリストは、ＣＰＵ
１４のローカルメモリ１６に書き込まれてシーン定義が
行われる。この場合、ＣＰＵ１４により書き込まれるデ
ィスプレイリストは、ＣＰＵのローカルメモリ１６の前
記２ペア分確保されたメモリエリア３７，３８，３９，
４０のうち、符号３７，３８で示される第１のペア（不
透明１・半透明１）に相当するディスプレイリストメモ
リエリアに書き込まれる。

【００８３】第１のディスプレイリストメモリエリア３
７，３８に書き込まれたディスプレイリストは、その書
き込みが行われたＶ期間の次のＶ期間で、符号３４に示
すように、第１のディスプレイリストメモリエリア３
７，３８から、ローカルメモリ１６の外部にＤＭＡ転送
される（ＤＭＡステップ。後述する）。

【００８４】符号３４に示すように、ＤＭＡ転送される
ディスプレイリストは、レンダラ２４のＦＩＦＯ部１
９、ハードウェアパラメータジェネレータ２０およびバ
スアービタ２５を経由して、レンダラローカルメモリ２
８の符号４１，４２で示す第１のペア（不透明１・半透
明１）に相当するハードウェアパラメータメモリエリア
に書き込まれる。

【００８５】第１のハードウェアパラメータメモリエリ
ア４１，４２に書き込まれたハードウェアパラメータ
は、その書き込みが行われたＶ期間の次のＶ期間で、符
号３５に示すように、第１のハードウェアパラメータメ
モリエリア４１，４２から、レンダラ２４に転送され
て、前記描画データとして生成され、その生成された描
画データは、レンダラローカルメモリ２８の第１のフレ
ームバッファ４５に書き込まれる。

【００８６】第１のフレームバッファ４５に書き込まれ
た描画データは、その書き込みが行われたＶ期間の次の
Ｖ期間で、符号３６に示すように、第１のフレームバッ
ファ４５から読み出されて、モニタ２７に出力されて表
示される（表示ステップ。後述する）。

【００８７】符号３６に示すように、第１のフレームバ
ッファ４５に格納されている描画データが読み出される
と、バスアービタ２５およびＤＡＣ部２６を経由してモ
ニタ２７に出力される。

【００８８】なお、第１、第２のフレームバッファ４
５，４６は、前記描画データをフレーム単位で格納する
ものであってもよいし、フィールド単位で格納するもの
であってもよい。

【００８９】図２に示すように、符号３３，３４，３
５，３６に示される経路（データパス）は、それらの経
路が全て同時にデータ転送動作が行えるようになってい
る。すなわち、全てのハードウェアリソースは競合せ
ず、最大のパフォーマンスを得ることができる。

【００９０】上記構成によれば、第１、第２のフレーム
バッファ４５，４６を用いて、２種類の描画データにつ
いて交互に書き込みと読み出しを行うことができる。

【００９１】次に、図３を参照して、図２に示したデー
タフローについてのタイミングについて説明する。図３
および図４に示すように、各ステップのシーケンスは、
すべてＶｓｙｎｃに同期して進められる。

【００９２】図３における「シーン定義１」は、図２の
符号３３に対応している。図３の「ディスプレイリスト
送出ＤＭＡ１」は、図２の符号３４に対応している。同
様に、「レンダリング１」は符号３５に対応し、「表示
１」は符号３６に対応している。

【００９３】図３において「シーン定義４」が行われる
Ｖ期間（第４のＶ期間Ｖ４）では、「シーン定義４」
と、「ディスプレイリスト送出ＤＭＡ３」と、「レンダ
リング２」および「表示１」の、４つのステップが同時
に行われている。これは、図２において、４つのデータ
パス３３，３４，３５，３６の全てを同時に利用できる
ことを意味している。

【００９４】図３において、「ディスプレイリスト送出
ＤＭＡ３」は、当該Ｖ期間の１つ前のＶ期間（第３のＶ
期間Ｖ３）でシーン定義が行われたディスプレイリスト
のＤＭＡ転送を行っていることを意味する。「レンダリ
ング２」は、当該Ｖ期間の２つ前のＶ期間（第２のＶ期
間Ｖ２）でシーン定義が行われたディスプレイリストの
レンダリングを行っていることを意味する。「表示１」
は、３つ前のＶ期間（第１のＶ期間Ｖ１）でシーン定義
が行われたディスプレイリストの表示を行っていること
を意味している。

【００９５】第１のＶ期間Ｖ１の「シーン定義１」にて
定義されたシーンが、第４のＶ期間Ｖ４の「表示１」に
て表示されるまでに、３つ分のＶ期間（Ｖｓｙｎｃ期
間、ディレイタイム）がかかることから、図２および図
３に示したデータの流れを「３Ｖレイテンシ」と呼ぶ。

【００９６】図４を参照して、パイプラインの状態遷移
について説明する。

【００９７】図４に示すように、ディスプレイリストの
定義中（作成中）というステートＳＴ１と、その次の、
ディスプレイリストの作成終了というステートＳＴ２
と、ＤＭＡ転送中というステートＳＴ３と、ＤＭＡ転送
終了ＳＴ４というステートと、レンダリング中ＳＴ５と
いうステートと、レンダリング終了というステートＳＴ
６と、表示中というステートＳＴ７とからなっている。
図４の矢印に示すように、一方向にのみ状態が遷移す
る。

【００９８】図５から図８に、図２および図３の３Ｖレ
イテンシのデータフローを実現するソフトウェアのフロ
ーチャートを示す。

【００９９】まず、図５を参照して、３Ｖレイテンシの
メイン処理について説明する。

【０１００】ステップＳ１では、図２に示したメモリ１
６における第１のディスプレイリストメモリエリア（不
透明１，半透明１）３７，３８の書き込みポインタ（書
き込みアドレス）の初期化を行う。

【０１０１】ステップＳ２では、現在のパイプラインの
状態を示す変数（状態変数）を「ディスプレイリスト定
義中」（図４のＳＴ１）に設定する。

【０１０２】ステップＳ３では、ジオメトリ演算を行っ
て、ディスプレイリストを作成していく。ディスプレイ
リストの作成は、このステップＳ３以降、ステップＳ７
で「シーン定義終了」の判断が行われるまで行われる。
後述するように、ステップＳ７に至るまでのステップＳ
５，６においては、その作成中のディスプレイリストが
不透明リストか半透明リストかによって、異なる処理が
行われる。

【０１０３】ステップＳ４では、線または図形の基準点
に対応する頂点データが不透明か否かが判定される。こ
こで、頂点データが不透明であるか否かの判定は、ソフ
トウェア上で行われる（この判定をハードウェアで行う
ものを後述する）。モデルデータは、その属性の一つと
して、そのモデルデータが不透明か半透明かを示すデー
タを有しており、そのモデルデータがワールド座標系に
投影されるときに、不透明か半透明かで振り分けられな
がら投影される。

【０１０４】すなわち、ステップＳ４での判定の結果、
その頂点データが不透明であると判定された場合（ステ
ップＳ４−Ｙ）、ステップＳ５において、その頂点デー
タ（を有する線または図形のデータ）を不透明リストバ
ッファ（第１のディスプレイリストメモリエリア）３７
へ書き込み、不透明ディスプレイ書き込みポインタを次
の位置まで進める。その後、ステップＳ７の「シーン定
義終了」の判定ステップまで進む。

【０１０５】ステップＳ４での判定の結果、その頂点デ
ータが不透明ではないと判定された場合（ステップＳ４
−Ｎ）、ステップＳ６において、その頂点データ（を有
する線または図形のデータ）を半透明リストバッファ３
８へ書き込み、半透明ディスプレイリスト書き込みポイ
ンタを次の位置まで進める。その後、ステップＳ７の
「シーン定義終了」の判定ステップまで進む。

【０１０６】ステップＳ７では、シーン定義が終了した
か否かが判定される。判定の結果、終了していないと判
定された場合（ステップＳ７−Ｎ）には、ステップＳ３
まで戻る。判定の結果、終了していると判定された場合
（ステップＳ７−Ｙ）には、ステップＳ８に進む。

【０１０７】ステップＳ８では、現在のパイプラインの
状態変数を「ディスプレイリスト定義終了」（図４のＳ
Ｔ２）に設定する（図４の矢印Ｙ１参照）。

【０１０８】ステップＳ９では、ＶＢＬＡＮＫ−ＩＮの
タイミングに到達したか否かを判定する。図３の第１の
Ｖ期間Ｖ１における「シーン定義１」の後から、第１の
Ｖ期間Ｖ１の終了を示す「ＶＢＬＡＮＫ−ＩＮ」までの
破線で示すように、ステップＳ９では、「シーン定義
１」が終了（ステップＳ７，Ｓ８）した後、次の「ＶＢ
ＬＡＮＫ−ＩＮ」のタイミングになったか否かを判断し
ている。そのタイミングになるまで、ステップＳ９の判
定ステップで待ち続け（ステップＳ９−Ｎ）、そのタイ
ミングになったときに次のＶ期間（第２のＶ期間Ｖ２）
についてのメイン処理（シーン定義２）を開始する（ス
テップＳ９−Ｙ、図４の矢印Ｙ２）。

【０１０９】次に、図６から図８を参照して、３Ｖレイ
テンシにおける割り込み処理について説明する。図６
は、ＶＢＬＡＮＫ−ＩＮ割り込み処理を示している。図
７は、ＤＭＡ終了の割り込み処理を示している。図８
は、レンダリング終了の割り込み処理を示している。

【０１１０】まず、図６を参照して、ＶＢＬＡＮＫ−Ｉ
Ｎの割り込み処理について説明する。ここでは、図４に
示した、ある状態遷移状態（ステート）を次の状態遷移
状態（ステート）に移すという作業が行われる。

【０１１１】ステップＳＢ１では、全パイプライン中に
「レンダリング中」、「ＤＭＡ転送中」、「ディスプレ
イリスト定義中」の状態があるか否かが判定される。そ
の判定の結果、あると判定された場合（ＳＢ１−Ｙ）に
は、図６に示すＶＢＬＡＮＫ−ＩＮの割り込み処理はな
されないで終了（ＥＮＤ）する。その判定の結果、ない
と判定された場合（ＳＢ１−Ｎ）には、ステップＳＢ２
に進む。

【０１１２】ステップＳＢ２では、パイプラインが「デ
ィスプレイリスト定義終了」か否かが判定される。その
判定の結果、終了していると判定された場合（ステップ
ＳＢ２−Ｙ）には、ステップＳＢ３に進む。ステップＳ
Ｂ３では、ディスプレイリストのＤＭＡ転送開始（ＤＭ
Ａ転送中）の状態遷移状態に移される（図４の矢印Ｙ５
参照）。その後、後述するステップＳＢ８に進む。

【０１１３】ステップＳＢ２での判定の結果、終了して
いないと判定された場合（ステップＳＢ２−Ｎ）には、
ステップＳＢ４に進む。ステップＳＢ４では、パイプラ
インが「ＤＭＡ転送終了」か否かが判定される。

【０１１４】ステップＳＢ４での判定の結果、終了して
いると判定された場合（ＳＢ４−Ｙ）には、ステップＳ
Ｂ５に進む。ステップＳＢ５では、レンダリング開始
（レンダリング中）の状態遷移状態に移される（図４の
矢印Ｙ６参照）。その後、ステップＳＢ８に進む。

【０１１５】ステップＳＢ４での判定の結果、終了して
いないと判定された場合（ＳＢ４−Ｎ）には、ステップ
ＳＢ６に進む。ステップＳＢ６では、パイプラインが
「レンダリング終了」か否かが判定される。その判定の
結果、終了していると判定された場合（ステップＳＢ６
−Ｙ）は、表示中の状態遷移状態に移されて、表示が開
始される（ステップＳ７Ｂ，図４の矢印Ｙ７）。その
後、ステップＳＢ８に進む。

【０１１６】ステップＳＢ８では、全てのパイプライン
を検査したか否かが判定される。その判定の結果、検査
したと判定された場合（ステップＳＢ８−Ｙ）には、こ
のＶＢＬＡＮＫ−ＩＮの割り込み処理のフローを終了
（ＥＮＤ）する。検査していないと判定された場合（ス
テップＳＢ８−Ｎ）には、ステップＳＢ２に戻る。

【０１１７】次に、図７を参照して、ＤＭＡ終了の割り
込み処理について説明する。

【０１１８】ステップＳＣ１に示すように、パイプライ
ン中で「ＤＭＡ転送中」の状態のものがサーチされる。

【０１１９】ステップＳＣ２に示すように、ステップＳ
Ｃ１でサーチされた「ＤＭＡ転送中」のパイプライン状
態（状態遷移状態）を、「ＤＭＡ転送終了」のパイプラ
イン状態に状態遷移させる（図４の矢印Ｙ３参照）。

【０１２０】次に、図８を参照して、レンダリング終了
の割り込み処理について説明する。

【０１２１】ステップＳＤ１に示すように、パイプライ
ン中で「レンダリング中」の状態のものがサーチされ
る。

【０１２２】ステップＳＤ２に示すように、ステップＳ
Ｄ１でサーチされた「レンダリング中」のパイプライン
状態を、「レンダリング終了」のパイプライン状態に状
態遷移させる（図４の矢印Ｙ４参照）。

【０１２３】上記したように、図４の矢印Ｙ１，Ｙ２で
示す状態遷移が図５に示すメイン処理において行われ
る。図４の矢印Ｙ３で示す状態遷移が図７に示すＤＭＡ
終了割り込み処理において行われる。図４の矢印Ｙ４で
示す状態遷移が図８に示すレンダリング終了割り込み処
理において行われる。

【０１２４】上記した本システムにおけるパイプライン
の状態遷移については、以下のように行うことができ
る。

【０１２５】図４に示すように、本システムにおけるパ
イプラインの状態遷移は、シーン定義中ＳＴ１、シーン
定義終了ＳＴ２、ＤＭＡ転送中ＳＴ３、ＤＭＡ転送終了
ＳＴ４、レンダリング中ＳＴ５、レンダリング終了ＳＴ
６、表示中ＳＴ７の７ステートあり、これらの状態のう
ち、シーン定義中ＳＴ１、ＤＭＡ転送中ＳＴ３、レンダ
リング中ＳＴ５に奇数のステート番号を、シーン定義終
了ＳＴ２、ＤＭＡ転送終了ＳＴ４、レンダリング終了Ｓ
Ｔ６、表示中ＳＴ７に偶数のステート番号を振り当て
る。これをパイプラインの状態遷移番号とする（シーン
定義、ＤＭＡ、レンダリング、表示で４段）。

【０１２６】Ｖｓｙｎｃ割り込みが発生した場合、４段
のパイプライン全ての状態遷移を調査し、１段のパイプ
ラインでも奇数であった場合、パイプラインの状態遷移
を禁止する（インターロック状態）。全てのパイプライ
ンが偶数のステートをもつ場合には、パイプラインは状
態遷移を起こし、ＤＭＡ転送中、レンダリング中、表示
中のステートへと遷移する。

【０１２７】次に、図９を参照して、図１に示したハー
ドウェアで実現される第２のデータの流れについて説明
する。図９において、図２と同じ符号は同じ内容を示
す。

【０１２８】図９に示すＣＰＵのローカルメモリ１６で
は、半透明のディスプレイリストのメモリエリア（半透
明１）が使用されるのみである（符号４７参照）。すな
わち、図９では、ＣＰＵのローカルメモリ１６における
半透明のディスプレイリストのメモリエリアが、シング
ルバッファとして使用されている。さらに、不透明のデ
ィスプレイリストのメモリエリアは、不要である。図２
では、ＣＰＵのローカルメモリ１６が、半透明および不
透明のそれぞれについてダブルバッファ３７〜４０とし
て用いられていたのと対照的である。

【０１２９】図９に示すレンダラローカルメモリ２８で
は、図２と同様に、不透明と半透明のハードウェアパラ
メータのメモリエリアが、２ペア分確保されている（符
号４１，４２，４３，４４参照）。すなわち、図９で
は、ハードウェアパラメータのメモリエリア（不透明
１、半透明１、不透明２、半透明２）が、ダブルバッフ
ァとして使用されている。また、図２と同様に、符号４
５，４６に示すように、フレームバッファのメモリ領域
が２つ分確保され、フレームバッファ４５，４６は、ダ
ブルバッファとして使用される。

【０１３０】図９では、データの流れが図２と比べて変
わっており、ＣＰＵ１４から出ているデータの流れを示
す線が２本になっている（符号４８，４９ａ）。図２お
よび図５に示すように、３Ｖレイテンシでは、不透明か
半透明かの判別（図５のステップＳ４）をした後、不透
明のディスプレイリストおよび半透明のディスプレイリ
ストの両方を、ＣＰＵのローカルメモリ１６に書き込ん
でいた（図２の符号３３，３７，３８、図５のステップ
Ｓ５，Ｓ６参照）。

【０１３１】これに対して、図９では、符号４８に示す
ように、不透明のディスプレイリストは、ＣＰＵのロー
カルメモリ１６に書き込まれること無く、直接、レンダ
ラローカルメモリ２８のハードウェアパラメータ（不透
明１）のメモリエリア４１に書き込まれるようになって
いる。すなわち、図１１のステップＳＡ４，５に示すよ
うに、不透明か半透明かの判別（図５のステップＳ４に
対応する）をした後、不透明データであれば、直接、レ
ンダラ２４に出力される。

【０１３２】図９の符号４９ａに示すように、半透明の
ディスプレイリストについては、図２と同様に、一旦、
ＣＰＵのローカルメモリ１６のディスプレイリストメモ
リエリア（半透明１）４７に書き込まれた（バッファリ
ング）後、矢印４９の経路を通って、レンダラローカル
メモリ２８のハードウェアパラメータ（半透明１）のメ
モリエリア４２に書き込まれる（図１１のステップＳＡ
４，６）。

【０１３３】レンダラ２４で行われる半透明データのＺ
値を自動的にソートする前記処理では、不透明データ
（不透明のディスプレイリスト）と半透明データ（半透
明のディスプレイリスト）とが混同した状態で、レンダ
ラ２４に入力されることはできない。不透明データおよ
び半透明データのそれぞれが、一塊のリストとしてレン
ダラ２４に入力される必要がある。

【０１３４】そのため、図２の３Ｖレイテンシの場合で
も、ディスプレイリストメモリエリア（不透明１・半透
明１）３７，３８からレンダラ２４へのＤＭＡ転送（図
３の第２のＶ期間Ｖ２での「ディスプレイリスト送出Ｄ
ＭＡ１」）は、半透明データおよび不透明データのそれ
ぞれについて１回ずつ、合計２回行われている。

【０１３５】図９に示す場合、先に、不透明データがレ
ンダラ２４に入力され（符号４８）、次いで、半透明デ
ータがレンダラ２４に入力される（符号４９）。よっ
て、図９の場合にも、レンダラ２４のＦＩＦＯ部１９か
らみたときに、ディスプレイリストの入力順序は守ら
れ、破綻を起こすことはない。

【０１３６】図９に示すように、符号４８，４９（４９
ａを含む），３５，３６に示される経路（データパス）
は、それらの経路が全て同時にデータ転送動作が行える
ようになっている。

【０１３７】次に、図１０を参照して、図９に示したデ
ータフローについてのタイミングについて説明する。

【０１３８】図１０の第１のＶ期間Ｖ１に示すように、
不透明データ（不透明リスト）のデータ送出（図９の符
号４８、図１１のステップＳＡ５）と、半透明データ
（半透明リスト）のＤＭＡ送出（図９の符号４９、図１
１のステップＳＡ８）とが、１つのＶ期間に収まるよう
になっている。

【０１３９】第１のＶ期間Ｖ１において、不透明リスト
を直接送出している期間（半透明ディスプレイリスト送
出ＤＭＡ送出１の前）は、半透明ディスプレイリストを
バッファ４７に書いている。この期間は、レンダラ２４
には半透明ディスプレイリストは送出されておらず、不
透明ディスプレイリストのみが送られている。その後、
不透明ディスプレイリストを送り終わった後に、半透明
ディスプレイリストをＤＭＡ転送で送る。

【０１４０】図１０の第２のＶ期間Ｖ２，第３のＶ期間
Ｖ３に示すように、レンダリングと表示の関係について
は、図３のタイミングと比較して変わっていない。

【０１４１】図１０の第１のＶ期間Ｖ１に示すように、
１つのＶ期間でＤＭＡ送出が完了するため、次の第２の
Ｖ期間Ｖ２でも同じメモリエリア（バッファ）４７を使
うことができる。よって、図２では、ダブルバッファ３
８，４０であったものが、図９ではシングルバッファ４
７で足りる。しかも、不透明データは、バッファリング
しないため、不透明データ用のバッファは不要である
（図２の符号３７，３９参照）。

【０１４２】ＤＭＡ送出用のバッファ４７は、その送出
が完了すれば、バッファ４７内が「空き」の状態になる
ため、送出完了後の次のＶ期間のときにも同じバッファ
４７を用いることができる。

【０１４３】図１０に示すように、図９の場合にも、
「シーン定義」から「表示」までの期間は一定してお
り、定率レイテンシとなる。

【０１４４】図１０に示すように、一種類のディスプレ
イリストを直接転送した場合、シーン定義とＤＭＡは一
つのＶ期間内に行われる。この場合、シーン定義の結果
が画像として表示されるまでに２Ｖｓｙｎｃ期間のディ
レイタイム（レイテンシ）がある。よって、図９に示し
たデータの流れを「２Ｖレイテンシ」と呼ぶ。

【０１４５】なお、２Ｖレイテンシでは、図２の３Ｖレ
イテンシに比べて、シーン定義してから表示までの期間
が短くなるが、短いレイテンシを長くすることはシステ
ム上、可能であるため、３Ｖレイテンシにすることも可
能である。

【０１４６】図３では、第１のＶ期間Ｖ１でシーン定義
１を行った後、そのシーン定義されたディスプレイリス
トの送出は、次の第２のＶ期間Ｖ２で行っていた。これ
に対して、図１０では、同じ第１のＶ期間Ｖ１内でディ
スプレイリストの送出を完了している。これは、不透明
データと半透明データとでディスプレイリストの転送経
路を分けたからである。

【０１４７】図３に示すように、シーン定義を行ったＶ
期間の次のＶ期間でディスプレイリストを送出する場合
に比べて、図１０では、シーン定義後の同一Ｖ期間内で
ディスプレイリストの送出を完了しなくてはならないこ
とから、図３に比べてＤＭＡでの転送量は少なくなる。
但し、シーンによっては、不透明データの比率が多く
て、半透明データの比率が少ない場合があり、その場合
には、図１０の２Ｖレイテンシを選択することができ
る。

【０１４８】なお、前述したように、２Ｖレイテンシ処
理と３Ｖレイテンシ処理とは、ローカルメモリ１６に格
納されたシステム制御用ＯＳ上で、ユーザまたはプログ
ラマがニーズに応じて切り替えられるようになってい
る。本発明において、２Ｖレイテンシ処理と３Ｖレイテ
ンシ処理の切り替えは、前記ドライバソフトウェア上で
の切り替えに限定されるわけではなく、例えば、本シス
テムの初期化段階で、外部からの指示により行ってもよ
い。

【０１４９】次に、図１１および図１２を参照して、図
９および図１０の２Ｖレイテンシでの処理フローについ
て説明する。なお、図５および図６の３Ｖレイテンシで
の処理フローと共通点が多いため、主に相違点について
説明する。

【０１５０】まず、図１１および図５を比較して、メイ
ン処理について説明する。

【０１５１】第１の相違点は、ステップＳＡ１に示す
「半透明ディスプレイリストメモリエリア４７の書き込
みポインタの初期化」のステップである（ステップＳ１
参照）。２Ｖレイテンシでは、不透明ディスプレイリス
トメモリエリアを用いないためである。

【０１５２】第２の相違点は、パイプラインの状態遷移
状態が「ＤＭＡ転送中」から始まる点である（ステップ
ＳＡ２，Ｓ１、ステップＳＡ８、Ｓ８参照）。２Ｖレイ
テンシでは、ＤＭＡ転送もそのＶ期間内に終わるからで
ある。

【０１５３】第３の相違点は、前述した、不透明データ
を直接レンダラ２４に送出する点である（ステップＳＡ
５、Ｓ５）。

【０１５４】次に、図１２および図６を比較して、ＶＢ
ＬＡＮＫ−ＩＮ割り込み処理について説明する。

【０１５５】「ＤＭＡ転送終了」と「レンダリング終
了」については、同じステップとなる（ステップＳＥ２
〜ＳＥ５、ステップＳＢ４〜ＳＢ７）。図６では、リス
ト定義終了か否かという判定ステップがある（ステップ
ＳＢ１，ＳＢ２）のに対して、２Ｖレイテンシでは、
「リスト定義終了」という状態遷移状態が無いため、図
１２では、それについての処理ステップが無い。

【０１５６】２Ｖレイテンシにおいて、ＤＭＡ終了割り
込み処理と、レンダリング終了割り込み処理について
は、図７および図８に示す処理フローをそのまま適用す
ることができる。

【０１５７】以上説明したように、２Ｖレイテンシと３
Ｖレイテンシとは、それぞれの制御プログラムが殆ど共
通しており、いずれを選択するかで制御方式を変更する
必要が無い。単に、メイン処理上での切り替えだけで足
りる。

【０１５８】２Ｖレイテンシの場合、図９の実施形態で
は、不透明データを直接レンダラ２４に送り、半透明デ
ータを一旦バッファリングした後、レンダラ２４に送る
ようにしている。これは、レンダラ２４内で先に不透明
データの処理を行って、その奥に位置する（Ｚ値の大き
い）半透明データの処理の少なくとも一部を省略するた
めである。但し、本発明においては、レンダラ２４がレ
ンダリングを開始する時点で半透明、不透明の分離され
たハードウェアパラメータ２９、３０を生成すればよい
ため、必ずしも、不透明データを直接送り、半透明デー
タをバッファリングすることに限られず、逆に、半透明
データを直接送って、不透明データをバッファリングし
てもよい。

【０１５９】次に、図１３を参照して、図１のＣＰＵ１
４の変形例について説明する。

【０１６０】図１に示したハードウェア構成では、図５
および図１１に示すように、頂点データが不透明である
か、半透明であるかの判断およびその判断結果に基づく
処理を、ソフトウェア上で行っていた（ステップＳ４，
ＳＡ４）。これに対して、本変形例では、その判断およ
びその判断結果に基づく処理を、図１３に示すＣＰＵ
（ハードウェア）で行うことによって、その処理の高速
化を実現するものである。

【０１６１】図１３は、振り分け機構をＣＰＵ内に実装
した構成を示したものである。

【０１６２】ＣＰＵ内のバス６７を通じて、ディスプレ
イリストバーストバッファ５０に、１モデルデータに相
当するディスプレイリストが転送される。ディスプレイ
リストバーストバッファ５０では、入力されたディスプ
レイリストのうち、そのディスプレイリストが不透明か
半透明かを示すビット（例えばフラグデータ）が引き出
され、そのビットデータがディスプレイリストバースト
バッファ５０から出力される（符号５０ａ参照）。この
ビットデータの出力は、図５のステップＳ４または図１
１のステップＳＡ４に対応したものである。

【０１６３】前記ビットデータは、アドレスカウンタ５
３に出力され、前記ビットデータの反転データがアドレ
スカウンタ５４に出力される。前記ビットデータおよび
前記反転データのいずれかは、アドレスカウンタ５３お
よび５４のいずれかをカウントイネーブル状態に設定す
る。例えば、ディスプレイリストバーストバッファ５０
内のディスプレイリストが不透明データである場合に
は、アドレスカウンタ５４のカウントが行われる一方、
アドレスカウンタ５３のカウントは行われない。反対
に、半透明データである場合には、アドレスカウンタ５
３のカウントが行われる一方、アドレスカウンタ５４の
カウンタは行われない。これらアドレスカウンタ５３，
５４によるカウントは、図５のステップＳ５，Ｓ６また
は図１１のステップＳＡ５，ＳＡ６に対応したものであ
る。

【０１６４】符号５０ａで示した前記ビットデータは、
経路５１を通って、そのままチップセレクト２信号（符
号５７）となり、前記ビットデータの反転信号がチップ
セレクト１信号（符号５８）となる。これらチップセレ
クト信号５７，５８は、図２および図９中の「チップセ
レクト１，２」にそれぞれ対応したものである。

【０１６５】前記経路５１上の前記ビットデータは、ス
イッチ５５に供給される。スイッチ５５は、前記ビット
データに基づいて、アドレスカウンタ５４の出力線５９
およびアドレスカウンタ５３の出力線６０のいずれか一
方と、アドレスバス５６とを選択的に接続する。アドレ
スバス５６は、図２および図９中の「アドレスバス」に
対応したものである。

【０１６６】図１３に示すＣＰＵには、保護機構が設け
られている。この保護機構は、アドレスコンパレータ６
１，６２と、リミットアドレスレジスタ６５，６６とを
備えている。アドレスコンパレータ６１，６２からは、
ディスプレイリストオーバー割り込み信号６４，６３が
出力される場合がある。ディスプレイリストオーバー割
り込み信号６４，６３は、図１３に示すディスプレイリ
ストオーバーエラー処理に対応したものである。

【０１６７】ＣＰＵのローカルメモリ１６またはレンダ
ラローカルメモリ２８のメモリエリアにおいて、ＣＰＵ
自身が設定したリミットアドレスを超えたメモリエリア
に、データが書き込まれようとしたとき（リミットアド
レスを超えたアドレスを示すアドレス信号が出力線５
９，６０を通じて、アドレスバス５６に出力されると
き）に、ディスプレイリストオーバー割込み信号６３，
６４が出力されて、書き込みエラーとされる。

【０１６８】リミットアドレスレジスタ６５，６６に
は、バス６７を通じてリミットアドレス（設定値）が設
定される。アドレスコンパレータ６１，６２は、リミッ
トアドレスレジスタ６５，６６に設定されたリミットア
ドレスと、アドレスカウンタ５３，５４から出力される
書き込みアドレスとを比較する。アドレスコンパレータ
６１，６２は、前記比較の結果、書き込みアドレスがリ
ミットアドレスの値を超えていると判定した場合に、デ
ィスプレイリストオーバー割込み信号６３，６４を生成
・出力する。

【０１６９】図５および図１１に示すように、ソフトウ
ェア処理により、書き込みアドレスが順次生成される場
合には、書き込みアドレスが更新されていく状態が把握
され易く、書き込みオーバーがなされないようにチェッ
クが行われ易い。これに対して、図１３のようにアドレ
スカウンタ５３，５４により、そのカウント値が保持さ
れると、前記チェックを行うのが一般に困難である。し
たがって、図１３のようにハードウェアで書き込みアド
レスの生成処理を行う場合には、前記保護機構６１〜６
６が特に必要となる。

【０１７０】なお、リミットアドレスレジスタ６５，６
６に設定されるリミットアドレスは、２Ｖおよび３Ｖレ
イテンシ処理のいずれの処理が選択されるかで、異なる
値が設定される。前記いずれの処理かの選択以外の他の
理由により、前記リミットアドレスが異なる値に設定さ
れてもよいことは勿論である。

【０１７１】以上説明した本実施形態によれば、以下の
（１）から（３）の効果を奏することができる。

【０１７２】（１）定率のレイテンシの確保Ｖ期間に同期して状態遷移が起きることにより、一定の
レイテンシを確保することができ、プログラムのタイミ
ング調整を容易にすることができる。

【０１７３】（２）ユーザー選択の最適化２Ｖレイテンシ処理では、１つのＶ期間内にシーン定義
およびＤＭＡ転送が同時に行われるため、例えば、レン
ダラに直接転送されるディスプレイリスト以外のディス
プレイリストが大量にあった場合、シーン定義終了後の
ＤＭＡ転送量が増大し、そのためＶｓｙｎｃにおける状
態遷移を阻害し、フレームレートの低下を招くおそれが
ある。しかしながら、２Ｖレイテンシ処理では、ＣＰＵ
側メモリにおいてバッファリングするディスプレイリス
トのためのバッファをシングルバッファにでき、且つ、
直接転送されるディスプレイリスト分についてはバッフ
ァが不要になる，などのメリットがある。したがって、
逆にレンダラに直接転送されるディスプレイリスト以外
のディスプレイリストが少ない場合には、そのメリット
を最大限享受することができる。

【０１７４】３Ｖレイテンシ処理では、前記２Ｖレイテ
ンシ処理とは違い、ＣＰＵ側のメモリは、ダブルバッフ
ァでなければならず、ＣＰＵ側のメモリリソースを多く
消費する。しかしながら、３Ｖレイテンシ処理では、前
記２Ｖレイテンシ処理にあったような、ディスプレイリ
ストの種類と量による転送パフォーマンスの低下は起こ
らない。

【０１７５】よって、例えばアプリケーションプログラ
マは、使用するディスプレイリスト（ポリゴン）の種類
と量によって、前記３Ｖおよび２Ｖレイテンシ処理を選
択することができ、アプリケーションのメモリリソー
ス、パフォーマンス最適化を行うことができる。

【０１７６】シーンにおける不透明データと半透明デー
タの比率に応じて、本システムの使用者は、前記３Ｖお
よび２Ｖレイテンシ処理を選択できる。汎用メモリであ
るＣＰＵ側のメモリ１６は、本システムにおける画像処
理（レンダリング）以外の処理にも用いられ、２Ｖレイ
テンシ処理を選択した場合には、当該画像処理（レンダ
リング）に伴うメモリ使用量を少なくすることができ
る。この場合、ＣＰＵが行う当該画像処理（レンダリン
グ）以外の処理の負荷が少なくなる。

【０１７７】（３）デバック効率の向上レンダラ入力部分にフォーマット変換機を装備した場
合、フォーマット変換エラーなどにより、レンダラに送
り込んだディスプレイリストと、レンダラのローカルメ
モリに存在するディスプレイリストとが全く違うデータ
となることがある。２Ｖレイテンシ処理の場合、直接レ
ンダラに送出したディスプレイリストのデバックを行う
場合には、ＣＰＵのローカルメモリにはその履歴が残っ
ておらず、フォーマット変換後のレンダラのローカルメ
モリ内のデータに基づいて推測するよりなくデバック効
率が悪い。レンダラのローカルメモリ内のデータは、ハ
ードウェアパラメータに変換されているため、人が見て
も分かり難くデバック効率が悪い。この場合、一旦、３
Ｖレイテンシ処理を選択して、ＣＰＵ側のメモリに履歴
として残っているディスプレイリストに基づいてデバッ
クした後、再び２Ｖレイテンシ処理に戻すことができ
る。この場合、２Ｖおよび３Ｖレイテンシ処理では、前
述したように、その制御方式（制御プログラム）が実質
的に同等であるため、問題が起きたとき、３Ｖレイテン
シに切り替えた後にデバック（検証）を行っても、切り
替え前の状態でデバックしたのと同等の効果が得られ
る。また、この切り替えて行うデバック処理への移行を
シームレスに行うことができる。

【０１７８】

【発明の効果】本発明のレンダリング処理前データ転送
システムによれば、第１種および第２種のいずれかに属
するレンダリング処理前第１データを生成する第１デー
タ生成部と、前記レンダリング処理前第１データを格納
するための第１のメモリと、前記レンダリング処理前第
１データに基づいて、レンダリング処理前第２データを
生成する第２データ生成部と、前記レンダリング処理前
第２データを格納するための第２のメモリと、前記第２
のメモリから出力された前記レンダリング処理前第２デ
ータにレンダリング処理を行うレンダリング部とを備
え、前記第１種に属するレンダリング処理前第１データ
は、前記第１データ生成部から前記第１のメモリに格納
された後に、前記第２データ生成部に転送され、前記第
２種に属するレンダリング処理前第１データは、前記第
１データ生成部から直接前記第２データ生成部に転送さ
れる第１のルート、および前記第１データ生成部から前
記第１のメモリに格納された後に前記第２データ生成部
に転送される第２のルートのうちの選択されたいずれか
のルートで転送されるものであるため、定率のレイテン
シが確保できるとともに、アプリケーションに応じて、
ＣＰＵ側のメモリリソースおよびデータ転送パフォーマ
ンスの最適化を実現することができる。

【図面の簡単な説明】

【図１】図１は、本実施形態のレンダリング処理前デー
タ転送システムのハードウェアの構成を示す図である。

【図２】図２は、本実施形態のシステムにおける３Ｖレ
イテンシの場合のデータの流れを示す図である。

【図３】図３は、３Ｖレイテンシの処理タイミング（処
理パイプライン）を示すタイミングチャートである。

【図４】図４は、本システムにおけるパイプラインの状
態遷移状態を示す図である。

【図５】図５は、３Ｖレイテンシの処理のメイン処理を
示すフローチャートである。

【図６】図６は、３Ｖレイテンシの処理のＶＢＬＡＮＫ
−ＩＮ割り込み処理を示すフローチャートである。

【図７】図７は、３Ｖレイテンシの処理のＤＭＡ終了割
り込み処理を示すフローチャートである。

【図８】図８は、３Ｖレイテンシの処理のレンダリング
終了割り込み処理を示すフローチャートである。

【図９】図９は、本実施形態のシステムにおける２Ｖレ
イテンシの場合のデータの流れを示す図である。

【図１０】図１０は、２Ｖレイテンシの処理タイミング
（処理パイプライン）を示すタイミングチャートであ
る。

【図１１】図１１は、２Ｖレイテンシの処理のメイン処
理を示すフローチャートである。

【図１２】図１２は、２Ｖレイテンシの処理のＶＢＬＡ
ＮＫ−ＩＮ割り込み処理を示すフローチャートである。

【図１３】図１３は、ＣＰＵ内にタイプ別振り分け機構
を実装した場合の回路構成図である。

【図１４】図１４は、従来のグラフィックシステムのハ
ードウェアの構成を示す図である。

【図１５】図１５は、従来のグラフィックシステムでの
処理を示すフローチャートである。

【図１６】図１６は、従来のグラフィックシステムでの
処理タイミング（処理パイプライン）を示すタイミング
チャートである。

【図１７】図１７は、入力装置を操作してからそのキー
操作に対応した画像が表示されるまでの各ステップを示
すフローチャートである。

【図１８】図１８は、ブランキング期間を説明するため
の図である。

【図１９】図１９は、２つの不透明の三角形が重なって
いる状態を示す図である。

【図２０】図２０は、２つの半透明の三角形が重なって
いる状態を示す図である。

【図２１】図２１は、図形が配置される奥行き方向の位
置を示す値Ｚを説明するための図である。

【符号の説明】

１ＣＰＵ２ピクセルパターンメモリ３レンダラ４フレームバッファ５ＤＡＣ部６モニタ７シーン定義１８ＶＢＬＡＮＫ−ＯＵＴ８ａＶＢＬＡＮＫ−ＯＵＴ９ＶＢＬＡＮＫ−ＩＮ１０ディスプレイリスト１１奥の不透明の三角形１２手前の不透明の三角形１３半透明の三角形１４ＣＰＵ１４Ａ半透明の三角形１５アドレスジェネレータ１５Ａ第１三角形１６メモリ（ＣＰＵのローカルメモリ）１６Ａ第２三角形１７メモリ領域１７Ａ第３三角形１８メモリ領域１９ＦＩＦＯ部２０ハードウェアパラメータジェネレータ２１テクスチュアリング部２２ブレンディング部２３陰面消去および半透明ソート部２４レンダラ（レンダリングエンジン）２５バスアービタ２６ＤＡＣ部２７モニタ２８レンダラローカルメモリ（ＶＲＡＭ）２９メモリエリア（不透明のハードウェアパラメータ
格納部）３０メモリエリア（半透明のハードウェアパラメータ
格納部）３１テクスチュア格納部３２フレームバッファ３３シーン定義３４ＤＭＡ転送３５レンダリング３６表示３７不透明のディスプレイリストのメモリエリア１
（第１のディスプレイリストメモリエリア）３８半透明のディスプレイリストのメモリエリア１
（第１のディスプレイリストメモリエリア）３９不透明のディスプレイリストのメモリエリア２４０半透明のディスプレイリストのメモリエリア２４１不透明のハードウェアパラメータのメモリエリア
１４２半透明のハードウェアパラメータのメモリエリア
１４３不透明のハードウェアパラメータのメモリエリア
２４４半透明のハードウェアパラメータのメモリエリア
２４５第１のフレームバッファ４６第２のフレームバッファ４７ディスプレイリストメモリエリア（半透明１）４８不透明データのレンダラへの入力４９半透明データのレンダラへの入力５０ディスプレイリストバーストバッファ５３アドレスカウンタ５４アドレスカウンタ５５スイッチ５６アドレスバス５７チップセレクト２信号５８チップセレクト１信号５９出力線６０出力線６１アドレスコンパレータ６２アドレスコンパレータ６３ディスプレイリストオーバー割込み信号６４ディスプレイリストオーバー割込み信号６５リミットアドレスレジスタ６６リミットアドレスレジスタ６７バス１ＡグラフィックシステムＥ２つの不透明の三角形が重なり合っている部分Ｇ２つの半透明の三角形が重なり合っている部分ＳＴ１ディスプレイリストの定義中というステートＳＴ２ディスプレイリストの作成終了というステートＳＴ３ＤＭＡ転送中というステートＳＴ４ＤＭＡ転送終了というステートＳＴ５レンダリング中というステートＳＴ６レンダリング終了というステートＳＴ７表示中というステートＶ１第１のＶ期間Ｖ２第２のＶ期間Ｖ３第３のＶ期間Ｖ４第４のＶ期間Ｚその図形が配置される奥行き方向の位置を示す値

Claims

【特許請求の範囲】

【請求項１】（ａ）レンダリング処理前データを生成す
るステップと、（ｂ）前記生成されたレンダリング処理
前データが第１種に属するか第２種に属するかを判定す
るステップと、（ｃ）前記判定の結果、前記第１種に属
すると判定された第１種のレンダリング処理前データを
直接的に、レンダリングプロセッサに転送するステップ
と、（ｄ）前記判定の結果、前記第２種に属すると判定
された第２種のレンダリング処理前データをバッファを
介して、前記レンダリングプロセッサに転送するステッ
プとを備えたレンダリングプロセッサへのデータ転送方
法。
【請求項２】請求項１記載のレンダリングプロセッサ
へのデータ転送方法において、前記（ａ）、（ｂ）、
（ｃ）および（ｄ）のステップはいずれも、同一の単位
期間内に行われるレンダリングプロセッサへのデータ転
送方法。
【請求項３】（ｇ）レンダリング処理前データを生成す
るステップと、（ｈ）前記生成されたレンダリング処理
前データが第１種に属するか第２種に属するかを判定す
るステップと、（ｉ）前記判定の結果、前記第１種に属
すると判定された第１種のレンダリング処理前データを
バッファを介して、レンダリングプロセッサに転送する
ステップと、（ｊ）前記判定の結果、前記第２種に属す
ると判定された第２種のレンダリング処理前データをバ
ッファを介して、前記レンダリングプロセッサに転送す
るステップとを備えたレンダリングプロセッサへのデー
タ転送方法。
【請求項４】請求項１記載のレンダリングプロセッサ
へのデータ転送方法において、更に、（ｅ）前記判定の結果、前記第１種に属すると判
定された第１種のレンダリング処理前データを、バッフ
ァを介して前記レンダリングプロセッサに転送するステ
ップと、（ｆ）前記（ｃ）のステップおよび前記（ｅ）
のステップのうちのいずれかを選択的に行うステップと
を備えたレンダリングプロセッサへのデータ転送方法。
【請求項５】第１種および第２種のいずれかに属する
レンダリング処理前第１データを生成する第１データ生
成部と、前記レンダリング処理前第１データを格納するための第
１のメモリと、前記レンダリング処理前第１データに基づいて、レンダ
リング処理前第２データを生成する第２データ生成部
と、前記レンダリング処理前第２データを格納するための第
２のメモリと、前記第２のメモリから出力された前記レンダリング処理
前第２データにレンダリング処理を行うレンダリング部
とを備え、前記第１種に属するレンダリング処理前第１データは、
前記第１データ生成部から直接、前記第２データ生成部
に転送され、前記第２種に属するレンダリング処理前第１データは、
前記第１データ生成部から前記第１のメモリに格納され
た後に、前記第２データ生成部に転送されるレンダリン
グ処理前データ転送装置。
【請求項６】第１種および第２種のいずれかに属する
レンダリング処理前第１データを生成する第１データ生
成部と、前記レンダリング処理前第１データを格納するための第
１のメモリと、前記レンダリング処理前第１データに基づいて、レンダ
リング処理前第２データを生成する第２データ生成部
と、前記レンダリング処理前第２データを格納するための第
２のメモリと、前記第２のメモリから出力された前記レンダリング処理
前第２データにレンダリング処理を行うレンダリング部
とを備え、前記第１種に属するレンダリング処理前第１データは、
前記第１データ生成部から前記第１のメモリに格納され
た後に、前記第２データ生成部に転送され、前記第２種に属するレンダリング処理前第１データは、
前記第１データ生成部から前記第１のメモリに格納され
た後に、前記第２データ生成部に転送されるレンダリン
グ処理前データ転送装置。
【請求項７】第１種および第２種のいずれかに属する
レンダリング処理前第１データを生成する第１データ生
成部と、前記レンダリング処理前第１データを格納するための第
１のメモリと、前記レンダリング処理前第１データに基づいて、レンダ
リング処理前第２データを生成する第２データ生成部
と、前記レンダリング処理前第２データを格納するための第
２のメモリと、前記第２のメモリから出力された前記レンダリング処理
前第２データにレンダリング処理を行うレンダリング部
とを備え、前記第１種に属するレンダリング処理前第１データは、
前記第１データ生成部から前記第１のメモリに格納され
た後に、前記第２データ生成部に転送され、前記第２種に属するレンダリング処理前第１データは、
前記第１データ生成部から直接前記第２データ生成部に
転送される第１のルート、および前記第１データ生成部
から前記第１のメモリに格納された後に前記第２データ
生成部に転送される第２のルートのうちの選択されたい
ずれかのルートで転送されるレンダリング処理前データ
転送システム。
【請求項８】レンダリング処理前データを生成すると
ともに、前記生成されたレンダリング処理前データをレ
ンダリングプロセッサに出力する、レンダリング処理前
データ生成プロセッサであって、前記レンダリング処理前データを生成する処理前データ
生成部と、前記生成されたレンダリング処理前データに基づいて、
前記レンダリング処理前データが第１種に属するか第２
種に属するかを判定する判定部と、前記判定の結果に応じて、前記レンダリング処理前デー
タの出力先を決定する出力先決定部とを備えたレンダリ
ング処理前データ生成プロセッサ。
【請求項９】レンダリング処理前データを生成すると
ともに、前記生成されたレンダリング処理前データをレ
ンダリングプロセッサに出力する、レンダリング処理前
データ生成プロセッサであって、前記レンダリング処理前データを生成する処理前データ
生成部と、前記生成されたレンダリング処理前データから、前記レ
ンダリング処理前データに含まれる前記レンダリング処
理前データが第１種および第２種のいずれに属するかを
示す帰属データを抽出する帰属データ抽出部と、前記帰属データを示す帰属データ信号と前記帰属データ
信号の反転信号とをそれぞれ入力してアドレス信号をそ
れぞれ出力する複数のアドレスカウンタと、前記複数のアドレスカウンタのそれぞれの出力部と、前
記レンダリングプロセッサに接続されたアドレスバスと
を選択的に接続するスイッチ部とを備え、前記複数のアドレスカウンタのそれぞれは、前記入力し
た帰属データ信号または前記反転信号に基づいて、カウ
ントイネーブル状態のオン／オフが切り替えられ、前記スイッチ部は、前記帰属データ信号および前記反転
信号のいずれかに基づいて、前記複数のアドレスカウン
タのそれぞれの出力部と前記アドレスバスとを選択的に
接続するレンダリング処理前データ生成プロセッサ。
【請求項１０】請求項８記載のレンダリング処理前デ
ータ生成プロセッサにおいて、前記出力先決定部は、前記レンダリング処理前データの出力先における書き込
みアドレスを生成する複数の書き込みアドレスカウンタ
を備え、前記レンダリング処理前データ生成プロセッサは、更に、設定された書き込み禁止アドレス、を格納するリミット
アドレスレジスタと、前記書き込みアドレスと前記書き込み禁止アドレスとに
基づいて、前記書き込みアドレスが前記書き込み禁止ア
ドレスであるか否かを判定し、前記判定の結果、前記書
き込みアドレスが前記書き込み禁止アドレスであると判
定したときに、前記書込み禁止アドレスへの前記レンダ
リング処理前データの書き込みを禁止するための信号を
出力するアドレスコンパレータとを備えたレンダリング
処理前データ生成プロセッサ。